KR100624327B1 - 반도체 소자의 ｓｔｉ 형성 방법 - Google Patents

반도체 소자의 ｓｔｉ 형성 방법 Download PDF

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Abstract

반도체 소자의 STI 형성 방법을 개시한다. 본 방법은, 반도체 기판 내에 소정의 깊이를 가지는 트랜치를 형성하는 단계와, 상기 트랜치 내부에 제1 STI 충진물을 매립하는 단계와, 상기 제1 STI 충진물에 불순물을 이온 주입하는 단계와, 상기 불순물이 주입된 상기 제1 STI 충진물의 소정의 영역을 습식 에칭에 의해 제거하는 단계와, 상기 트랜치 내부에 제2 STI 충진물을 매립하는 단계를 포함한다. 그리하여, 고집적 반도체 소자 내에 소자들간의 분리를 위해 STI를 형성할 때 O3-TEOS CVD 또는 HDP CVD의 공정 한계를 극복하고 STI 충진물 내에 공극 또는 심(Seam) 등의 결함이 없는 STI를 형성할 수 있다.

Description

반도체 소자의 ＳＴＩ 형성 방법{Method for Forming Shallow Trench Isolation In Semiconductor Device}
도 1은 종래의 STI(Shallow Trench Isolation) 형성 방법에 따라 트랜치 내부에 STI 충진물을 매립한 상태를 도시한 STI의 단면도이다.
도 2a 내지 도 2c는 본 발명에 따른 STI 형성 방법을 단계별로 설명하는 도면이다.
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 보다 자세하게는, 반도체 소자의 STI(Shallow Trench Isolation)를 형성하는 방법에 관한 것이다.
반도체 장치의 고집적화를 실현하기 위하여는, 반도체 장치를 구성하는 각종 반도체 소자들, 예컨대 트랜지스터, 커패시터 및 각종 배선들을 매우 좁은 영역에 형성해야 한다. 따라서, 반도체 장치를 구성하는 각 구성 요소들 사이의 거리가 좁기 때문에, 각 구성 요소들 사이의 절연을 더욱 강화할 필요가 있다. 종래에는 반도체 장치를 구성하는 반도체 소자들을 전기적으로 분리시키기 위한 수단으로서, 국소적으로 실리콘 기판을 산화시켜 형성하는 로코스(LOCOS)형 필드 산화막이 널리 사용되어 왔다.
그러나, 로코스형 필드 산화막은 그 형성 과정에서 발생하는 버즈 비크(bird's beak)로 인하여 반도체 소자들이 형성되는 활성 영역을 일부 침범하게 되므로 반도체 장치의 고집적화를 방해한다. 따라서, 형성되는 영역은 적으면서 동시에 절연성이 뛰어난 필드 산화막이 필요하였는데, 그 대표적인 예가 트랜치형 필드 산화막이며, 특히 얕은 트랜치형 소자 분리막(Shallow Trench Isolation:이하, STI라 함)이 널리 사용되고 있다.
STI(Shallow Trench Isolation)는 피처 크기가 0.5㎛이하인 대부분의 MOS 및 바이폴라 기술에서 트랜지스터 사이의 격리를 위해 사용된다. 도 1을 참조하여, 종래 STI의 형성 방법을 설명하면 다음과 같다. 즉, 실리콘 기판(10) 위에 패드 산화막(22) 및 패드 질화막(24)을 순차적으로 형성한 후, 포토리소그래피(Photolithography) 및 에칭 공정에 의해 모트(Moat) 패턴을 형성한다. 그리하여, 패드 질화막(24) 및 패드 산화막(22)을 차례로 식각하고, 그에 따라 노출되는 기판을 소정의 깊이로 식각하여 트랜치(Trench; 20)를 형성한다.
위와 같이 트랜치(20)를 형성한 후에는 트랜치 내벽의 실리콘 표면 처리를 위해 STI 라이닝 산화막을 형성한 다음, 트랜치의 내부에 STI 충진물(20a)을 매립한다. 여기서 STI 충진물(20a)은 산화물이 사용되는데, 여기의 산화물은 O3 TEOS 산화 필름을 사용한 화학 기상 증착법(Chemical Vapor Deposition; CVD)에 의해 형성되거나, 고밀도 플라즈마 화학 기상 증착법(High Density Plasma CVD; HDP CVD)에 의해 형성된다. 이와 같이, 트랜치(20) 내부를 STI 충진물(20a)로 채운 후에는 화학적 기계적 폴리싱 공정(CMP)에 의해 평탄화하고, 최종적으로 패드 질화물(24)을 제거하게 된다.
한편, 도 1에서 보듯이, 트랜치(20)의 폭이 매우 작은 경우에는 O3-TEOS CVD 또는 HDP CVD를 사용하여 매립을 하여도, 트랜치(20) 내에 공극(void; 21a) 또는 심(seam; 21b)이 발생할 수 있다. 이러한 공극(21a) 또는 심(21b)은 후속하는 STI의 CMP 공정 및 패드 질화막(24)을 제거하기 위한 습식 공정에서 공극이 표면에 드러나게 되어 게이트 라인 브리지(Gate Line Bridge) 등의 결함을 야기하므로 소자의 분리 특성에 악영향을 미치게 된다. 따라서 트랜치(20)의 경사 각도를 낮추거나 STI 충진물(20a)의 매립 전에 패드 질화막(24)을 소정의 폭으로 식각하여 트랜치(20)의 입구를 넓히는 방법이 사용되기도 한다.
그러나, 트랜치(20)의 폭이 매우 작아지면 그 경사 각도를 낮추는데 한계가 있게 된다. 만약 무리하게 경사 각도를 낮추면 전위(Dislocation) 등의 발생 원인이 되어 반도체 소자의 수율을 떨어뜨리게 된다. 또한, 트랜치(20)의 입구를 넓히기 위해 패드 질화막(24)을 소정의 폭으로 식각하는 방법도 활성 영역이 축소되므로 식각 공정을 진행할 때 남아 있는 패드 질화막이 벗겨지는 문제가 발생한다.
본 발명은 STI 충진물에 형성된 공극(Void) 또는 심(Seam) 등의 결함을 제거하여 반도체 소자의 분리 특성을 개선할 수 있는 STI 형성 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 STI 형성 방법은, 반도체 기판 내에 소정의 깊이를 가지는 트랜치를 형성하는 단계와, 상기 트랜치 내부에 제1 STI 충진물을 매립하는 단계와, 상기 제1 STI 충진물에 불순물을 이온 주입하는 단계와, 상기 불순물이 주입된 상기 제1 STI 충진물의 소정의 영역을 습식 에칭에 의해 제거하는 단계와, 상기 트랜치 내부에 제2 STI 충진물을 매립하는 단계를 포함한다. 여기서, 상기 반도체 기판은 실리콘 기판이고, 상기 제1 및 제2 STI 충진물은 실리콘 산화물로서 O3-TEOS CVD 또는 HDP CVD에 의해 형성된다. 또한, 제1 STI 충진물에 주입되는 불순물은 인(P), 붕소(B) 및 아르곤(Ar) 중 어느 하나인 것이 바람직하다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 2a에서 보듯이, 실리콘 기판(10) 내에 트랜치(20)를 형성한 후 STI 충진물(20a)을 트랜치(20) 내부에 매립한다. 이는 다음과 같은 과정을 거쳐 형성된다. 즉, 먼저 기판(10) 위에 패드 산화막(22) 및 패드 질화막(24)을 차례대로 형성한 후, 포토리소그래피 공정에 의해 트랜치를 형성할 영역을 노출시키는 감광막 패턴을 형성한다. 그 후, 패드 질화막(24) 및 패드 산화막(22)을 에칭하고, 나아가 기판(10)을 소정의 깊이로 식각하여 트랜치(20)를 형성한다. 이렇게 형성한 트랜치(20) 내부에 STI 충진물(20a)을 매립한다. 여기서, STI 충진물(20a)의 매립 전에 STI 라이닝 산화막을 트랜치 내벽에 형성하는 것도 가능하다. 또한, STI 충진물(20a)로서 O3-TEOS CVD 또는 HDP CVD에 의해 형성된 산화막이 이용될 수 있다. 이렇게 STI 충진물(20a)이 트랜치(20)에 매립된 상태는 도 1과 같다. 그러므로, 트랜치의 폭이 작은 경우에는 공극(21a) 또는 심(21b)이 STI 충진물(20a) 내에 형성될 수 있다.
다음으로, STI 충진물(20a)로 형성된 산화물에 불순물을 이온 주입한다. 예컨대, 인(P), 붕소(B), 아르곤(Ar) 등과 같이 반도체 제조 공정에서 이온 주입에 자주 사용되는 불순물을 산화물 내에 이온 주입하면, 산화물 내에 불순물 원자가 침투하여 산화물의 망상(Network) 구조를 변경시키게 된다. 이러한 불순물의 이온 주입을 수행할 때, 불순물의 농도 및 주입 에너지를 조절하면 STI 충진물(20a) 내의 일부 영역(A)에만 불순물이 이온 주입될 수 있다. 또한, 트랜지스터의 활성 영역에는 패드 질화막(24)이 형성되어 있으므로 그 하부의 실리콘 기판에는 불순물이 침투하지는 않게 된다. 다만, 트랜지스터 활성 영역에 불순물 주입 공정으로 인한 피해를 방지하기 위하여, 포토마스크를 사용하여 불순물 주입을 차단하는 것도 가능하다.
이와 같은 불순물 주입 공정을 행하면, STI 충진물(20a)의 공극(21a) 또는 심(21b)이 형성된 영역(A) 근처에만 불순물이 주로 주입된다. 그러므로, 영역(A) 근처에서의 산화물의 구조가 변경되고, 이렇게 구조가 변경된 영역(A)에서의 산화물의 식각률은 불순물이 주입되지 않은 영역에서의 순수한 실리콘 산화물의 식각률과 크게 차이가 난다. 따라서, STI 충진물(20a)에 대하여 불산(HF) 또는 BHF(Buffered HF) 등의 에칭액을 사용하여 습식 에칭하면 도 2b와 같이 공극(21a) 또는 심(21b)이 형성된 부근의 산화물이 먼저 제거되므로 트랜치(20) 내에 산화물 측벽(B)을 형성할 수 있다.
이렇게 형성된 산화물 측벽(B)은 양의 기울기를 가지게 되므로, 여기에 2차로 O3-TEOS CVD 또는 HDP CVD를 이용하여 산화물(20b)을 매립하면 공극 또는 심(Seam)이 없는 완벽한 매립이 가능하게 된다.(도 2c 참조)
본 발명에 따르면, 고집적 반도체 소자 내에 소자들간의 분리를 위해 STI를 형성할 때 O3-TEOS CVD 또는 HDP CVD의 공정 한계를 극복하여 STI 충진물 내에 공극 또는 심(Seam) 등의 결함이 없는 STI를 형성할 수 있다. 특히, 본 발명은 90nm 이하의 설계 규칙(Design Rule)을 가지는 제품에서도 STI 구조의 변경 없이도 적용이 가능하며, 생산 원가를 크게 낮추고 제품의 수율을 향상시킬 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (5)

  1. 반도체 기판 내에 소정의 깊이를 가지는 트랜치를 형성하는 단계;
    상기 트랜치 내부에 제1 STI 충진물을 매립하는 단계;
    상기 제1 STI 충진물에 불순물을 이온 주입하는 단계;
    상기 불순물이 주입된 상기 제1 STI 충진물의 소정의 영역을 습식 에칭에 의해 제거하는 단계; 및
    상기 트랜치 내부에 제2 STI 충진물을 매립하는 단계;를 포함하며,
    상기 제1 STI 충진물에 주입되는 불순물은 인(P), 붕소(B) 및 아르곤(Ar) 중 어느 하나인 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  2. 제1항에 있어서, 상기 반도체 기판은 실리콘 기판이고, 상기 제1 및 제2 STI 충진물은 실리콘 산화물인 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  3. 제2항에 있어서, 상기 실리콘 산화물은 O3-TEOS CVD 또는 HDP CVD에 의해 형성되는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  4. 삭제
  5. 제1항 내지 제3항 중 어느 하나의 항에 따른 방법에 의하여 형성된 STI를 포함하는 것을 특징으로 하는 반도체 소자.
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