KR100620707B1 - 반도체 소자의 ｓｔｉ 형성 방법 - Google Patents

반도체 소자의 ｓｔｉ 형성 방법 Download PDF

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Abstract

반도체 소자의 STI 형성 방법을 개시한다. 본 방법은, (a) 실리콘 기판 위에 패드 산화막 및 패드 질화막을 차례로 형성하고, 상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 차례로 식각하여 상기 기판 내에 제1 트랜치를 형성하는 단계와, (b) 상기 제1 트랜치 내부의 실리콘 표면에 실리콘 에피택시층을 선택적으로 형성하여 제2 트랜치를 형성하는 단계와, (c) 상기 제2 트랜치 내벽에 CVD 산화물을 매립하는 단계;를 포함한다. 이와 같이, 실리콘 에피택시층에 의해 형성된 제2 트랜치의 치수는 제1 트랜치의 치수보다 작게 된다. 이를 통해, 포토리소그래피 공정에 의한 감광막 패턴의 치수보다 작은 치수의 트랜치를 형성할 수 있으므로, 미세 선폭의 STI를 용이하게 형성할 수 있다.

Description

반도체 소자의 ＳＴＩ 형성 방법{Method for Forming Shallow Trench Isolation of Semiconductor Device}
도 1은 종래의 방법에 의해 형성된 STI의 트랜치 형상을 도시한 도면이다.
도 2는 본 발명에 따른 방법에 의하여 감광막 패턴에 의해 일차로 형성한 트랜치 내벽에 실리콘 에피택시층을 선택적으로 형성한 상태를 도시한 도면이다.
본 발명은 반도체 제조 기술에 관한 것으로서, 보다 자세하게는, 미세 선폭의 STI(Shallow Trench Isolation)를 형성하는 방법에 관한 것이다.
반도체 장치의 고집적화를 실현하기 위하여는, 반도체 장치를 구성하는 각종 반도체 소자들, 예컨대 트랜지스터, 커패시터 및 각종 배선들을 매우 좁은 영역에 형성해야 한다. 따라서, 반도체 장치를 구성하는 각 구성 요소들 사이의 거리가 좁기 때문에, 각 구성 요소들 사이의 절연을 더욱 강화할 필요가 있다. 종래에는 반도체 장치를 구성하는 반도체 소자들을 전기적으로 분리시키기 위한 수단으로서, 국소적으로 실리콘 기판을 산화시켜 형성하는 로코스(LOCOS)형 필드 산화막이 널리 사용되어 왔다.
그러나, 로코스형 필드 산화막은 그 형성 과정에서 발생하는 버즈 비크(bird's beak)로 인하여 반도체 소자들이 형성되는 활성 영역을 일부 침범하게 되므로 반도체 장치의 고집적화를 방해한다. 따라서, 형성되는 영역은 적으면서 동시에 절연성이 뛰어난 필드 산화막이 필요하였는데, 그 대표적인 예가 트랜치형 필드 산화막이며, 특히 얕은 트랜치형 소자 분리막(Shallow Trench Isolation:이하, STI라 함)이 널리 사용되고 있다.
도 1을 참조하여 종래의 STI의 형성 방법을 설명하면 다음과 같다.
(1) 실리콘 기판(10)에 패드 산화막(22) 및 패드 질화막(24)을 차례대로 형성한다. 그리고 나서, 패드 질화막(24) 위에 감광제를 도포한 다음, 포토리소그래피(Photolithography) 공정을 통해 기판의 활성 영역 및 필드 영역을 구분하는 감광막 패턴(도시하지 않음)을 형성한다.
(2) 감광막 패턴을 식각 저지막으로 사용하여 패드 질화막(24), 패드 산화막(22)를 차례대로 식각한다. 그와 동시에 또는 별도의 공정으로 기판(10)의 내부를 소정의 깊이로 식각하여 트랜치(Trench; 20)를 형성한다. 이렇게 트랜치(20)를 형성한 후에는 감광막 패턴을 세정 공정을 통해 제거한다.
(3) 다음으로, 열산화 공정을 통해 트랜치(20) 내부에 STI 라이닝 산화물을 얇게 형성함으로써 실리콘 표면을 개질한다. 그리고 나서, O3-TEOS 산화 필름을 이용한 CVD(Chemical Vapor Deposition) 산화물 또는 고밀도 플라즈마 CVD 산화물 등의 STI 산화물을 트랜치(20)의 내부에 매립한다.
(4) STI 산화물은 패드 질화막(24)의 전면에 증착되는데, 트랜치(20)에 충 진한 직후에는 그 표면이 하부의 굴곡에 의해 고르지 않게 되므로, 후속 공정을 위해 STI 산화물(30)의 전면을 화학적 기계적 폴리싱(Chemical Mechanical Polishing: CMP)공정을 이용하여 평탄화한다.
(5) 다음으로, 기판(10) 위의 패드 산화막(22) 및 패드 질화막(24)을 습식 식각하여 제거함으로써, 소자 분리막으로 사용되는 STI를 완성하게 된다.
이와 같이 형성되는 STI는 반도체 소자의 고집적화에 따라 소형으로 형성되는데, 0.25 ㎛이하의 CD(Critical Dimension)를 가지는 STI의 경우에는 트랜치(20) 내부에 STI 산화물을 매립하는 것이 용이하지 않다. 즉, 트랜치(20)의 폭이 너무 작게 형성되어 있으므로 그 입구(20a)가 좁아서 트랜치(20) 내부에 충실히 매립되지 못한다. 트랜치(20)의 입구가 너무 좁으면 CVD 산화물이 트랜치(20)의 상부 모서리 근방에 주로 증착되어 트랜치 내부에 공극(Void)이 형성될 위험성이 증가하게 된다. 또한, CD가 작으면 포토리소그래피 공정의 한계로 인하여 트랜치를 형성하기 위한 감광막 패턴의 폭을 일정 치수 이하로 줄이는데 어려움이 따르게 된다.
본 발명의 목적은, 미세 선폭의 STI를 실리콘 에피택시층을 이용하여 조절함으로써, 포토리소그래피 공정의 한계를 극복하고 또한 STI 산화물을 트랜치 내부에 최밀 충진할 수 있는 STI 형성 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 STI 형성 방법은, (a) 실리콘 기판 위에 패드 산화막 및 패드 질화막을 차례로 형성하고, 상기 패드 질화막, 상기 패드 산화 막 및 상기 기판을 차례로 식각하여 상기 기판 내에 제1 트랜치를 형성하는 단계와, (b) 상기 제1 트랜치 내부의 실리콘 표면에 실리콘 에피택시층을 선택적으로 형성하여 제2 트랜치를 형성하는 단계와, (c) 상기 제2 트랜치 내벽에 CVD 산화물을 매립하는 단계;를 포함한다. 실리콘 에피택시층에 의해 형성된 제2 트랜치의 치수는 제1 트랜치의 치수보다 작게 된다. 이를 통해, 포토리소그래피 공정에 의한 감광막 패턴의 치수보다 작은 치수의 트랜치를 형성할 수 있으므로, 미세 선폭의 STI를 용이하게 형성할 수 있다.
이하에서는, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 2에서 보듯이, 실리콘 기판(10)에 패드 산화막(22) 및 패드 질화막(24)을 차례대로 형성하고, 패드 질화막(24) 위에 감광제를 도포한 다음, 리소그래피(Lithography) 공정을 통해 기판의 활성 영역 및 필드 영역을 구분하는 감광막 패턴(도시하지 않음)을 형성한다. 그 후, 패드 질화막(24) 및 패드 산화막(22)을 식각하고, 기판(10)에 트랜치(20)를 형성한다. 이와 같이 트랜치(20)을 형성하는 방법은 도 1에서 설명한 방법과 유사하다. 다만, 본 실시예에서 형성하는 트랜치(20)의 크기는 설계 규칙(Design Rule)에서 요구하는 트랜치의 치수보다 크게 형성하는 점에서 차이가 있다.
다음으로, 트랜치(20)의 내부에서 실리콘을 에피택시(Epitaxy) 성장시켜 실리콘 에피택시층(26)을 형성한다. 이 때, 트랜치(20)의 내벽을 제외한 기판(10)의 실리콘 표면은 패드 산화막(22) 및 패드 질화막(24)이 형성되어 있으므로, 트랜치(20)의 내벽에서만 선택적으로 실리콘 에피택시층(26)을 형성할 수 있다. 실리콘 에피택시층(26)의 형성은 식각 공정에 의해 손상된 트랜치(20) 내벽의 실리콘 표면의 손상을 제거할 수 있다. 나아가, 감광막 패턴에 의해 형성될 수 있는 STI의 치수보다 작은 치수를 가지는 STI를 형성할 수 있게 된다. 즉, 실리콘 에피택시층(26)의 성장 두께를 조절함으로써, 리소그래피 공정의 한계를 극복하여 보다 작은 치수의 트랜치를 형성할 수 있다. 따라서, 도 2에 도시한 트랜치 입구(26a)는 도 1에서 감광막 패턴에 의해 형성된 트랜치 입구(20a)보다 작은 치수로 형성된다.
또한, 트랜치 내벽에 실리콘 에피택시층(26)을 형성하면 도 2에 도시한 형상을 갖게 되므로, 트랜치의 상부는 패드 산화막(22) 및 패드 질화막(24)과 단차지게 된다. 이렇게 단차진 영역(26b)은 상대적으로 트랜치 입구(26a) 근처의 패드 질화막(24) 및 패드 산화막(22)을 측방향으로 후퇴시키는 효과를 얻게 된다. 즉, 후속하는 STI 산화물 충진 공정에서 STI 산화물이 트랜치 내부에 효과적으로 매립될 수 있도록 입구를 넓히는 효과를 얻는다.
다음으로, STI 산화물을 실리콘 에피택시층(26)이 형성된 트랜치의 내부에 매립한다. 이 때, 실리콘 에피택시층(26)의 표면을 개질하기 위하여 열산화 공정에 의해 STI 라이닝 산화막을 형성하는 것이 바람직하다. STI 산화물을 트랜치 내부에 매립한 후에는 그 표면을 화학적 기계적 폴리싱 공정을 이용하여 평탄화한다. 그리고 나서, 패드 질화막(24)을 습식 처리하여 제거하면 미세 선폭의 STI가 완성된다.
본 발명에 따르면, 포토리소그래피 공정에 의해 형성될 수 있는 감광막 패턴의 치수보다 작은 치수의 트랜치를 형성할 수 있으므로 STI의 소형화를 꾀할 수 있다. 또한, 식각 공정에 의하여 트랜치 내벽의 실리콘 표면이 손상되는 것을 실리콘 에피택시층의 형성으로 보상할 수 있다. 나아가, 실리콘 에피택시층의 형성은 상대적으로 패드 질화막 및 패드 산화막의 후퇴를 의미하므로, 트랜치 입구를 넓히는 효과를 얻게 되어 STI 산화물의 매립을 보다 용이하게 한다. 따라서, 트랜치 상부 모서리 영역에서의 CVD 산화막의 들뜸 현상(Overhang)으로 인한 공극(Void)의 발생을 억제할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (4)

  1. (a) 실리콘 기판 위에 패드 산화막 및 패드 질화막을 차례로 형성하고, 상기 패드 질화막, 상기 패드 산화막 및 상기 기판을 차례로 식각하여 상기 기판 내에 제1 트랜치를 형성하는 단계;
    (b) 상기 제1 트랜치 내부의 실리콘 표면에 실리콘 에피택시층을 선택적으로 형성하여 제2 트랜치를 형성하는 단계;
    (c) 상기 제2 트랜치 내벽에 CVD 산화물을 매립하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  2. 제1항에 있어서, 상기 제2 트랜치의 치수는 상기 제1 트랜치의 치수보다 작은 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  3. 제1항에 있어서, 상기 (c) 단계 이전에 상기 제2 트랜치 내벽에 열산화 공정에 의해 STI 라이닝 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 STI 형성 방법.
  4. 삭제
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