KR100587597B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 STI(Shallow Trench Isolation) 공정을 통해 형성된 소자분리막의 표면이 세정 공정을 포함한 후속 공정에 의해 손실되는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 액티브 영역 및 필드 영역을 갖는 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계와, 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 매립하도록 산화막을 증착하는 단계와, 상기 패드질화막이 노출될 때까지 상기 산화막을 화학적기계연마하는 단계와, 상기 패드질화막을 제거하는 단계와, 상기 기판 결과물 상에 100∼300Å의 두께로 질화막을 증착하는 단계와, 상기 질화막을 식각하여 트렌치 내에 매립된 산화막 표면 상에 질화막 캡을 형성하는 단계를 포함한다. 본 발명에 따르면, 산화막의 화학적기계연마 후에 질화막의 증착 및 이에 대한 식각 공정을 추가 수행하여 소자분리막 표면에 질화막 캡을 형성시켜 줌으로써, 세정 공정을 포함한 일련의 후속 공정이 진행되는 동안 소자분리막의 표면 손실을 방지할 수 있으며, 그래서, 안정적인 소자 특성을 확보할 수 있다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ISOLATION LAYER OF SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 단면도.

도 2는 종래의 문제점을 설명하기 위한 단면도.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

31 : 실리콘 기판 32 : 패드산화막

33 : 패드질화막 34 : 트렌치

35 : HDP-산화막 36 : 질화막

36a : 질화막 캡 37 : 감광막 패턴

38 : 소자분리막

본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, STI (Shallow Trench Isolation) 공정을 통해 형성된 소자분리막 표면이 세정 공정을 포함한 후속 공정에 의해 손실되는 것을 방지하기 위한 방법에 관한 것이다.

주지된 바와 같이, 최근의 반도체 소자는 소자들간의 전기적 분리를 위한 소자분리막을 STI(Shallow Trench Isolation) 공정을 이용하여 형성하고 있다. 이것은 기존의 로코스(LOCOS) 공정의 경우 소자분리막의 상단 가장자리에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것으로 인해 액티브 영역의 크기를 감소시키게 되지만, 상기 STI 공정의 경우 작은 폭으로의 소자분리막 형성이 가능하여 액티브 영역의 크기를 확보할 수 있기 때문이다.

이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 도 1a 및 도 1b를 참조하여 간략하게 설명하도록 한다.

도 1a를 참조하면, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 다음, 공지의 공정에 따라 상기 패드질화막(3)과 패드산화막(2)을 패터닝하여 필드(field) 영역에 해당하는 기판 부분을 노출시킨다. 그런다음, 노출된 기판 부분을 식각하여 소정 깊이의 트렌치(4)를 형성한다. 이어서, 트렌치(4)를 매립하도록 상기 기판 결과물 상에 두껍게 산화막(5)을 증착한 후, 상기 패드질화막(3)이 노출될 때까지 산화막(5)의 표면을 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP)한다.

도 1b를 참조하면, 트렌치 형성을 위한 기판 식각시에 식각 장벽으로 이용된 패드질화막을, 예컨데, 인산(H3PO4) 등의 식각액을 이용한 습식 식각을 통해 제거하고, 이 결과로서, 트렌치형의 소자분리막(6)을 형성한다.

그러나, 전술한 종래의 STI 공정을 이용한 소자분리막의 형성방법에 따르면, 그 자체로는 큰 문제가 없지만, 산화막의 CMP 후 금속배선 공정까지 세정 공정을 포함한 일련의 후속 공정이 진행되는 동안 500∼1000Å 정도 소자분리막의 표면 손실(loss)이 발생하게 되고, 이에 따라, 도 2에 도시된 바와 같이, 최종적인 토폴로지(topology)에서 소자분리막(6)의 표면이 액티브 영역의 실리사이드막(8) 표면 보다 낮아짐으로써 접합 누설(leakage current) 현상이 일어나는 것에 의해 소자 특성 저하가 초래된다. 도 2에서, 미설명된 도면부호 7은 접합 영역, 9은 층간절연막, 그리고, 10은 콘택홀을 각각 나타낸다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 세정 공정을 포함한 후속 공정에서 소자분리막의 표면 손실이 야기되는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.

또한, 본 발명은 소자분리막의 표면 손실을 방지하여 안정적인 소자 특성을 확보할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.

상기와 같은 목적들을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성방법은 액티브 영역 및 필드 영역을 갖는 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계; 상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 매립하도록 산화막을 증착하는 단계; 상기 패드질화막이 노출될 때까지 상기 산화막을 CMP하는 단계; 상기 패드질화막을 제거하는 단계; 상기 기판 결과물 상에 질화막을 증착하는 단계; 및 상기 질화막 상의 산화막과 대응하는 부분에 리버스 액티브 마스크를 사용하여 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 이용하여 질화막과 산화막과 식각 선택비를 13:1로 유지시키는 다운 플로우(down flow) 방식으로 상기 질화막의 노출된 부분을 식각하여 상기 산화막 상에 질화막 캡을 형성하고 상기 감광막 패턴을 제거하는 단계를 포함한다.

여기서, 상기 질화막은 바람직하게 100∼300Å의 두께로 형성한다.

상기 감광막 패턴은 식각 프로파일을 고려하여 4000∼5000Å의 두께로 형성하고, 상기 질화막의 식각은 88∼90°의 슬로프를 유지한다.

본 발명에 따르면, 산화막의 CMP 후에 질화막의 증착 및 이에 대한 식각 공정을 추가 수행하여 소자분리막 표면에 질화막 캡을 형성시켜 줌으로써, 세정 공정을 포함한 일련의 후속 공정이 진행되는 동안 소자분리막의 표면 손실을 방지할 수 있으며, 그래서, 안정적인 소자 특성을 확보할 수 있다.

(실시예)

이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.

도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하 기 위한 공정별 단면도이다.

도 3a를 참조하면, 액티브 영역과 필드 영역을 갖는 실리콘 기판(31) 상에 각각 100∼150Å 및 1000∼2000Å의 두께로 패드산화막(32)과 패드질화막(33)을 차례로 형성한다. 그런다음, 공지의 공정에 따라 패드질화막(33)과 패드산화막(32)을 패터닝하여 필드 영역에 해당하는 기판 부분을 노출시킨 후, 노출된 기판 부분을 식각하여 소정 깊이의 트렌치(34)를 형성한다.

이어서, 트렌치 식각시에 발생된 기판 데미지를 회복시키기 위해 상기 기판 결과물에 대해 희생 산화(Sacrificial oxidation) 공정을 수행하고, 연이어, 트렌치 상단 가장자리가 라운딩(rounding)지도록 월 산화(Wall oxidation) 공정을 수행한다.

그 다음, 상기 단계까지의 기판 결과물 상에 트렌치(34)를 완전 매립하도록 트렌치 매립 산화막, 예컨데, HDP(High Density Plasma)-산화막(35)을 증착한 후, 패드질화막(33)이 노출될 때까지 상기 HDP-산화막(35)의 표면을 CMP한다.

도 3b를 참조하면, 기판 트렌치 식각시에 식각 장벽으로 이용된 패드산화막을 식각 제거한다. 그런다음, 기판 결과물 상에 질화막(36)을 증착한다. 이때, 상기 질화막(36)은 그 자신을 포함한 최종 소자분리막의 높이가 크게 높아지지 않도록 100∼300Å 정도의 두께로 증착한다. 이것은 후속 공정에서 폴리 스트링거(poly stringer)를 방지하기 위함이다.

도 3c를 참조하면, 트렌치 내에 매립된 산화막(35) 상의 질화막 부분 상에 감광막 패턴(37)을 형성한다. 이때, 상기 감광막 패턴(37)은 식각 프로파일을 고려 하여 4000∼5000Å의 두께로 형성하며, 바람직하게 리버스 액티브 마스크(reverse active mask)를 사용하여 형성한다.

도 3d를 참조하면, 감광막 패턴을 식각 장벽으로 이용해서 상기 감광막 패턴에 의해 가려지지 않은 질화막 부분을 선택적으로 식각하고, 이를 통해, 트렌치 내에 매립된 산화막 상에 질화막 캡(36a)을 형성함으로써 최종적인 소자분리막(37)의 형성을 완성한다. 이때, 상기 질화막의 식각은 88∼90°의 슬로프를 유지하도록 수행하며, 아울러, 질화막 대 산화막의 최대 식각 선택비가 3:1 정도가 되는 플라즈마 방식이 아니라 질화막 대 산화막의 식각 선택비를 13:1로 유지시키는 다운 플로우(down flow) 방식으로 수행한다.

여기서, 상기 질화막 캡(36a)은 산화막의 CMP 후 세정 공정을 포함한 후속 공정이 진행되는 동안 산화막, 즉, 소자분리막의 표면 손실이 일어나는 것을 방지하도록 기능하므로, 소자분리막 형성 이후의 후속 공정에 의해 소자분리막의 표면이 액티브 영역의 실리사이드막 표면 보다 낮아지는 현상을 방지할 수 있으며, 그래서, 접합 누설과 같은 소자 특성 저하가 일어나는 것을 억제시킬 수 있다.

이상에서와 같이, 본 발명은 산화막의 CMP 후에 질화막의 증착 및 이에 대한 식각 공정을 추가 수행하여 소자분리막 표면에 질화막 캡을 형성시켜 줌으로써, 상기 질화막 캡에 의해 세정 공정을 포함한 일련의 후속 공정이 진행되는 동안 소자분리막의 표면 손실을 방지할 수 있으며, 그래서, 접합 누설을 방지할 수 있는 바, 소자 특성을 향상시킬 수 있다.

한편, 전술한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이므로, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경 및 부가 등이 가능할 것이며, 따라서, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

1. 액티브 영역 및 필드 영역을 갖는 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;

   상기 패드질화막과 패드산화막을 패터닝하여 기판 필드 영역을 노출시키는 단계;

   상기 노출된 기판 필드 영역을 식각하여 트렌치를 형성하는 단계;

   상기 트렌치를 매립하도록 산화막을 증착하는 단계;

   상기 패드질화막이 노출될 때까지 상기 산화막을 CMP하는 단계;

   상기 패드질화막을 제거하는 단계;

   상기 기판 결과물 상에 질화막을 증착하는 단계; 및

   상기 질화막 상의 산화막과 대응하는 부분에 리버스 액티브 마스크를 사용하여 감광막 패턴을 형성하는 단계와,

   상기 감광막 패턴을 이용하여 질화막과 산화막과 식각 선택비를 13:1로 유지시키는 다운 플로우(down flow) 방식으로 상기 질화막의 노출된 부분을 식각하여 상기 산화막 상에 질화막 캡을 형성하고 상기 감광막 패턴을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법.
2. 제 1 항에 있어서, 상기 질화막은 100∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
3. 삭제
4. 제 2 항에 있어서, 상기 감광막 패턴은

   식각 프로파일을 고려하여 4000∼5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
5. 제 2 항에 있어서, 상기 질화막의 식각은 88∼90°의 슬로프를 유지하여 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
6. 삭제

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