KR20040036752A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막과 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막과 폴리실리콘막 및 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계와, 상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계와, 상기 기판 결과물을 산화시켜 트렌치 표면에 월 산화막을 형성함과 동시에 트렌치와 접합 액티브 영역의 경계에 버즈-빅(bird's-beak)을 생성시키는 단계와, 상기 트렌치 내에 산화막을 매립시키는 단계와, 상기 패드질화막을 제거하는 단계를 포함한다. 본 발명에 따르면, 패드산화막과 패드질화막 사이에 폴리실리콘막을 증착하여 후속의 월 산화 공정에서 액티브 영역과 소자분리 영역의 경계에 버즈-빅을 생성시켜 줌으로써 액티브 영역과 소자분리막 경계에서의 산화막 손실을 억제시킬 수 있고, 그래서, 접합 누설 및 험프(hump) 발생을 방지할 수 있다.
Description
본 발명은 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것으로, 특히, 액티브 영역과 소자분리막 경계에서의 산화막 손실(loss)에 의한 접합 누설 및 험프 발생을 방지하기 위한 방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자 사이의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 형성 면적을 줄이는 단점을 가지며, 그래서, 그 이용에 한계를 갖게 되었다.
따라서, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI 공정을 이용해서 소자분리막을 형성하고 있다.
이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1c를 참조하여 설명하도록 한다.
도 1a를 참조하면, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 상태에서 소자분리 영역에 해당하는 기판 부분이 노출되도록 공지의 공정에 따라 상기 패드질화막과 패드산화막을 패터닝하고, 노출된 기판 부분을 식각하여 소정 깊이의 트렌치(4)를 형성한다.
도 1b를 참조하면, 식각 데미지의 회복을 위해 희생 산화 공정을 수행한 후, 상기 트렌치(4)를 완전 매립하도록 기판(1)의 전 영역 상에 산화막(5)을 증착한다. 그런다음, 상기 패드질화막(3)이 노출될 때까지 산화막(5)의 표면을 CMP(Chemical Mechanical Polishing)한다.
도 1c를 참조하면, 트렌치 형성을 위한 기판 식각시에 식각 장벽으로 이용된 패드질화막을 식각 제거하고, 이를 통해, 트렌치형의 소자분리막(6)을 형성한다.
그러나, 전술한 종래의 방법에 따르면, 그 자체로는 큰 문제는 없지만, 기판 표면으로부터 그 높이를 높게 하더라도 후속의 세정 공정에서, 도 2에 도시된 바와 같이, 등방성 산화막 손실(loss)로 인해 액티브 영역과 소자분리 영역 경계에서의 산화막, 즉, 소자분리막의 손실이 많이 일어나게 되고, 이에 따라, 접합 누설은 물론 험프(hump) 등 소자 특성의 저하가 야기되는 문제점이 있다.
도 2에서, 도면부호 7은 접합 영역, 그리고, 8은 실리사이드를 나타낸다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 액티브 영역과 소자분리 영역 경계에서의 산화막 손실에 의한 접합 누설 및 험프 등의 발생을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 종래 기술에 따른 STI 공정을 이용한 소자분리막 형성방법에서의 문제점을 설명하기 위한 단면도.
도 2는 종래의 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘 기판 32 : 패드산화막
33 : 폴리실리콘막 34 : 패드질화막
35 : 트렌치 36 : 월 산화막
37 : 버즈-빅 38 : HDP-산화막
39 : 소자분리막
상기와 같은 목적을 달성하기 위하여, 본 발명은, 실리콘 기판 상에 패드산화막과 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계; 상기 패드질화막과 폴리실리콘막 및 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계; 상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물을 산화시켜 트렌치 표면에 월 산화막을 형성함과 동시에 트렌치와 접한 액티브 영역의 경계에 버즈-빅(bird's-beak)을 생성시키는 단계; 상기 트렌치내에 산화막을 매립시키는 단계; 및 상기 패드질화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, 상기 폴리실리콘막은 450∼550Å 두께로 형성한다.
상기 월 산화막 및 버즈-빅을 형성하기 위한 기판 산화는 1000∼1100℃의 온도에서 8∼12분 동안 수행하며, 이를 통해, 소자분리막 상단 코너부의 라운딩이 200㎚ 이상의 반지름을 갖도록 한다.
본 발명에 따르면, 패드산화막과 패드질화막 사이에 폴리실리콘을 증착한 후, 월 산화(wall oxidation) 공정에서 액티브 영역으로 버즈-빅을 생성시킴으로써 액티브 영역과 소자분리 영역 경계에서의 산화막 손실을 억제시킬 수 있고, 그래서, 접합 누설 및 험프(hump) 발생을 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 실리콘 기판(31) 상에 패드산화막(32)과 폴리실리콘막 (33) 및 패드질화막(34)을 차례로 증착한다. 여기서, 상기 패드산화막(32)과 패드질화막(34)은 각각 50∼140Å 및 1000∼1400Å의 두께로 증착하고, 상기 폴리실리콘막(33)은 280∼320Å, 바람직하게 300Å 두께의 버즈-빅이 생성되기에 적합한 두께, 예컨데, 450∼550Å, 바람직하게 500Å의 두께로 증착한다.
계속해서, 공지의 포토리소그라피 공정에 따라 상기 패드질화막(34)과 폴리실리콘막(33) 및 패드산화막(32)을 패터닝하고, 이를 통해, 소자분리 영역에 해당하는 기판 부분을 노출시키고, 이어서, 노출된 기판 부분을 식각하여 소정 깊이의 트렌치(35)를 형성한다.
도 3b를 참조하면, 트렌치 식각시에 발생된 기판 데미지를 회복시키기 위해 상기 기판 결과물에 대해 희생 산화 공정을 수행한다. 그런다음, 상기 기판 결과물에 대해 트렌치 상단 코너부가 라운딩(rounding)지도록 월 산화(wall oxidation) 공정을 수행하고, 이를 통해, 트렌치(35)의 표면 상에 월 산화막(36)을 형성한다. 이때, 패드산화막(32)과 패드질화막(34) 사이에 폴리실리콘막(33)이 개재되어 있는 것과 관련해서 상기 월 산화 공정시 트렌치(35)와 접한 기판 액티브 영역의 경계에 버즈-빅(37)이 생성된다. 상기 버즈-빅(37)은 폴리실리콘막(33)이 500Å의 두께로 증착된 것과 관련해서 대략 300Å의 두께로 형성된다.
여기서, 상기 월 산화막(36) 및 버즈-빅(37)을 형성하기 위한 월 산화 공정은 1000∼1100℃, 바람직하게 1050℃의 온도에서 8∼12분, 바람직하게 10분 동안 수행하며, 또한, 최종적으로 얻어지는 소자분리막에서의 상단 코너부의 라운딩 정도가 200㎚ 이상의 반지름을 유지할 수 있도록 수행한다.
도 3c를 참조하면, 상기 단계까지의 기판 결과물 상에 트렌치를 완전 매립하도록 5500∼6500Å, 바람직하게는 6000Å의 두께로 HDP(High Density Plasma)-산화막(38)을 증착한다. 그런다음, 패드질화막(34)이 노출되도록 상기 HDP-산화막(38)의 표면을 CMP한다.
도 3d를 참조하면, 인산 용액 등을 이용한 습식 식각 공정으로 트렌치 식각시의 식각 장벽으로 사용된 패드질화막을 제거하고, 이 결과로서, 본 발명에 따른 소자분리막(39)의 형성을 완성한다.
전술한 바와 같은 본 발명의 방법에 따르면, 월 산화 공정시의 버즈-빅 형성을 통해 액티브 영역과 소자분리 영역 경계면에서의 산화막의 두께를 상대적으로 더 두껍게 만들었기 때문에, 비록, 후속의 세정 공정에서 액티브 영역과 소자분리 영역 경계면에서 산화막 손실이 많더라도, 상기 경계면에서의 산화막 두께를 두껍게 한 것으로부터 보상이 가능하다.
따라서, 본 발명의 방법에 따라 형성된 소자분리막은 액티브 영역과의 경계에서의 손실이 최소화되므로, 접합 누설 및 험프 등의 발생을 억제시킬 수 있다.
이상에서와 같이, 본 발명은 패드산화막과 패드질화막 사이에 폴리실리콘을 증착한 후에 월 산화(wall oxidation) 공정에서 액티브 영역으로 버즈-빅을 생성시켜 줌으로써, 액티브 영역과 소자분리 영역 경계에서의 산화막 손실을 억제시킬 수 있고, 그래서, 접합 누설 및 험프(hump) 발생을 방지할 수 있는 바, 소자 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 실리콘 기판 상에 패드산화막과 폴리실리콘막 및 패드질화막을 차례로 형성하는 단계;상기 패드질화막과 폴리실리콘막 및 패드산화막을 패터닝하여 소자분리 영역에 해당하는 기판 영역을 노출시키는 단계;상기 노출된 기판 영역을 식각하여 트렌치를 형성하는 단계;상기 기판 결과물을 산화시켜 트렌치 표면에 월 산화막을 형성함과 동시에 트렌치와 접한 액티브 영역의 경계에 버즈-빅(bird's-beak)을 생성시키는 단계;상기 트렌치 내에 산화막을 매립시키는 단계; 및상기 패드질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 폴리실리콘막은 450∼550Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 월 산화막을 형성 및 버즈-빅을 생성시키기 위한 기판 산화는, 1000∼1100℃의 온도에서 8∼12분 동안 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 월 산화막을 형성 및 버즈-빅을 생성시키기 위한 기판 산화는, 소자분리막 상단 코너부의 라운딩이 200㎚ 이상의 반지름을 갖도록 수행하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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