KR100455095B1 - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 비정질 실리콘막의 산화된 부분이 필드 산화막과 융화되어 필드 산화막이 활성영역 상부까지 넓게 형성되어, 후속 식각 및 세정 공정시 모우트가 발생하지 않아, 소자의 전기적 특성을 향상할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히, 0.25㎛이하의 디자인 룰을 갖는 반도체 소자의 제조 공정 중, 모우트가 형성되지 않는 소자 분리막 형성 방법에 관한 것이다.
일반적으로 반도체 기판 상에 트랜지스터와 커패시터등을 형성하기 위하여 반도체 기판에는 전기적으로 통전이 가능한 활성영역(Active Region)과 전기적으로 통전되는 것을 방지하고 소자를 서로 분리하는 소자분리영역(Isolation Region)을 형성한다.
소자 분리 공정에는 일반적으로, 반도체 기판에 패드 산화막과 패드 질화막을 형성한 다음, 패드 질화막 및 패드 산화막을 패터닝하고, 패터닝된 부위에 산화 공정을 실시하여 소자를 분리하는 LOCOS(Local Oxidation of Silicon) 공정과, 패드 질화막, 패드 산화막 및 반도체 기판을 패터닝하여 트렌치를 형성하고, 상기의 트렌치에 산화물질을 증착시킨 후 화학 기계적 연마를 통해 산화막의 불필요한 부분을 식각하여 소자 분리막을 형성하는 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation; STI) 공정이 있다.
LOCOS 공정은 장시간 고온 산화로 인하여 채널저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적 특성을 저하시키는 원인으로 작용하는 새부리(Bird Beak)가 발생하여 약 0.25㎛ 이하의 디자인 룰을 갖는 공정에는 필드 산화막을 형성하기 어려운 한계가 있다. 또한 필드 산화막의 깊이를 늘릴 때에는 반도체 기판에 과도한 스트레스(Stress)와 평탄성이 좋지 않고, 필드 영역이 얇아지는 효과(Field Thinning Effect)에 의해 소자 분리 특성 저하와 같은 문제점이 발생한다.
LOCOS의 문제점을 해결하기 위해 현재 0.25㎛ 이하의 미세 공정에서는 소자 분리형성 방법으로 STI 공정을 사용하고 있다. STI 공정은 LOCOS 공정의 단점인 새 부리현상이 발생하지 않아 고립 능력이 우수하다. 하지만, STI구조의 트렌치의 상부 코너 부분과 하부 코너 부분에 스트레스가 집중하여 소자 특성이 저하되는 문제점과 트렌치 내부의 갭 필링(Gap Filling)에 있어서 많은 문제점이 발생한다. 또한 평탄화 공정 적용으로 인해 공정이 복잡하고, 패턴간의 균일성이 좋지 않으며, 역협폭효과(Inverse Narrow Width Effect) 및 험프(Hump)와 같은 비정상적인 소자 특성을 유발한다. 그리고, LOCOS 및 STI 공정을 통해 형성된 필드 산화막의 양측 모스리 부분이 후속 공정에 의해 과도하게 식각되어 나타나는 모우트(moat ; 필드 산화막의 활성 부근이 후속 식각에 의해 움푹하게 들어간 형상)로 인해 소자 결함이 발생하게 되는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 필드 영역의 필드 산화막이 활성영역 상부까지 형성될 정도로 넓고, 넓게 형성하여 후속 식각공정과 세정공정시 발생할 수 있는 모우트를 억제할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 패드 산화막
14 : 하드 마스크막 16 : 감광막 패턴
18, 26 : 트렌치 20 : 비정질 실리콘막
22 : 산화막 24 : 스페이서
28 : 실리콘 산화막 30 : 필드 산화막
본 발명에 따른 반도체 기판상에 패드 산화막 및 하드 마스크막을 순차적으로 형성한 다음 상기 하드 마스크막과 상기 패드 산화막을 패터닝 하여 제 1 트렌치를 형성하는 단계와, 전체 구조상에 그 단차를 따라 비정질 실리콘막을 형성하는 단계와, 상기 제 1 트렌치 측벽에 형성된 상기 비정질 실리콘막을 보호하기 위해 상기 제 1 트렌치 측벽에 스페이서를 형성하는 단계와, 상기 제 1 트렌치 하부의 상기 비정질 실리콘막과 상기 반도체 기판을 패터닝 하여 제 2 트렌치를 형성하는 단계와, 상기 스페이서를 제거한 다음, O2플라즈마 산화 공정을 통해 상기 비정질 실리콘막을 산화시켜 실리콘 산화막을 형성하는 단계와, 상기 제 1 및 제 2 트렌치를 포함한 전체 구조상에 필드 산화막을 증착한 다음, 상기 하드 마스크막을 정지층으로 하는 평탄화 공정을 실시하는 단계 및 상기 하드 마스크막과 상기 패드 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 패드 산화막(12) 및 하드 마스크막(14)을 형성한다. 소자 분리용 트렌치 형성을 위한 감광막 패턴(16)을 형성한 다음 감광막 패턴(16)을 식각마스크로 하는 식각공정을 실시하여 하드 마스크막(14) 및 패드 산화막(12)을 순차적으로 식각하여 제 1 트렌치(18) 형성한다.
구체적으로, H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시한다. 세정 공정 후 패드 산화막(12)을 건식 또는 습식 산화방식으로 50 내지 200Å의 두께로 형성하고, 패드 산화막(12) 증착 후 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 열처리 공정을 실시함으로서 패드 산화막(12)과 반도체 기판(10)간의 계면의 결함 밀도를 최소화할 수도 있다. 패드 산화막(12) 상에 LP-CVD 방법으로 약 1000 내지 2000Å정도의 두께로 질화막을 증착하여 하드 마스크막(14)을 형성한다.
하드 마스크막(14) 상에 3000 내지 10000Å 두께의 감광막을 도포한 다음, 소자 분리용 마스크를 이용한 사진 식각공정을 실시하여 감광막 패턴(16)을 형성한다. 감광막 패턴(16)은 목표로 하는 필드 산화막 폭보다 더 넓게 형성한다. 감광막 패턴(16)을 식각마스크로 하는 건식 식각공정을 실시하여 하드 마스크막(14) 및 패드 산화막(12)을 식각하여 제 1 트렌치(18)를 형성한다.
도 1b 및 도 1c를 참조하면, 감광막 스트립 공정을 실시하여 감광막 패턴(16)을 제거한다. 전체 구조상에 그 단차를 따라 비정질 실리콘막(20)과 스페이서용 산화막(22)을 순차적으로 증착한다. 전면 식각(Etch Back)을 실시하여 상기 비정질 실리콘막(20) 상부의 산화막(22)의 일부를 식각하여 비정질 실리콘막(20)이 형성된 제 1 트렌치(18) 측벽에 산화막 스페이서(24)를 형성한다.
구체적으로, 감광막은 아셀(Asher) 제거 공정을 통해 제거한다. 400 내지 600℃의 온도와 0.1 내지 3.0torr의 압력 하에서 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LPCVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PECVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; APCVD) 방식으로 100 내지 1000Å의 두께의 도핑되지 않은 비정질 실리콘막(20)을 증착한다.
비정질 실리콘막(20) 상부에 200 내지 1000Å 두께의 스페이서용 산화막(22)을 증착한 다음, 전면 식각공정을 실시하여 산화막 스페이서(24)를 형성한다. 이때 전면 식각에 의해 제 1 트렌치(18) 측벽을 제외한 영역의 산화막(22)은 식각되고, 제 1 트렌치(18) 측벽에는 전면 식각공정에 의해 잔류된 산화막이 스페이서(24) 형태로 잔류하게 된다. 제 1 트렌치(18) 측벽에 산화막 스페이서(24)를 형성하여 후속 공정에 의해 제 1 트렌치(18) 측벽의 비정질 실리콘막(20)이 식각되는 것을 방지한다.
도 1d를 참조하면, 산화막 스페이서(24) 사이인 제 1 트렌치(18) 하부의 비정질 실리콘막(20)과 반도체 기판(10)의 일부를 식각하여 제 2 트렌치(26)를 형성한다.
구체적으로, 산화막 스페이서(24), 비정질 실리콘막(20) 및 하드 마스크막(14)을 식각 마스크로 하는 식각공정을 실시하여 제 1 트렌치(18) 하부의 비정질 실리콘막(20)을 제거한 다음, 반도체 기판(10)의 일부를 식각하여 소자간의 분리를 위한 제 2 트렌치(26)를 형성한다. 반도체 기판(10) 식각공정은 15mT의 압력과, 450W와 200W의 파워를 가한 상태에서 10sccm의 N2가스, 100 내지 150sccm의 HBr 가스, 35 내지 70sccm의 Cl2가스 및 8sccm의 O2가스를 이용하여 실시함으로써, 제 2 트렌치(26)를 형성하되, 상기 가스들의 유량과 식각 시간을 조절하여 60 내지 90°의 기울기를 갖는 2500 내지 4000Å 깊이의 제 2 트렌치(26)를 형성한다. 제 2 트렌치(26) 형성 후 애프터 트리트먼트 챔버(After Treatment Chamber; ATC)처리를 실시하여 제 2 트렌치(26) 측벽과 하부의 거칠기를 개선할 수 있다. 이때, STI 구조의 제 2 트렌치(26) 측벽의 식각 손상(Damage)을 보상하기 위한 건식산화공정을 실시하여 제 2 트렌치(26)의 코너부분을 라운딩 할 수 있다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성한다. 물론 상술한 라이너 산화막 증착 공정을 생략하여 공정을 단순화 할 수 있다. 또한, 제 2 트렌치(26)가 형성될 영역을 개방하는 감광막 패턴(미도시)을 새로이 형성하여, 상기의 감광막 패턴과 제 1 트렌치(18) 측벽의 스페이서(24)를 식각마스크로 하는 식각공정을 실시하여 제 2 트렌치(26)를 형성할 수도 있다.
도 1e를 참조하면, 제 1 트렌치(18) 측벽에 형성된 산화막 스페이서(24)를 제거한다. O2플라즈마 처리를 통해 비정질 실리콘막(20)을 산화시켜 제 1 트렌치(18) 상부와 측벽(즉, 반도체 기판(10) 상부에 잔류하는 비정질 실리콘막(20)을 산화시킴)에 실리콘 산화막(28)을 형성한다.
구체적으로, O2플라즈마 처리는 50 내지 200℃의 온도 범위를 갖는 플라즈마 에슁(Plasma Ashing) 방법과 O2이온주입(Ion Implantation) 방법을 이용하여 비정질 실리콘막(20)을 산화시켜 비정질 실리콘막(20)이 잔류되어 있던, 하드 마스크막(14) 상부와, 제 1 트렌치(18) 측벽과 하부에 실리콘 산화막(26)을 형성한다. 이로써 후속 공정에 의해 형성되는 필드 산화막과 실리콘 산화막(26)이 융화되어 소자 분리막 영역이 확장된다. O2이온주입 방법은 0 내지 30°범위로 4 회전하고, 1E14 내지 1E16 atoms/㎠의 도즈로 O2이온을 주입한다. 플라즈마 에슁 방법은 800mT의 압력, 1500와트(W)의 파워와 110℃의 온도하에서 1500sccm의 O2가스를 이용하여 실시한다. 이때 파워, 압력 및 가스의 흐름은 다양하게 변경하여 비정질 실리콘막(20)의 산화를 조절할 수 있고, 또한 시간 설정 또한 중요한 변수로서 비정질 실리콘막(20)의 산화를 조절할 수 있다.
도 1f를 참조하면, 제 1 및 제 2 트렌치(18 및 26)가 형성된 전체 구조 상부에 후속 평탄화 공정의 마진을 고려하여 4000 내지 6000Å 두께의 필드 산화막(30)을 증착하되, 제 1 및 제 2 트렌치(18 및 26) 내부에 빈공간이 형성되지 않도록 매립한 다음, 평탄화 공정을 실시한다. 평탄화 공정은 하드 마스크막(14)을 정지막으로 하는 화학 기계적 연마(Chemical Mechanical Polishing)를 실시한다. 이로써, 하드 마스크막(14) 상부에 형성된 필드 산화막(30)과 실리콘 산화막(28)을 제거한다. 이때, 평탄화 공정의 평탄화 타겟을 조절하여 필드 산화막(30)의 높이를 조절할 수 있다.
도 1g를 참조하면, 인산(H3PO4) 수용액을 이용한 질화막 스트립 공정을 실시하여 하드 마스크막(14)과 패드 산화막(12)을 제거한다. 세정 공정을 실시하여 패드 산화막(12)을 식각하여 활성영역까지 돌출된 소자 분리막을 형성한다. 본 실시예를 통해 형성된 필드 산화막(30)은 비정질 실리콘막(20)이 산화되어 형성된 실리콘 산화막(28)과 융화되어, 그 폭이 활성영역까지 넓게 형성됨으로써 양측 모서리 부분이 과도하게 식각되더라도 모우트가 발생하지 않게 된다.
상술한 바와 같이, 본 발명은 비정질 실리콘막의 산화된 부분이 필드 산화막과 융화되어 필드 산화막이 활성영역 상부까지 넓게 형성되어, 후속 식각 및 세정 공정시 모우트가 발생하지 않아, 소자의 전기적 특성을 향상할 수 있다.
Claims (4)
- 반도체 기판상에 패드 산화막 및 하드 마스크막을 순차적으로 형성한 다음 상기 하드 마스크막과 상기 패드 산화막을 패터닝 하여 제 1 트렌치를 형성하는 단계;전체 구조상에 그 단차를 따라 비정질 실리콘막을 형성하는 단계;상기 제 1 트렌치 측벽에 형성된 상기 비정질 실리콘막을 보호하기 위해 상기 제 1 트렌치 측벽에 스페이서를 형성하는 단계;상기 제 1 트렌치 하부의 상기 비정질 실리콘막과 상기 반도체 기판을 패터닝 하여 제 2 트렌치를 형성하는 단계;상기 스페이서를 제거한 다음, O2플라즈마 산화 공정을 통해 상기 비정질 실리콘막을 산화시켜 실리콘 산화막을 형성하는 단계;상기 제 1 및 제 2 트렌치를 포함한 전체 구조상에 필드 산화막을 증착한 다음, 상기 하드 마스크막을 정지층으로 하는 평탄화 공정을 실시하는 단계; 및상기 하드 마스크막과 상기 패드 산화막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 O2플라즈마 산화 공정은 50 내지 200℃의 온도 범위를 갖는 플라즈마 에슁 방법과 O2이온주입 방법을 이용하여 상기 비정질 실리콘막을 산화하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 산화막은 50 내지 200Å 두께로 형성하고, 상기 하드 마스크막은 질화막을 이용하여 1000 내지 2000Å 두께로 형성하며, 상기 비정질 실리콘막은 100 내지 1000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 스페이서는 상기 비정질 실리콘막 상에 그 단차를 따라 200 내지 1000Å 두께의 산화막을 증착한 다음 전면식각을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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