KR20050002512A - 반도체 소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명의 방법은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계와, 상기 패드질화막을 식각하여 소자분리 영역을 한정하는 단계와, 상기 식각된 패드질화막을 이용해서 패드산화막과 기판을 식각하여 트렌치를 형성하는 단계와, 상기 기판 결과물을 열산화하여 트렌치 표면에 열산화막을 형성하는 단계와, 상기 열산화막을 포함한 기판 전면 상에 LPCVD-산화막을 형성하여 상기 열산화막과 LPCVD-산화막으로 이루어진 이중의 측벽산화막을 형성하는 단계와, 상기 측벽산화막 상에 선형질화막을 증착하는 단계와, 상기 선형질화막 상에 트렌치를 매립하도록 매립산화막을 증착하는 단계와, 상기 패드질화막이 노출되도록 매립산화막을 CMP하는 단계와, 상기 LPCVD-산화막의 식각이 모세관 힘에 의해 억제되는 현상을 이용해서 상기 패드질화막을 인산 용액을 이용한 습식 식각으로 제거하는 단계와, 상기 패드산화막을 제거하는 단계를 포함한다. 본 발명에 따르면, 측벽산화막을 열산화막과 LPCVD 산화막의 이중 구조로 구성함으로써 패드질화막의 제거시에 선형질화막이 제거되는 것을 억제시킬 수 있으며, 이에 따라, 모트 발생을 방지할 수 있어 공정 마진을 확보하면서 소자 특성 저하를 방지할 수 있다.
Description
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법에 관한 것이다.
반도체 소자를 제조함에 있어서, 소자와 소자간의 전기적 분리를 위해 소자분리막을 형성하고 있으며, 이러한 소자분리막을 형성하기 위해 로코스(LOCOS) 및 STI(Shallow Trench Isolation) 공정이 이용되고 있다.
그런데, 로코스 공정에 의한 소자분리막은 그 상단 코너부에 새부리 형상의 버즈-빅(bird's-beak)이 발생되는 것과 관련해서 액티브 영역의 크기를 감소시키는 단점을 갖는 바, 집적도 측면을 고려할 때, 그 이용에 한계를 갖게 되었다.
반면, STI 공정에 의한 소자분리막은 작은 폭으로의 형성이 가능하여 액티브 영역의 크기를 확보할 수 있으며, 그래서, 현재 대부분의 반도체 소자는 작은 폭으로 형성 가능한 STI 공정을 이용해서 상기 소자분리막을 형성하고 있다.
이하에서는 종래의 STI 공정을 이용한 소자분리막 형성방법을 도 1a 내지 도 1c를 참조하여 간략하게 설명하도록 한다.
도 1a를 참조하면, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화막(3)을 차례로 형성한 후, 상기 패드질화막(3)과 패드산화막(2)을 패터닝하여 소자분리 영역에 해당하는 기판 부분을 노출시킨다.
그런다음, 노출된 기판 부분을 식각하여 트렌치(4)를 형성한 후, 기판 트렌치 식각시의 식각 데미지(etch damage) 회복을 위해 기판 결과물에 대해 희생산화 공정을 수행한다.
다음으로, 기판 결과물에 대해 습식 식각을 행하여 희생산화 공정시 트렌치 표면에 형성된 희생산화막을 제거한 후, 재차 열산화 공정을 행하여 트렌치 표면에 측벽산화막(5)을 형성한다. 그런다음, 기판 결과물 상에 액티브 영역에서의 기판 실리콘이 받는 스트레스를 억제시키기 위해 선형질화막(6)을 증착한다.
도 1b를 참조하면, 트렌치를 매립하도록 기판 결과물 상에 매립 특성이 우수한 HDP(High Density Plasma)-산화막(7)을 증착한 후, 패드질화막(3)이 노출될 때까지 상기 HDP-산화막(7)의 표면을 CMP(Chemical Mechanical Polishing)한다.
도 1c를 참조하면, 기판 트렌치 식각시에 식각 장벽으로 이용된 패드질화막을 인산 용액을 이용한 습식 식각으로 제거하고, 이 결과로서, 소자분리막(10)의 형성을 완성한다.
이후, 이온주입을 위한 패드산화막 세정 및 열산화 공정과 게이트 산화막 형성을 위한 세정 및 열산화 공정을 차례로 수행한다.
그러나, 전술한 종래의 STI 공정을 이용한 소자분리막 형성방법은 다음과 같은 문제점이 있다.
도 1c에 도시된 바와 같이, 패드질화막을 제거하는 과정에서 선형질화막(6)이 동시에 제거됨에 따라 상기 선형질화막(6)이 제거된 부분에서 모트(Moat : M)가 발생된다. 그런데, 이러한 모트(M)는, 도 2에 도시된 바와 같이, 후속하는 패드산화막 제거를 위한 HF 세정에서 트렌치 표면의 측벽산화막(5)이 식각되어 더욱 깊이지기 때문에 상기 패드질화막의 제거 공정에 대한 공정 마진이 낮다. 예컨데, 질화막 제거 공정의 마진이 선형질화막을 사용하지 않았을때는 100%이지만, 선형질화막을 적용한 경우에는 20% 정도 밖에 안된다. 결국, 패드질화막의 제거시에 선형질화막의 제거를 방지할 수 없는 바, 모트의 발생 및 모트의 깊어짐을 방지함에 어려움이 있다.
또한, 모트가 깊어지면, 게이트 전극 형성을 위한 식각 공정에서 하부 구조의 고단차화로 인해 모트 부분에서 게이트 잔류물이 발생하므로, 후속에서 비트라인 콘택 또는 스토리지 노드 콘택과 게이트 라인간의 쇼트가 일어나 소자의 제조수율이 저하된다.
게다가, 모트가 발생될 경우에는 이러한 모트가 트랜지스터 액티브 영역에 포함되어 전자 거동을 왜곡시키기 때문에 트랜지스터 특성을 열화시키게 된다.
아울러, 트렌치 측벽으로 형성되는 HDP-산화막이 충분히 두껍지 못함에 따라 상기 트렌치 측벽에 형성되는 측벽산화막과 선형질화막간의 계면에 전자 트랩핑 중심(electron trapping center)이 생성되며, 이로 인해, p-MOS 부분에서 핫-케리어 퇴화(Hot-carrier degradation)가 유발된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 소자분리막과 기판 액티브 영역간의 경계에서 모트가 발생되는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 모트 발생으로 인한 공정 마진의 저하 및 소자 특성 저하를 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 다른 목적이 있다.
도 1a 내지 도 1c는 종래의 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2는 종래 기술에 따라 형성된 소자분리막에서의 모트 깊어짐을 설명하기 위한 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘 기판 32 : 패드산화막
33 : 패드질화막 34 : 트렌치
35 : 열산화막 36 : LPCVD-산화막
37 : 측벽산화막 38 : 선형질화막
39 : HDP-산화막 40: 소자분리막
상기와 같은 목적을 달성하기 위해, 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막을 식각하여 소자분리 영역을 한정하는 단계; 상기 식각된 패드질화막을 이용해서 패드산화막과 기판을 식각하여 트렌치를 형성하는 단계; 상기 기판 결과물을 열산화하여 트렌치 표면에 열산화막을 형성하는 단계; 상기 열산화막을 포함한 기판 전면 상에 LPCVD-산화막을 형성하여 상기 열산화막과 LPCVD-산화막으로 이루어진 이중의 측벽산화막을 형성하는 단계; 상기 측벽산화막 상에 선형질화막을 증착하는 단계; 상기 선형질화막 상에 트렌치를 매립하도록 매립산화막을 증착하는 단계; 상기 패드질화막이 노출되도록 매립산화막을 CMP하는 단계; 상기 LPCVD-산화막의 식각이 모세관 힘에 의해 억제되는 현상을 이용해서 상기 패드질화막을 인산 용액을 이용한 습식 식각으로 제거하는 단계; 및 상기 패드산화막을 제거하는 단계를 포함하는 반도체 소자의 소자분리막 형성방법을 제공한다.
여기서, LPCVD-산화막은 600∼900℃의 온도에서 10∼180분 동안 SiH2Cl2와 N2O의 혼합가스, SiH4와 N2O의 혼합가스, 또는, TEOS[Si(OC2H5)4] 가스를 사용하여 형성하며, 그 형성 두께는 50∼300Å 정도로 한다.
본 발명에 따르면, 측벽산화막을 열산화막과 LPCVD-산화막의 이중 구조로 구성함으로써 패드질화막의 제거시에 선형질화막이 제거되는 것을 억제시킬 수 있으며, 이에 따라, 모트 발생을 방지할 수 있어 공정 마진을 확보하면서 소자 특성 저하를 방지할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 3a를 참조하면, 실리콘 기판(31) 상에 패드산화막(32)과 패드질화막(33)을 차례로 형성한다. 그런다음, 상기 패드질화막(33) 상에 소자분리 영역을 한정하는 감광막 패턴(도시안됨)을 형성한 후, 감광막 패턴을 이용해서 패드질화막(33)을 식각한다.
그 다음, 식각된 패드질화막(33)을 이용해서 패드산화막(32)과 기판(31)을 식각하여 트렌치(34)를 형성한다. 그런다음, 기판 트렌치 식각시의 식각 데미지를 회복시키기 위해 기판 결과물에 대해 희생산화 공정을 수행하고, 이를 통해, 트렌치 표면 및 패드산화막(32)의 측벽에 열산화막(35)를 형성한다. 이어서, 상기 열산화막(35)을 포함한 기판 전면 상에 저압화학기상증착(Low Pressure Chemical Vapor Deposition : 이하, LPCVD) 방식에 따라 LPCVD-산화막(36)을 증착하여 상기 열산화막(35)과 LPCVD-산화막(36)의 이중 구조로 이루어진 측벽산화막(37)을 구성한다.
여기서, 상기 LPCVD-산화막(36)은 600∼900℃의 온도에서 10∼180분 동안 SiH2Cl2와 N2O의 혼합가스 또는 SiH4와 N2O의 혼합가스를 사용하여 형성하거나, 혹은 TEOS[Si(OC2H5)4] 가스를 사용하여 50∼300Å 두께로 증착한다.
도 3b를 참조하면, 이중 구조로 이루어진 측벽산화막(37) 상에 액티브 영역에서의 기판 실리콘이 받는 스트레스를 억제시키기 위해 선형질화막(38)을 증착한다. 그런다음, 상기 선형질화막(38) 상에 트렌치(34)를 완전 매립하도록 매립 특성이 우수한 HDP-산화막(38)을 두껍게 증착한다.
도 3c를 참조하면, 패드질화막(33)이 노출되도록 HDP-산화막(39)의 표면과 상기 패드질화막(33) 상의 LPCVD-산화막(36) 및 선형질화막(38)을 CMP한다.
도 3d를 참조하면, 인산(H2PO4) 용액을 이용한 습식 식각에 따라 기판 트렌치 식각시의 식각 장벽 물질로서 사용된 패드질화막을 제거하고, 연이어, 습식 세정으로 패드산화막을 제거하여 본 발명에 따른 소자분리막(40)을 형성한다.
여기서, 종래의 소자분리막 형성방법에서는 패드질화막을 제거하기 위한 습식 식각시 선형질화막이 함께 식각되는 바, 소자분리막과 기판 액티브 영역의 경계에서 모트가 발생하게 된다.
이에 반해, 본 발명의 방법에서는 측벽산화막으로서 열산화막과 LPCVD-산화막의 이중 구조를 이용하므로, 패드질화막의 습식 식각시, 모세관 힘(capillary force)에 의한 선형질화막의 식각을 최대한 억제시킬 수 있으며, 이에 따라, 소자분리막과 기판 액티브 영역의 경계에서 모트가 발생 또는 깊어지는 것을 방지할 수 있고, 또한, 경계 트랩 싸이트에 의해 발생되는 p-Mos 핫-케리어 퇴화를 방지할 수 있다.
한편, 전술한 본 발명의 실시예에서는 측벽산화막을 열산화막과 LPCVD-산화막의 적층막으로 구성하였는데, 다른 실시예로서 상기 측벽산화막을 LPCVD-산화막의 단일막으로 구성하여도 이전 실시예와 유사한 모트 개선 효과를 얻을 수 있다.
이상에서와 같이, 본 발명은 측벽산화막을 열산화막과 LPCVD-산화막의 이중 구조로 구성함으로써 패드질화막의 제거시에 선형질화막이 제거되는 것을 억제시킬 수 있으며, 이에 따라, 모트 발생을 방지할 수 있다.
또한, 본 발명은 LPCVD-산화막의 추가 형성을 통해 기판 액티브 영역과 선형질화막간의 거리가 상대적으로 멀어졌기 때문에 상기 선형질화막과 열산화막 계면에서 발생되는 트랩핑 센터의 감소 효과를 기대할 수 있다.
결국, 본 발명은 측벽산화막을 열산화막과 LPCVD-산화막의 이중 구조로 구성함에 따라 공정 마진을 확보할 수 있음은 물론 소자 특성 및 제조수율을 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;상기 패드질화막을 식각하여 소자분리 영역을 한정하는 단계;상기 식각된 패드질화막을 이용해서 패드산화막과 기판을 식각하여 트렌치를 형성하는 단계;상기 기판 결과물을 열산화하여 트렌치 표면에 열산화막을 형성하는 단계;상기 열산화막을 포함한 기판 전면 상에 LPCVD-산화막을 형성하여 상기 열산화막과 LPCVD-산화막으로 이루어진 이중의 측벽산화막을 형성하는 단계;상기 측벽산화막 상에 선형질화막을 증착하는 단계;상기 선형질화막 상에 트렌치를 매립하도록 매립산화막을 증착하는 단계;상기 패드질화막이 노출되도록 매립산화막을 CMP하는 단계;상기 LPCVD-산화막의 식각이 모세관 힘에 의해 억제되는 현상을 이용해서 상기 패드질화막을 인산 용액을 이용한 습식 식각으로 제거하는 단계; 및상기 패드산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 LPCVD-산화막은 600∼900℃의 온도에서 10∼180분 동안 SiH2Cl2와 N2O의 혼합가스 또는 SiH4와 N2O의 혼합가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 LPCVD-산화막은 600∼900℃의 온도에서 10∼180분 동안 TEOS[Si(OC2H5)4] 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
- 제 1 항에 있어서, 상기 LPCVD-산화막은 50∼300Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100823703B1 (ko) * | 2006-11-03 | 2008-04-21 | 삼성전자주식회사 | 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법 |
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