KR100823703B1 - 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법 - Google Patents

소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법 Download PDF

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Abstract

소자 분리 구조물, 이의 제조 방법, 이를 포함하는 반도체 장치 및 그 제조 방법이 개시되어 있다. 터널 산화막 패턴 및 플로팅 게이트가 형성된 기판에 트렌치를 형성한 후, 트렌치의 측벽과 저면 상에 순차적으로 형성된 제1 및 제2 산화막 패턴을 갖는 라이너층 패턴을 형성한다. 라이너층 패턴 상에 차단막 패턴을 형성한 후, 차단막 패턴 상에 트렌치를 부분적으로 채우는 소자 분리막 패턴을 형성한다. 터널 산화막 패턴의 열화 및 플로팅 게이트의 산화를 방지하면서 트렌치를 용이하게 매립할 수 있으며, 반도체 장치의 전기적인 특성 및 신뢰성을 개선할 수 있다.

Description

소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체 장치 및 그 제조 방법{Isolation structure, method of forming the isolation structure, semiconductor device having the isolation structure and method of manufacturing the semiconductor device having the isolation structure}
도 1 내지 도 9는 본 발명에 따른 소자 분리 구조물을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 종래의 소자 분리막과 본 발명에 따른 소자 분리 구조물의 브레이크다운 전압(breakdown voltage)을 측정한 결과를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100：기판 105：터널 산화막
105a：터널 산화막 패턴 110：제1 도전막
110a：플로팅 게이트 115：마스크
120：트렌치 125：내벽 산화막
130：제1 산화막 130a：예비 제1 산화막 패턴
130b：제1 산화막 패턴 135：제2 산화막
135a：예비 제2 산화막 패턴 135b：제2 산화막 패턴
140：라이너층 140a：예비 라이너층 패턴
140b：라이너층 패턴 145：예비 차단막
150：차단막 150a：예비 차단막 패턴
150b：차단막 패턴 160：소자 분리막
160a：예비 소자 분리막 패턴 160b：소자 분리막 패턴
170：보상막 175：유전막
180：컨트롤 게이트
본 발명은 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 불휘발성 반도체 장치와 같은 반도체 메모리 장치에 적용할 수 있는 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 메모리 장치가 고 집적화됨에 따라 반도체 기판 상에 형성되는 소자들을 전기적으로 분리하기 위하여, 트렌치의 내부에 화학 기상 증착(CVD) 공정을 이용하여 산화물로 이루어진 소자 분리막을 형성한다. 이러한 소자 분리막은 상대적으로 좁은 폭을 갖는 트렌치를 매립하면서 형성되기 때문에, 트렌치 내에 보이드(void) 혹은 심(seam)을 발생시키지 않고 형성되어야 한다. 이에 따라, 상기 트렌치를 갭필 특성이 우수한 SOG(spin on glass) 계열의 물질인 폴리실라잔(polysilazan)으로 채운 후, 열처리 공정을 통하여 산화물로 변환시키는 방법이 널리 사용되고 있다. 예를 들면, 폴리실라잔을 상기 트렌치 내부에 채워 넣고, H2O/O2 분위기 하에서 열처리하여 산화물로 구성된 소자 분리막을 형성할 수 있다. 그러나 상기 소자 분리막을 특히 플래시 메모리 장치와 같은 불휘발성 메모리 장치에 적용할 경우, 전술한 열처리 과정에서 H2O 또는 OH- 성분이 불휘발성 메모리 장치의 터널 산화막까지 확산됨으로써, 상기 터널 산화막의 특성을 저하시키며, 상기 터널 산화막 상에 위치하는 플로팅 게이트를 산화시켜, 결국 불휘발성 메모리 장치의 전기적인 특성과 신뢰성을 크게 저하시키는 문제를 야기한다.
상술한 문제점을 해결하기 위하여, 반도체 기판에 트렌치를 형성하고, 트렌치의 측벽 상에 내벽 산화막을 형성한 다음, 이러한 내벽 산화막 상에 플라즈마 질화막을 형성하는 방법이 제시되어 있다. 그러나, 이와 같이 플라즈마 질화막을 구비한 반도체 장치의 경우에도 여전히 소자 분리막을 형성하기 위한 열처리 공정 동안 발생되는 산소의 확산을 충분히 차단하기 어렵다는 문제점을 가진다.
상술한 문제점을 해결하기 위하여, 본 발명의 일 목적은 우수한 갭필 능력을 가지면서 터널 산화막의 열화를 방지할 수 있는 소자 분리 구조물 및 이러한 소자 분리 구조물을 형성하는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 소자 분리 구조물을 구비하여 개선된 전기적 특성 및 신뢰성을 갖는 반도체 메모리 장치 및 그 제조 방법을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 소자 분리 구조물은, 트렌치가 형성된 기판, 상기 트렌치의 측벽과 저면 상에 순차적으로 형성된 제1 산화막 패턴 및 제2 산화막 패턴을 구비하는 라이너층 패턴, 상기 라이너층 패턴 상에 형성된 차단막 패턴, 그리고 상기 차단막 패턴 상에 형성되며 상기 트렌치를 부분적으로 채우는 소자 분리막 패턴을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 산화막 패턴은 중온 산화물(MTO)로 구성될 수 있으며, 상기 제2 산화막 패턴은 고밀도 플라즈마(HDP) 산화물로 이루어질 수 있다. 또한, 상기 라이너층 패턴의 두께는 상기 트렌치의 폭의 약 30% 이하 및 상기 트렌치의 깊이의 약 20% 이하 정도가 될 수 있다. 상기 라이너층 패턴, 상기 차단막 패턴 및 상기 소자 분리막 패턴 상에는 보상막이 형성될 수 있다.
또한, 전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 소자 분리 구조물의 형성 방법에 있어서, 기판에 트렌치를 형성한 후, 상기 트렌치의 측벽과 저면 상에 순차적으로 형성된 제1 산화막 패턴 및 제2 산화막 패턴을 구비하는 라이너층 패턴을 형성한다. 상기 라이너층 패턴 상에 차단막 패턴을 형성한 다음, 상기 차단막 패턴 상에 상기 트렌치를 부분적으로 채우는 소자 분리막 패턴을 형성한다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치는, 트렌치가 형성된 기판, 상기 트렌치에 인접하여 상기 기판 상에 형성된 터널 산화막 패턴, 상기 터널 산화막 패턴 상에 형성된 플로팅 게이트, 상기 트렌치의 측벽과 저면 상에 순차적으로 형성된 제1 산화막 패턴 및 제2 산화막 패턴을 구비하는 라이너층 패턴, 상기 라이너층 패턴 상에 형성된 차단막 패턴, 상기 트렌치를 채우면서 상기 차단막 패턴 상에 형성된 소자 분리막 패턴, 상기 소자 분리막 패턴, 상기 차단막 패턴, 상기 라이너층 패턴 및 상기 플로팅 게이트 상에 형성된 유전막, 상기 유전막과 상기 소자 분리막 패턴, 상기 차단막 패턴 및 상기 라이너층 패턴 사이에 형성된 보상막, 그리고 상기 유전막 상에 형성된 컨트롤 게이트를 포함한다.
또한, 전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 터널 산화막 패턴 및 플로팅 게이트를 형성한 후, 상기 기판을 부분적으로 식각하여 상기 터널 산화막 패턴에 인접하는 트렌치를 형성한다. 상기 트렌치의 측벽과 저면 상에 순차적으로 형성된 제1 산화막 패턴 및 제2 산화막 패턴을 갖는 라이너층 패턴을 형성한 다음, 상기 라이너층 패턴 상에 형성된 차단막 패턴을 형성한다. 상기 트렌치를 부분적으로 채우면서 상기 차단막 패턴 상에 소자 분리막 패턴을 형성한 후, 상기 라이너층 패턴, 상기 차단막 패턴 및 상기 소자 분리막 패턴 상에 상기 트렌치를 완전히 채우는 보상막을 형성한다. 상기 보상막 및 상기 플로팅 게이트 상에 유전막을 형성한 다음, 상기 유전막 상에 컨트롤 게이트를 형성한다.
본 발명에 따르면, 트렌치 내에 보이드가 발생되는 현상을 억제하면서 라이너층 패턴 및 차단막 패턴을 통하여 소자 분리 구조물의 형성 과정에서 산소의 확산을 방지할 수 있다. 따라서 터널 산화막 패턴과 플로팅 게이트 및 이에 인접하는 기판의 열화를 방지할 수 있으며, 상기 소자 분리 구조물을 구비하는 반도체 장치의 전기적인 특성 및 신뢰성을 향상시킬 수 있다.
이하 본 발명의 실시예들에 따른 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명하지만. 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴 또는 구조물의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패턴 또는 구조물이 기판, 각 층(막), 영역, 패턴 또는 구조물의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물이 직접 기판, 각 층(막), 영역, 패턴 또는 구조물 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패턴 또는 다른 구조물이 추가적으로 형성될 수 있다. 또한, 층(막), 영역, 패턴 또는 구조물들이 "예비", "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패턴 또는 구조물을 구분하기 위한 것이다. 따라서 "예비", "제1" 및/또는 "제2"는 각 층(막), 영역, 패턴 또는 구조물에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1 내지 도 9는 본 발명의 실시예들에 따른 소자 분리 구조물을 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 1 내지 도 9에 있어서, 플래시 메모리 장치와 같은 불휘발성 반도체 장치를 예시적으로 설명하지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 DRAM 장치 또는SRAM 장치 등의 휘발성 반도체 장치에도 본 발명의 특징들 및 이점들이 적용 가능함을 이해할 수 있을 것이다.
도 1을 참조하면, 기판(100) 상에 터널 산화막(105)과 플로팅 게이트(110a)(도 2 참조)를 형성하기 위한 제1 도전막(110)을 순차적으로 형성한다.
기판(100)은 실리콘 웨이퍼 또는 SOI(Silicon On Insulator) 기판과 같은 반도체 기판 또는 금속 산화물 단결정 기판을 포함할 수 있다. 본 발명의 실시예들에 있어서, 터널 산화막(105)은 실리콘 산화물과 같은 산화물로 이루어질 수 있으며, 열산화(thermal oxidation) 공정 또는 화학 기상 증착 공정(CVD) 공정을 이용하여 형성될 수 있다. 제1 도전막(110)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 또한, 제1 도전막(110)은 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정 또는 플라즈마 증대 화학 기상 증착(PECVD) 공정을 이용하여 형성될 수 있다.
제1 도전막(110) 상에 트렌치(120)(도 2 참조)의 형성을 위한 마스크(115)를 형성한다. 마스크(115)는 제1 도전막(110), 터널 산화막(105) 및 기판(100)에 대해 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다. 예를 들면, 마스크(115)는 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 마스크(115)는 제1 도전막(110) 상에 마스크층(도시되지 않음)을 형성한 후, 사진 식각 공정을 통해 상기 마스크층을 패터닝함으로써, 제1 도전막(110) 상에 형성될 수 있다.
도 2를 참조하면, 마스크(115)를 이용하여 제1 도전막(110), 터널 산화막(105) 및 기판(100)을 부분적으로 식각함으로써, 기판(100)에 트렌치(120)를 형성하는 한편, 기판(100) 상에 터널 산화막 패턴(105a)과 플로팅 게이트(110a)를 형성한다.
트렌치(120)는 기판(100)의 상면으로부터 소정의 깊이로 형성된다. 또한, 트렌치(120)는 기판(100)에 실질적으로 수직한 방향에 대하여 소정의 각도로 경사진 측벽을 가질 수 있다. 예를 들면, 트렌치(120)는 이방성 식각 공정을 이용하여 형성될 수 있다. 기판(100)에 트렌치(120)를 형성한 후, 플로팅 게이트(110a)로부터 마스크(115)를 제거한다.
도 3을 참조하면, 트렌치(120)의 측벽 및 저면 상에 내벽 산화막(inner oxide layer)(125)을 형성한다. 내벽 산화막(125)은 트렌치(120)를 형성하기 위한 식각 공정 동안 기판(100)에 발생되는 식각 손상을 치유하는 역할을 수행한다. 본 발명의 일 실시예에 있어서, 내벽 산화막(125)은 열산화 공정을 이용하여 형성될 수 있다. 즉, 트렌치(120)의 측벽 및 저면을 구성하는 기판(100)의 일부를 열 산화시켜 트렌치(120)의 측벽과 저면 상에 내벽 산화막(125)을 형성할 수 있다.
도 4를 참조하면, 트렌치(120)의 저면, 트렌치(120)의 측벽 및 플로팅 게이트(110a) 상에 라이너층(140)을 형성한다. 즉, 내벽 산화막(125)이 형성된 기판(100)의 전면 상에 라이너층(140)을 형성한다. 구체적으로는, 내벽 산화막(125), 터널 산화막 패턴(105a)의 측벽, 그리고 플로팅 게이트(110a)의 측벽과 상면 상에 라이너층(140)을 형성한다. 이에 따라, 라이너층(140)은 트렌치(120)의 저면으로부터 플로팅 게이트(110a)의 상면까지 연속적으로 형성된다. 예를 들면, 라이너층(140)은 중온 산화물(middle temperature oxide; MTO), 고밀도 플라즈마(HDP) 산화물 또는 FOX(flowable oxide)를 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다.
본 발명의 실시예들에 있어서, 라이너층(140)은 트렌치(120)의 저면과 측벽 및 플로팅 게이트(110a) 상에 순차적으로 형성된 제1 산화막(130)과 제2 산화막(135)으로 이루어진다. 예를 들면, 제1 산화막(130)은 중온 산화물(MTO)을 사용하여 형성될 수 있고, 제2 산화막(135)은 고밀도 플라즈마(HDP) 산화물을 사용하여 형성될 수 있다. 이 경우, 제1 산화막(130) 및 제2 산화막(135)은 각기 화학 기상 증착(CVD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성될 수 있다.
본 발명의 실시예들에 따르면, 라이너층(140)은 트렌치(120)의 폭의 약 30% 이하의 두께를 가진다. 또한, 라이너층(140)은 트렌치(120)의 깊이의 약 20% 이하의 두께로 형성된다. 예를 들면, 라이너층(140)은 트렌치(120)의 저면과 측벽 상으로부터 약 100Å 이상의 두께로 형성될 수 있다. 라이너층(140)이 전술한 범위의 두께를 가질 경우, 후속하여 소자 분리막(160)(도 6 참조)을 형성하는 동안 터널 산화막 패턴(105a)과 그 주변의 기판(100)으로 산소가 확산되는 것을 효과적으로 차단할 수 있다.
다시 도 5를 참조하면, 라이너층(140) 상에 예비 차단막(145)을 형성한다. 차단막(145)은 질화물로 이루어질 수 있다. 본 발명의 실시예들에 있어서, 플라즈마 질화 처리 공정 또는 열 질화 공정을 이용하여 예비 차단막(145)을 형성함으로써, 차단막(145) 내에 실리콘 성분이 포함되지 않도록 할 수 있다. 예를 들면, 예비 차단막(145)은 라이너층(140)의 상면으로부터 약 10~30Å 정도의 두께로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 약 500~1,000℃ 정도의 온도에서 상기 플라즈마 질화 처리 공정을 수행하여 라이너층(140) 상에 예비 차단막(145)을 형성할 수 있다. 본 발명의 다른 실시예에 있어서, 예비 차단막(145)을 형성하기 위한 상기 열질화 공정은 질소를 포함하는 분위기 및 약 500~1,000℃ 정도의 온도에서 수행될 수 있다. 예를 들면, 예비 차단막(145)은 NH3 가스, N2O 가스, NO 가스 또는 N2 가스 분위기 하에서 형성될 수 있다. 이들 가스는 단독으로 또는 서로 혼합되어 사용될 수 있다.
예비 차단막(145)은 라이너층(140)과 함께 후속하여 소자 분리막(160)을 형성하는 공정이 진행되는 동안 터널 산화막 패턴(105a)과 그 주위의 기판(100)을 향하여 산소가 확산되는 것을 더욱 효과적으로 차단하는 기능을 수행한다.
도 6을 참조하면, 트렌치(120)를 채우면서 예비 차단막(145) 상에 예비 소자 분리막(도시되지 않음)을 형성한다. 상기 예비 소자 분리막은 트렌치(120)를 완전히 채우면서 예비 차단막(145) 상으로 충분한 높이를 갖도록 형성된다. 본 발명의 실시예들에 따르면, 상기 예비 소자 분리막은 SOG(spin on glass)로 구성될 수 있으며, 스핀 코팅 공정을 통하여 형성될 수 있다. 상기 예비 소자 분리막이 SOG로 이루어질 경우, 트렌치(120) 내에 보이드나 심이 발생하는 현상을 방지하면서 트렌치(120)를 충분히 매립할 수 있다. 예를 들면, 상기 예비 소자 분리막은 폴리실라잔(polysilazane; PSZ)과 같은 SOG 계열의 물질을 사용하여 형성될 수 있다.
상기 예비 소자 분리막에 대해 열처리 공정을 수행하여 상기 예비 소자 분리막을 소자 분리막(160)으로 전환시킨다. 이때, 상기 예비 소자 분리막과 함께 예비 차단막(145)도 동시에 차단막(150)으로 변화된다. 즉, 상기 열처리 공정 동안, 상기 예비 소자 분리막이 소자 분리막(160)으로 변화되는 동시에 예비 차단막(145)이 차단막(150)으로 변화된다. 예비 차단막(145)이 질화물로 이루어질 경우, 차단막(145)은 상기 예비 소자 분리막으로부터 확산되는 산소로 인하여 산질화물으로 구성될 수 있다. 전술한 바와 같이, 라이너층(140) 및 차단막(150)이 소자 분리막(160)을 형성하는 동안 산소가 터널 산화막 패턴(105a)과 이에 인접하는 기판(100)으로 확산되는 것을 효과적으로 차단할 수 있다.
본 발명의 실시예들에 있어서, 상기 열처리 공정은 제1 열처리 단계 및 제2 열처리 단계를 포함한다. 상기 제1 열처리 단계는 약 200~400℃ 정도의 온도에서 수행될 수 있으며, 상기 제2 열처리 단계는 약 400~1,000℃ 정도의 온도에서 진행될 수 있다. 예를 들면, 상기 제2 열처리 단계는 약 500~900℃ 정도의 온도에서 수행될 수 있다. 또한, 상기 제2 열처리 단계는 H2가스, O2 가스, H2O 증기 및/또는 N2 가스를 포함하는 분위기 하의 약 10~760Torr 정도의 압력에서 진행될 수 있다. 예를 들면, 상기 제2 열처리 단계는 H2O 증기 및 O2 가스 또는 H2O 증기 및 N2 가스를 포함하는 혼합 가스 분위기 하에서 수행될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 열처리 공정은 제3 열처리 단계를 더 포함할 수 있다. 예를 들면, 상기 제3 열처리 단계는 약 900℃ 이하의 온도에서 수행될 수 있다.
도 7을 참조하면, 플로팅 게이트(110a)가 노출될 때까지 소자 분리막(160), 차단막(150) 및 라이너층(140)을 부분적으로 제거한다. 이에 따라, 내벽 산화 막(125)이 형성된 트렌지(120) 내에는 순차적으로 예비 라이너층 패턴(140a), 예비 차단막 패턴(150a) 및 예비 소자 분리막 패턴(160a)이 형성된다. 예비 라이너층 패턴(140a), 예비 차단막 패턴(150a) 및 예비 소자 분리막 패턴(160a)은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 이용하여 형성될 수 있다. 예비 라이너층 패턴(140a)과 예비 차단막 패턴(150a)은 트렌치(120)를 부분적으로 매립하며, 예비 소자 분리막 패턴(160a)은 트렌치(120)를 완전히 채우게 된다.
예비 라이너층 패턴(140a)은 내벽 산화막(125)과 예비 차단막 패턴(150a) 사이에 형성된 예비 제1 산화막 패턴(130a)과 예비 제2 산화막 패턴(135a)으로 이루어진다.
도 8을 참조하면, 트렌치(120)의 상부, 즉 트렌치(120)의 입구 부위에 위치하는 예비 소자 분리막 패턴(160a)의 일부를 식각하여 트렌치(120) 상에 리세스를 형성한다. 즉, 트렌치(120)를 채우는 예비 소자 분리막 패턴(160a)의 상부를 제거하여 트렌치(120)에 상기 리세스를 형성한다. 이에 따라, 예비 소자 분리막 패턴(160a)으로부터 트렌치(120)를 부분적으로 매립하는 소자 분리막 패턴(160b)이 형성된다. 상기 리세스를 형성하는 식각 공정 동안, 예비 차단막 패턴(150a)과 예비 라이너층 패턴(140a)의 상부도 동시에 식각되어 차단막 패턴(150b) 및 라이너층 패턴(140b)이 형성된다. 라이너층 패턴(140b)은 제1 산화막 패턴(130b) 및 제2 산화막 패턴(135b)으로 이루어진다. 본 발명의 일 실시예에 있어서, 소자 분리막 패턴(160b), 차단막 패턴(150b) 및 라이너층 패턴(140b)은 건식 식각 공정을 통해 형성될 수 있다.
소자 분리막 패턴(160b), 차단막 패턴(150b) 및 라이너층 패턴(140b) 상에 상기 리세스를 채우는 보상막(170)을 형성한다. 예를 들면, 보상막(170)은 고밀도 플라즈마(HDP) 산화물을 사용하여 형성될 수 있으며, 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 통해 형성될 수 있다. 본 발명의 일 실시예에 따르면, 보상막(170)의 상면이 터널 산화막 패턴(105a)의 저면 보다 아래에 위치할 수 있다. 보상막(170)이 터널 산화막 패턴(105a) 보다 낮은 높이로 형성될 경우, 트렌치(120)의 측벽 상에 형성된 내벽 산화막(125)이 부분적으로 노출될 수 있다.
전술한 바와 같이, 보상막(170)의 형성에 따라 트렌치(120) 내에는 라이너층 패턴(140b), 차단막 패턴(150b), 소자 분리막 패턴(160b) 및 보상막(170)을 포함하는 소자 분리 구조물이 형성된다. 구체적으로는, 상기 소자 분리 구조물은 내벽 산화막(125) 상에 순차적으로 형성된 제1 산화막 패턴(130b), 제2 산화막 패턴(135b), 차단막 패턴(150b), 소자 분리막 패턴(160b) 및 보상막(170)을 구비한다.
도 9를 참조하면, 상기 소자 분리 구조물의 상면으로부터 플로팅 게이트(110a)의 상면까지 연속적으로 유전막(175)을 형성한다. 구체적으로, 유전막(175)은 보상막(170)의 상면, 노출된 내벽 산화막(125)의 상부, 터널 산화막 패턴(105a)의 측벽, 플로팅 게이트 (110a)의 측벽 그리고 플로팅 게이트(110a)의 상면 상에 연속적으로 형성된다. 본 발명의 실시예들에 있어서, 유전막(175)은 ONO(oxide/nitride/oxide) 구조로 형성되거나 높은 유전 상수를 갖는 물질을 사용하여 형성될 수 있다.
유전막(175) 상에는 컨트롤 게이트(180)가 형성된다. 예를 들면, 컨트롤 게 이트(180)는 불순물로 도핑된 폴리실리콘으로 구성되며, 저압 화학 기상 증착 공정을 이용하여 형성될 수 있다. 본 발명의 일 실시예에 있어서, 유전막(175) 상에 제2 도전막(도시되지 않음)을 형성한 후, 상기 제2 도전막을 패터닝하여 컨트롤 게이트(180)를 형성할 수 있다.
도 10은 종래의 소자 분리막과 본 발명에 따른 소자 분리 구조물의 브레이크다운 전압을 측정한 결과를 나타내는 그래프이다.
도 10에 있어서, A는 종래의 플라즈마 질화막이 형성된 소자 분리막의 브레이크다운 전압을 측정한 것이고, B는 본 발명에 따라 라이너층 패턴, 차단막 패턴 및 소자 분리막 패턴을 구비하는 소자 분리 구조물의 브레이크다운 전압을 측정한 결과이다.
도 10에 도시한 바와 같이, 본 발명에 따른 소자 분리 구조물은 종래의 소자 분리막에 비하여 현저하게 향상된 브레이크다운 전압 특성을 나타낸다. 이에 따라, 본 발명에 따른 소자 분리 구조물의 경우, 소자 분리막을 형성하기 위한 열처리 공정에서 터널 산화막 패턴, 플로팅 게이트 및 이들에 인접하는 기판으로 산소가 확산을 방지할 수 있기 때문에, 소자 분리 구조물의 열화를 방지하는 한편, 이러한 소자 분리 구조물을 구비하는 반도체 장치의 전기적인 특성과 신뢰성을 개선할 수 있음을 알 수 있다.
상술한 바와 같이 본 발명에 의하면, 트렌치 내에 보이드가 발생되는 현상을 억제하면서 라이너층 패턴 및 차단막 패턴을 통하여 소자 분리 구조물의 형성 과정 에서 산소의 확산을 방지할 수 있다. 이에 따라, 터널 산화막 패턴과 플로팅 게이트 및 이에 인접하는 기판의 열화를 방지할 수 있는 동시에 이러한 소자 분리 구조물을 구비하는 반도체 장치의 전기적인 특성 및 신뢰성을 향상시킬 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (32)

  1. 트렌치가 형성된 기판;
    상기 트렌치의 측벽과 저면 상에 형성된 내벽 산화막;
    상기 내벽 산화막 상에 순차적으로 형성된 제1 산화막 패턴 및 제2 산화막 패턴을 구비하는 라이너층 패턴;
    상기 라이너층 패턴 상에 형성된 차단막 패턴; 및
    상기 차단막 패턴 상에 형성되며, 상기 트렌치를 부분적으로 채우는 소자 분리막 패턴을 포함하는 소자 분리 구조물.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 산화막 패턴은 중온 산화물(MTO)로 구성되며, 상기 제2 산화막 패턴은 고밀도 플라즈마(HDP) 산화물로 구성되는 것을 특징으로 하는 소자 분리 구조물.
  4. 제1항에 있어서, 상기 차단막 패턴은 산질화물로 구성되는 것을 특징으로 하는 소자 분리 구조물.
  5. 제1항에 있어서, 상기 라이너층 패턴, 상기 차단막 패턴 및 상기 소자 분리막 패턴 상에 형성되며, 상기 트렌치를 완전히 채우는 보상막을 더 포함하는 것을 특징으로 하는 소자 분리 구조물.
  6. 제5항에 있어서, 상기 보상막은 HDP 산화물로 구성되는 것을 특징으로 하는 소자 분리 구조물.
  7. 제1항에 있어서, 상기 라이너층 패턴의 두께는 상기 트렌치의 폭의 30% 이하 및 상기 트렌치의 깊이의 20% 이하인 것을 특징으로 하는 소자 분리 구조물.
  8. 제7항에 있어서, 상기 라이너층 패턴의 두께는 100Å 이상인 것을 특징으로 하는 소자 분리 구조물.
  9. 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽과 저면 상에 내벽 산화막을 형성하는 단계;
    상기 내벽 산화막 상에 순차적으로 형성된 제1 산화막 패턴 및 제2 산화막 패턴을 구비하는 라이너층 패턴을 형성하는 단계;
    상기 라이너층 패턴 상에 차단막 패턴을 형성하는 단계; 및
    상기 차단막 패턴 상에 상기 트렌치를 부분적으로 채우는 소자 분리막 패턴을 형성하는 단계를 포함하는 소자 분리 구조물의 형성 방법.
  10. 삭제
  11. 제9항에 있어서, 상기 라이너층 패턴을 형성하는 단계, 상기 차단막 패턴을 형성하는 단계 및 상기 소자 분리막 패턴을 형성하는 단계는,
    상기 내벽 산화막 상에 제1 산화막을 형성하는 단계;
    상기 제1 산화막 상에 제2 산화막을 형성하는 단계;
    상기 제2 산화막 상에 예비 차단막을 형성하는 단계;
    상기 예비 차단막 상에 상기 트렌치를 채우는 예비 소자 분리막을 형성하는 단계;
    상기 예비 소자 분리막 및 상기 예비 차단막을 열처리하여 소자 분리막 및 차단막으로 변화시키는 단계; 및
    상기 소자 분리막, 상기 차단막, 상기 제2 산화막 및 상기 제1 산화막을 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 소자 분리 구조물의 형성 방법.
  12. 제11항에 있어서, 상기 예비 차단막은 질화물을 사용하여 형성되며, 상기 예비 소자 분리막은 폴리실라잔을 사용하여 형성되는 것을 특징으로 하는 소자 분리 구조물의 형성 방법.
  13. 제11항에 있어서, 상기 예비 차단막은 플라즈마 질화 공정 또는 열 질화 공 정을 이용하여 형성되는 것을 특징으로 하는 소자 분리 구조물의 형성 방법.
  14. 제13항에 있어서, 상기 플라즈마 질화 공정은 500~1,000℃의 온도에서 수행되는 것을 특징으로 하는 소자 분리 구조물의 형성 방법.
  15. 제13항에 있어서, 상기 열 질화 공정은 NH3, N2O, NO, N2 또는 이들의 혼합 분위기 하에서 500~1,000℃의 온도에서 수행되는 것을 특징으로 하는 소자 분리 구조물의 형성 방법.
  16. 제11항에 있어서, 상기 소자 분리막 및 상기 차단막을 형성하는 단계는, 200~400℃의 온도에서 수행되는 제1 열처리 단계 및 400~1,000℃의 온도에서 수행되는 제2 열처리 단계를 더 포함하는 것을 특징으로 하는 소자 분리 구조물의 형성 방법.
  17. 제16항에 있어서, 상기 제2 열처리 단계는 H2 가스, O2 가스, H2O 가스 또는 N2 가스를 포함하는 분위기 하에서 10~760Torr의 압력에서 수행되는 것을 특징으로 하는 소자 분리 구조물의 형성방법.
  18. 제16항에 있어서, 상기 제2 열처리 단계는 H2O 증기와 O2 가스 또는 H2O 증기와 N2 가스가 혼합된 분위기 하에서 수행되는 것을 특징으로 하는 소자 분리 구조물의 형성 방법.
  19. 제14항에 있어서, 상기 소자 분리막 및 상기 차단막을 형성하는 단계는 900℃ 이하의 온도에서 수행되는 제3 열처리 단계를 더 포함하는 것을 특징으로 하는 소자 분리 구조물의 형성 방법.
  20. 제9항에 있어서, 상기 라이너층 패턴, 상기 차단막 패턴 및 상기 소자 분리막 패턴 상에 상기 트렌치를 완전히 채우는 보상막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 소자 분리 구조물의 형성 방법.
  21. 트렌치가 형성된 기판;
    상기 트렌치에 인접하여 상기 기판 상에 형성된 터널 산화막 패턴;
    상기 터널 산화막 패턴 상에 형성된 플로팅 게이트;
    상기 트렌치의 측벽과 저면 상에 순차적으로 형성된 제1 산화막 패턴 및 제2 산화막 패턴을 구비하는 라이너층 패턴;
    상기 라이너층 패턴 상에 형성된 차단막 패턴;
    상기 트렌치를 채우면서 상기 차단막 패턴 상에 형성된 소자 분리막 패턴;
    상기 소자 분리막 패턴, 상기 차단막 패턴, 상기 라이너층 패턴 및 상기 플로팅 게이트 상에 형성된 유전막;
    상기 유전막과 상기 소자 분리막 패턴, 상기 차단막 패턴 및 상기 라이너층 패턴 사이에 형성된 보상막: 및
    상기 유전막 상에 형성된 컨트롤 게이트를 포함하는 반도체 장치.
  22. 제21항에 있어서, 상기 트렌치와 상기 라이너층 패턴 사이에 형성된 내벽 산화막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  23. 삭제
  24. 제21항에 있어서, 상기 라이너층 패턴은 상기 트렌치의 폭의 30% 이하 및 상기 트렌치의 깊이의 20% 이하의 두께를 가지는 것을 특징으로 하는 반도체 장치.
  25. 기판 상에 터널 산화막 패턴 및 플로팅 게이트를 형성하는 단계;
    상기 터널 산화막 패턴에 인접하여 상기 기판에 트렌치를 형성하는 단계;
    상기 트렌치의 측벽과 저면 상에 순차적으로 형성된 제1 산화막 패턴 및 제2 산화막 패턴을 구비하는 라이너층 패턴을 형성하는 단계;
    상기 라이너층 패턴 상에 차단막 패턴을 형성하는 단계;
    상기 트렌치를 부분적으로 채우면서 상기 차단막 패턴 상에 소자 분리막 패턴을 형성하는 단계;
    상기 라이너층 패턴, 상기 차단막 패턴 및 상기 소자 분리막 패턴 상에 상기 트렌치를 완전히 채우는 보상막을 형성하는 단계;
    상기 보상막 및 상기 플로팅 게이트 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 컨트롤 게이트를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  26. 제25항에 있어서, 상기 라이너층 패턴을 형성하기 전에, 상기 트렌치의 측면 및 저면 상에 내벽 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제25항에 있어서, 상기 라이너층 패턴을 형성하는 단계, 상기 차단막 패턴을 형성하는 단계 및 상기 소자 분리막 패턴을 형성하는 단계는,
    상기 트렌치의 측벽과 저면 상에 제1 산화막을 형성하는 단계;
    상기 제1 산화막 상에 제2 산화막을 형성하는 단계;
    상기 제2 산화막 상에 예비 차단막을 형성하는 단계;
    상기 예비 차단막 상에 상기 트렌치를 채우는 예비 소자 분리막을 형성하는 단계;
    상기 예비 소자 분리막 및 상기 예비 차단막을 열처리하여 소자 분리막 및 차단막으로 변화시키는 단계; 및
    상기 소자 분리막, 상기 차단막, 상기 제2 산화막 및 상기 제1 산화막을 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제27항에 있어서, 상기 예비 차단막은 질화물을 사용하여 형성되며, 상기 예비 소자 분리막은 폴리실라잔을 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제28항에 있어서, 상기 예비 차단막은 플라즈마 질화 공정 또는 열 질화 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제27항에 있어서, 상기 소자 분리막 및 상기 차단막을 형성하는 단계는, 200~400℃의 온도에서 수행되는 제1 열처리 단계와 400~1,000℃의 온도 및 10~760Torr의 압력에서 수행되는 제2 열처리 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  31. 제30항에 있어서, 상기 제2 열처리 단계는 H2 가스, O2 가스, H2O 가스 또는 N2 가스를 포함하는 분위기 또는 H2O 증기와 O2 가스 또는 H2O 증기와 N2 가스가 혼합된 분위기 하에서 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 삭제
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102007008530B4 (de) * 2007-02-21 2015-11-12 Infineon Technologies Ag Verfahren zum Herstellen einer nichtflüchtigen Speichervorrichtung, nichtflüchtige Speichervorrichtung, Speicherkarte mit einer nichtflüchtigen Speichervorrichtung und elektrisches Gerät mit einer Speicherkarte
US8129816B2 (en) * 2007-06-20 2012-03-06 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2010027904A (ja) * 2008-07-22 2010-02-04 Elpida Memory Inc 半導体装置の製造方法
JP2011253881A (ja) * 2010-06-01 2011-12-15 Toshiba Corp 不揮発性半導体記憶装置
CN104934426A (zh) * 2014-03-17 2015-09-23 旺宏电子股份有限公司 存储装置及其制造方法
US11101229B2 (en) * 2019-09-17 2021-08-24 Nanya Technology Corporation Semiconductor device and method for fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000019032A (ko) * 1998-09-08 2000-04-06 윤종용 반도체 소자분리 방법
KR20000059513A (ko) * 1999-03-04 2000-10-05 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
US6255194B1 (en) 1999-06-03 2001-07-03 Samsung Electronics Co., Ltd. Trench isolation method
KR20040102305A (ko) * 2003-05-27 2004-12-04 삼성전자주식회사 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
KR20050002512A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143624A (en) * 1998-10-14 2000-11-07 Advanced Micro Devices, Inc. Shallow trench isolation formation with spacer-assisted ion implantation
KR100339890B1 (ko) * 2000-08-02 2002-06-10 윤종용 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
KR100476934B1 (ko) * 2002-10-10 2005-03-16 삼성전자주식회사 트렌치 소자분리막을 갖는 반도체소자 형성방법
KR100532503B1 (ko) * 2004-02-03 2005-11-30 삼성전자주식회사 쉘로우 트렌치 소자 분리막의 형성 방법
KR100746223B1 (ko) * 2005-09-09 2007-08-03 삼성전자주식회사 반도체소자의 트렌치 소자분리 방법
US8936995B2 (en) * 2006-03-01 2015-01-20 Infineon Technologies Ag Methods of fabricating isolation regions of semiconductor devices and structures thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000019032A (ko) * 1998-09-08 2000-04-06 윤종용 반도체 소자분리 방법
KR20000059513A (ko) * 1999-03-04 2000-10-05 황인길 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
US6255194B1 (en) 1999-06-03 2001-07-03 Samsung Electronics Co., Ltd. Trench isolation method
KR20040102305A (ko) * 2003-05-27 2004-12-04 삼성전자주식회사 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
KR20050002512A (ko) * 2003-06-30 2005-01-07 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

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