KR20000019032A - 반도체 소자분리 방법 - Google Patents

반도체 소자분리 방법 Download PDF

Info

Publication number
KR20000019032A
KR20000019032A KR1019980036938A KR19980036938A KR20000019032A KR 20000019032 A KR20000019032 A KR 20000019032A KR 1019980036938 A KR1019980036938 A KR 1019980036938A KR 19980036938 A KR19980036938 A KR 19980036938A KR 20000019032 A KR20000019032 A KR 20000019032A
Authority
KR
South Korea
Prior art keywords
film
trench
cvd
forming
oxide film
Prior art date
Application number
KR1019980036938A
Other languages
English (en)
Inventor
고장만
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980036938A priority Critical patent/KR20000019032A/ko
Publication of KR20000019032A publication Critical patent/KR20000019032A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 STI(Shallow Trench Isolation)에 관한 것으로, 트랜치내에 열산화막과, 산화질화막, CVD-산화막 및 질화막이 순차적으로 적층되는 절연막을 형성함으로서 종래 CVD막질의 조밀도가 우수하지 못하여 CVD막질의 고온 열처리동안 트랜치내에서 발생되는 불량 현상인 접합 누설전류나 실리콘 결함 등을 억제할 수 있어 고품질의 소자특성 및 소자격리 특성을 갖는 반도체 소자를 구현할 수 있다.

Description

반도체 소자분리 방법
본 발명은 STI(Shallow Trench Isolation)에 관한 것으로, 특히 STI구조의 소자분리 특성을 향상시키도록 한 반도체 소자분리 방법에 관한 것이다.
일반적으로, 반도체 장치의 고집적화에 따라 반도체기판 상에 형성되는 개개의 소자 크기가 축소될뿐만 아니라 개개의 소자를 전기적으로 분리시키는 소자분리영역의 크기도 점차 서브-마이크론(sub-micron)급까지 축소되고 있다. 이러한 고집적 반도체 장치에서 반도체기판의 비활성영역에 세미-리세스(semi-recess)된 필드산화막을 형성하는 로코스(LOCOS) 방법을 사용할 경우 버즈빅(bird'beak)이 크게 발생하여 미세패턴에서의 소자분리가 어렵게 된다.
이와같이 필드영역에서 발생할 수 있는 버즈빅의 문제점을 해결하기 위하여 STI(Shallow Trench Isolation)공정이 개발 되었다.
도면에는 도시되어 있지 않으나 STI 공정을 이용한 종래 반도체 소자분리 방법은 다음과 같다.
반도체기판 상에 패드산화막과 질화막 및 CVD(Chemical Vaper Deposition)-산화막을 순차적으로 적층한 다음 상기 CVD-산화막 상부에 트랜치식각용 마스크로 이용되는 감광막패턴을 형성한다.
상기 감광막패턴을 식각마스크로 상기 CVD-산화막에서부터 질화막, 패드산화막을 순차적으로 식각하여 기판 표면을 노출시킨 후 노출된 기판 표면을 소정 깊이 만큼 식각하여 트랜치를 형성한다.
그 후, 상기 트랜치내에 O2가스를 이용한 열산화공정을 실시하여 상기 트랜치내의 반도체기판 표면에 열산화막을 형성한 다음 전표면에 CVD막질의 O3-TEOS막과 PE-TEOS막을 순차적으로 증착하여 트랜치를 메꾸게 된다.
상기와 같은 종래 STI 구조에서는 반도체기판을 식각하여 트랜치를 형성한 후 트랜치내의 노출된 기판 표면에 O2가스를 이용한 열처리공정으로 열산화막을 성장시키며 CVD막질의 매몰층을 이용하여 트랜치를 메운 후 고온 열처리공정을 진행하게 된다.
이러한 STI 구조에서 CVD막질의 매몰층에 고온 열처리공정을 진행하게 되면 CVD막질의 밀도가 조밀하지 못하여 트랜치내에 형성된 열산화막은 CVD막질의 고온 열처리 진행동안 실리콘 원자에 의해 받게되는 스트레스를 억제하지 못하여 접합 누설전류나 실리콘 결함 등의 불량 현상을 야기함으로서 고품질의 소자특성 및 소자격리 특성을 획득할 수 없게 된다.
상기한 문제점을 해결하기 위한 본 발명의 목적은 트랜치내에 소정 두께의 절연막을 여러 층으로 형성하여 트랜치내에서 발생되는 불량 현상인 접합 누설전류, 실리콘 결함 등을 억제할 수 있도록 한 반도체 소자분리 방법을 제공하는 데 있다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 소자분리 방법을 도시한 공정단면도
도 2a 내지 도 2e는 본 발명의 제 2 실시예에 따른 반도체 소자분리 방법을 도시한 공정단면도
상기한 목적을 달성하기 위하여 본 발명의 제 1실시예에 의한 반도체 소자분리 방법은
반도체기판 상에 패드산화막과 질화막을 순차적으로 적층하는 공정;
상기 질화막 상에 감광막패턴을 형성하는 공정;
상기 감광막패턴을 식각마스크로 하여 상기 질화막에서부터 순차적으로 식각하여 기판 하부에 소정 깊이의 트랜치를 형성하는 공정;
상기 트랜치내의 기판 표면에 다층 구조의 절연막을 형성하는 공정;
상기 트랜치를 메우는 제 1산화막과 제 2산화막을 적층하는 공정; 및
상기 결과물 상에 열처리를 실시하는 공정을 포함한다.
상기한 다른 목적을 달성하기 위하여 본 발명의 제 2실시예에 의한 반도체 소자분리 방법은
반도체기판 상에 패드산화막과 질화막 및 CVD-산화막을 순자적으로 적층하는 공정;
상기 CVD-산화막 상에 감광막패턴을 형성하는 공정;
상기 감광막패턴을 식각마스크로 이용하는 식각공정으로 CVD-산화막패턴과 질화막패턴 및 패드산화막패턴을 순차적으로 형성하는 공정;
상기 패턴들을 식각마스크로 이용하는 식각공정으로 기판 하부에 소정 깊이의 트랜치를 형성하는 공정;
상기 트랜치내의 기판 표면에 다층 구조의 절연막을 형성하는 공정;
상기 트랜치를 메우는 제 1산화막과 제 2산화막을 적층하는 공정; 및
상기 결과물 상에 열처리를 실시하는 공정을 포함한다.
이 때, 상기 다층 구조의 절연막에는 열산화막과, 산화질화막, CVD-산화막 및 질화막이 적층되어 있다.
여기서, 상기 다층 구조의 절연막에서 산화질화막은 N2분위기와 N2O 분위기에서의 열처리에 의해 형성되며, 상기 질화막은 NH3분위기에서 플라즈마처리에 의해 형성된다.
또한, 상기 제 1산화막은 CVD-O3TEOS막으로 형성되고, 상기 제 2산화막은 PE-TEOS막으로 형성된다.
상기와 같은 반도체 소자분리 방법에 따르면, 트랜치내에 산화질화막 등의 절연막 형성에 의하여 CVD막질의 고온 열처리동안 트랜치내에서 발생되는 불량 현상인 접합 누설전류나 실리콘 결함 등을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자분리 방법에 대하여 상세하게 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 제 1실시예에 따른 반도체 소자분리 방법을 도시한 공정단면도이다.
도 1a를 살펴보면, 반도체기판(10) 상에 패드산화막(12)과 질화막(14)을 순차적으로 적층한 후 질화막(14) 상부에 트랜치식각용 마스크로 사용되는 감광막패턴(16)을 형성한다.
도 1b를 살펴보면, 감광막패턴(16)을 트랜치식각용 마스크로 질화막(14)에서부터 패드산화막(12), 반도체기판(10)을 순차적으로 식각하여 반도체기판(10) 하부에 소정 깊이의 트랜치(18)을 형성한 다음, 감광막패턴(16)을 건식법 또는 습식법으로 제거한다.
여기서, 트랜치(18) 식각공정시 종래 기술에서는 산화막패턴을 식각마스크로 이용하여 트랜치 식각공정을 진행하였으나 본 발명에서는 질화막(14) 상에 형성되는 감광막패턴(16)을 식각마스크로 이용하여 트랜치 식각공정을 진행한다.
이 때, 트랜치(18)의 깊이는 통상적으로 0.5 ∼ 0.7μm 두께로 형성한다.
도 1c를 살펴보면, 트랜치(18)내의 노출된 반도체기판(10) 표면에 열산화막(20)을 형성한 다음 열산화막(20) 상에 N2분위기와 N2O 분위기에서의 수분 ∼ 수십분동안 열처리 공정을 실시하여 산화질화막(22)을 형성한다.
이 때, 열산화막(20)은 900 ∼ 1000℃ 온도에서 100 ∼ 200Å 두께로 형성하며, 산화질화막(22)은 900 ∼ 1000℃ 온도에서 30 ∼ 200Å 두께로 형성한다.
이어서, 산화질화막(22) 상에 CVD-산화막(24)을 형성한 다음 CVD-산화막(24) 상에 NH3분위기에서 플라즈마처리하여 질화막(25)을 형성한다.
여기서, CVD-산화막(24)은 50 ∼ 150Å 두께로 형성하며, 질화막(25)은 10 ∼ 50Å 두께로 형성한다.
도 1d를 살펴보면, 상기 결과물 전표면에 CVD법으로 1000 ∼ 7000Å 두께의 CVD-O3TEOS막(26)과 1000 ∼ 7000Å 두께의 PE-TEOS막(28)을 순차적으로 증착하여 트랜치(18)를 매립한 다음, 고온 열처리공정을 실시한다.
이 때, 상기 고온 열처리공정은 1000 ∼ 1200℃ 온도와 N2분위기의 퍼니스내에서 급속열처리로 실시하거나 통상의 방법으로 실시한다.
여기서, CVD 막질에 고온 열처리공정을 진행하는 경우 트랜치(18)내의 기판(10) 표면에 산화질화막(20) 등의 절연막이 형성되어 있으므로 종래 CVD막질의 조밀도가 우수하지 못하여 CVD막질의 고온 열처리동안 트랜치내에서 발생되는 불량 현상인 접합 누설전류나 실리콘 결함 등을 억제할 수 있다.
도 2a 내지 도 2e는 본 발명의 제 2실시예에 따른 반도체 소자분리 방법을 도시한 공정단면도이다.
도 2a를 살펴보면, 반도체기판(50) 상에 패드산화막(52)과 질화막(54) 및 CVD-산화막(56)을 순차적으로 적층한 후 CVD-산화막(56) 상부에 감광막패턴(58)을 형성한다.
도 2b를 살펴보면, 감광막패턴(58)을 식각마스크로 CVD-산화막(56)에서부터 질화막(54), 패드산화막(52)을 순차적으로 식각하여 CVD-산화막(56)패턴과 질화막(54)패턴 및 패드산화막(52)패턴을 형성한 후 감광막패턴(58)을 제거한다.
도 2c를 살펴보면, 상기 패턴(56, 54, 52)들을 식각마스크로 이용하는 식각공정으로 반도체기판(50) 하부에 소정 깊이의 트랜치(60)을 형성한다.
이 때, 트랜치(60)는 통상적으로 0.5 ∼ 0.7μm 깊이로 형성한다.
도 2d를 살펴보면, 트랜치(60)내의 노출된 반도체기판(50) 표면에 900 ∼ 1000℃ 온도에서 100 ∼ 200Å 두께의 열산화막(62)을 형성한 다음 열산화막(62) 상에 N2분위기와 N2O 분위기의 900 ∼ 1000℃ 온도에서 수분 ∼ 수십분 동안 열처리 공정을 실시하여 30 ∼ 200Å 두께의 산화질화막(64)을 형성한다.
이어서, 산화질화막(64) 상부에 CVD-산화막(64)을 형성한 다음 CVD-산화막(64) 상에 NH3분위기에서 플라즈마처리하여 질화막(65)을 형성한다.
여기서, CVD-산화막(64)은 50 ∼ 150Å 두께로 형성되며, 질화막(65)은 10 ∼ 50Å 두께로 형성된다.
도 2e를 살펴보면, 상기 결과물의 전표면에 1000 ∼ 7000Å 두께의 CVD-O3TEOS막(68)과 1000 ∼ 7000Å 두께의 PE-TEOS막(70)을 순차적으로 증착하여 콘택홀(60)을 매립한 다음, 고온 열처리공정을 실시한다.
이 때, 상기 고온 열처리공정은 1000 ∼ 1200℃ 온도와 N2분위기의 퍼니스내에서 급속열처리로 실시하거나 통상의 방법으로 실시한다.
이상 본 발명에 따르면, CVD막질에 고온 열처리공정을 진행하는 동안 트랜치내에서 발생되는 불량현상인 접합 누설전류나 실리콘 결함 등을 억제할 수 있다.
이상에서는 본 발명을 특정의 바람직한 실시예를 참고하여 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며 본 발명의 요지를 벗어나지 않는 범위에서 당해 발명이 속하는 분야에서 통상의 지식을 가진자에 의해 다양한 변경과 수정이 가능하게 이루어질 수 있다.
상기와 바와 같이 본 발명에 따르면, STI구조에서 트랜치내에 매립된 CVD 막질에 고온 열처리공정을 진행하는 경우 트랜치내의 기판 표면에 산화질화막 등의 절연막이 형성되어 있으므로 종래 CVD막질의 조밀도가 우수하지 못하여 CVD막질의 고온 열처리동안 트랜치내에서 발생되는 불량 현상인 접합 누설전류나 실리콘 결함 등을 억제함으로써 고품질의 소자특성 및 소자격리 특성을 갖는 반도체 소자를 구현할 수 있다.

Claims (6)

  1. 반도체기판 상에 패드산화막과 질화막을 순차적으로 적층하는 공정;
    상기 질화막 상에 감광막패턴을 형성하는 공정;
    상기 감광막패턴을 식각마스크로 하여 상기 질화막에서부터 순차적으로 식각하여 기판 하부에 소정 깊이의 트랜치를 형성하는 공정;
    상기 트랜치내의 기판 표면에 다층 구조의 절연막을 형성하는 공정;
    상기 트랜치를 메우는 제 1산화막과 제 2산화막을 적층하는 공정; 및
    상기 결과물 상에 열처리를 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 소자분리 방법.
  2. 제 1 항에 있어서, 상기 다층 구조의 절연막에는 열산화막과, 산화질화막, CVD-산화막 및 질화막이 적층되어 있는 것을 특징으로 하는 반도체 소자분리 방법.
  3. 제 2 항에 있어서, 상기 다층 구조의 절연막에서 상기 산화질화막은 N2분위기와 N2O 분위기에서의 열처리에 의해 형성된 것을 특징으로 하는 반도체 소자분리 방법.
  4. 제 2 항에 있어서, 상기 다층 구조의 절연막에서 상기 질화막은 NH3분위기에서 플라즈마처리에 의해 형성된 것을 특징으로 하는 반도체 소자분리 방법.
  5. 제 1항에 있어서, 상기 열처리 공정은 1000 ∼ 1200℃ 온도와 N2분위기의 퍼니스내에서 급속열처리로 실시하거나 통상의 방법으로 실시하는 것을 특징으로 하는 반도체 소자분리 방법.
  6. 반도체기판 상에 패드산화막과 질화막 및 CVD-산화막을 순자적으로 적층하는 공정;
    상기 CVD-산화막 상에 감광막패턴을 형성하는 공정;
    상기 감광막패턴을 식각마스크로 이용하는 식각공정으로 CVD-산화막패턴과 질화막패턴 및 패드산화막패턴을 순차적으로 형성하는 공정;
    상기 패턴들을 식각마스크로 이용하는 식각공정으로 기판 하부에 소정 깊이의 트랜치를 형성하는 공정;
    상기 트랜치내의 기판 표면에 다층 구조의 절연막을 형성하는 공정;
    상기 트랜치를 메우는 제 1산화막과 제 2산화막을 적층하는 공정; 및
    상기 결과물 상에 열처리를 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 소자분리 방법.
KR1019980036938A 1998-09-08 1998-09-08 반도체 소자분리 방법 KR20000019032A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980036938A KR20000019032A (ko) 1998-09-08 1998-09-08 반도체 소자분리 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980036938A KR20000019032A (ko) 1998-09-08 1998-09-08 반도체 소자분리 방법

Publications (1)

Publication Number Publication Date
KR20000019032A true KR20000019032A (ko) 2000-04-06

Family

ID=19549902

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980036938A KR20000019032A (ko) 1998-09-08 1998-09-08 반도체 소자분리 방법

Country Status (1)

Country Link
KR (1) KR20000019032A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002161A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 소자분리막 형성방법
KR20030021011A (ko) * 2001-09-05 2003-03-12 동부전자 주식회사 반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법
KR100733685B1 (ko) * 2001-12-01 2007-06-28 매그나칩 반도체 유한회사 반도체 소자의 트렌치 형성 방법
KR100823703B1 (ko) * 2006-11-03 2008-04-21 삼성전자주식회사 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법
CN114420632A (zh) * 2022-03-31 2022-04-29 广州粤芯半导体技术有限公司 半导体器件的制作方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020002161A (ko) * 2000-06-29 2002-01-09 박종섭 반도체 소자분리막 형성방법
KR20030021011A (ko) * 2001-09-05 2003-03-12 동부전자 주식회사 반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법
KR100733685B1 (ko) * 2001-12-01 2007-06-28 매그나칩 반도체 유한회사 반도체 소자의 트렌치 형성 방법
KR100823703B1 (ko) * 2006-11-03 2008-04-21 삼성전자주식회사 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법
CN114420632A (zh) * 2022-03-31 2022-04-29 广州粤芯半导体技术有限公司 半导体器件的制作方法

Similar Documents

Publication Publication Date Title
US6576558B1 (en) High aspect ratio shallow trench using silicon implanted oxide
KR20000059513A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR100567022B1 (ko) 반도체소자의 트렌치를 이용한 소자분리막 형성방법
KR20050067445A (ko) 반도체소자의 트렌치 소자분리 방법
KR100559033B1 (ko) 반도체 소자의 쉘로우 트렌치 소자분리막 형성 방법
KR20000019032A (ko) 반도체 소자분리 방법
KR20070070967A (ko) 반도체 소자의 소자분리막 형성방법
KR100564550B1 (ko) 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법
KR100702769B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20010065186A (ko) 플래쉬 메모리 소자의 제조방법
KR20070053842A (ko) 반도체소자의 트랜치 아이솔레이션 형성방법
KR100422959B1 (ko) 반도체소자의 소자분리절연막 형성방법
KR20070058122A (ko) 반도체 소자의 소자분리막 형성방법
KR100437541B1 (ko) 반도체소자의소자분리절연막형성방법
KR100619395B1 (ko) 반도체 소자 제조 방법
KR100568849B1 (ko) 반도체 소자의 제조방법
KR100318255B1 (ko) 반도체장치의소자분리방법
KR100286900B1 (ko) 반도체 소자 분리를 위한 트렌치 절연물 매입 방법
KR20010001201A (ko) 반도체 소자 분리를 위한 얕은 트렌치 제조 방법
KR20030052663A (ko) 반도체소자의 분리 방법
KR100567747B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100280512B1 (ko) 반도체소자의 콘택 형성방법
KR20060131343A (ko) 반도체 장치의 패턴 매립 방법
KR19990004577A (ko) 반도체소자의 소자분리절연막 형성방법
KR20080025859A (ko) 반도체 장치의 패턴 매립 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination