KR20060131343A - 반도체 장치의 패턴 매립 방법 - Google Patents

반도체 장치의 패턴 매립 방법 Download PDF

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Abstract

반도체 장치의 패턴 매립 방법이 개시되어 있다. 반도체 기판의 상부를 소정 깊이로 식각하여 트렌치를 형성한다. 트렌치 및 기판 상에 적어도 1회의 증착 단계와 식각 단계를 교대로 실시하여 제1 갭 매립 산화막을 형성한다. 트렌치 측벽의 제1 갭 매립 산화막의 일부분을 제거한 다음, 제1 갭 매립 산화막 잔류물 상에 제2 갭 매립 산화막을 형성하여 트렌치를 매립한다. 적어도 1회의 증착 및 식각 공정을 교대로 수행함으로써, 트렌치의 바닥면에서 제1 갭 매립 산화막을 충분한 두께로 증착시킨다. 또한, 트렌치 측벽의 제1 갭 매립 산화막을 제거하여 트렌치의 종횡비를 낮춘 다음 제2 갭 매립 산화막을 형성함으로써, 보이드 없이 트렌치를 매립할 수 있다.

Description

반도체 장치의 패턴 매립 방법{Method of filling patterns in semiconductor device}
도 1a 내지 도 1c는 종래 방법에 의한 반도체 장치의 셸로우 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 의한 반도체 장치의 셸로우 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 패드 산화막
104 : 패드 질화막 106 : 하드 마스크 패턴
108 : 트렌치 110 : 제1 산화막
112 : 제2 산화막 114 : 제1 갭 매립 산화막
116 : 제2 갭 매립 산화막 118 : 필드 산화막
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 높은 종횡비(aspect ratio)를 갖는 셸로우 트렌치 소자분리(shallow trench isolation) 구조의 갭 매립(gap filling) 방법에 관한 것이다.
메모리 셀 어레이 내에서 개개의 셀들 간의 소자분리 구조, 예컨대 필드 산화막은 액티브 회로소자에 유용한 칩 영역들을 소모시킨다. 따라서, 기판 내의 메모리 셀 및 액티브 회로의 집적도를 증가시키기 위해서는 소자분리 구조의 크기를 최소화하는 것이 바람직하다. 그러나, 소자분리 구조의 크기는 그 제조공정이나 얼라인먼트에 의해 제한된다.
통상적으로, 소자분리 구조는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 "LOCOS"라 한다)과 같은 열적 필드 산화 공정에 의해 칩의 다양한 영역들에서 성장된다. LOCOS 방법에 의하면, 패드 산화막 및 질화막을 차례로 형성한 후, 질화막을 패터닝한다. 이어서, 패터닝된 질화막을 마스크로 사용하여 실리콘 기판을 선택적으로 산화시켜 필드 산화막 영역을 형성한다. 그러나, LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 제공되는 질화막의 하부에서 패드 산화막의 측면으로 산화막의 성장이 침식되어 필드 산화막의 끝부분에 버즈비크(bird's beak)가 발생하게 된다. 이러한 버즈비크에 의해 필드 산화막이 메모리 셀의 액티브 영역으로 확장되어 액티브 영역의 폭을 감소시킴으로써, 메모리 장치의 전기적 특성을 열화시킨다.
이러한 이유로 초고집적 반도체 장치에서는 셸로우 트렌치 소자분리(이하 "STI"라 한다) 구조가 관심을 끌고 있다.
도 1a 내지 도 1c는 종래의 STI 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘 기판(10) 상에 패드 산화막(12) 및 패드 질화막 (14)을 순차적으로 적층한 후, 사진식각 공정으로 상기 패드 질화막(14) 및 패드 산화막(12)을 식각하여 하드 마스크 패턴(16)을 형성한다.
상기 하드 마스크 패턴(16)을 이용하여 노출된 실리콘 기판(10)을 소정 깊이로 이방성 식각함으로써 트렌치(18)를 형성한다. 이어서, 상기 트렌치(18)가 형성된 결과물의 전면에 제1 고밀도 플라즈마(High density plasma; 이하 "HDP"라 한다) 산화막(20)을 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 증착한다.
도 1b를 참조하면, 상기 제1 HDP 산화막(20)을 습식 식각 공정으로 에치백(etch back)한다. 여기서, 참조 부호 20a는 제1 HDP 산화막의 잔류물을 나타낸다.
도 1c를 참조하면, 상기 제1 HDP 산화막 잔류물(20a) 상에 제2 HDP 산화막(22)을 화학 기상 증착 방법으로 증착하여 상기 트렌치(18)를 매립한다.
그런 다음, 도시하지는 않았으나, 상기 하드 마스크 패턴(16)의 상부 표면이 노출될 때까지 에치백 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법을 진행하여 상기 제2 HDP 산화막(22)을 평탄화시키고, 상기 패드 질화막(14)을 제거하여 상기 트렌치(18)의 내부에 필드 산화막을 형성한다.
상술한 종래 방법에 의하면, 디자인-룰이 감소함에 따라 상기 트렌치(18)의 바닥면에서 상기 제1 HDP 산화막(20)의 증착이 충분히 이루어지지 않아 트렌치(18)의 내부에 보이드(void)가 생성되는 문제가 발생한다.
또 다른 종래 방법에 의하면, 트렌치가 형성된 실리콘 기판 상에 제1 HDP 산 화막 증착한 후, 상기 제1 HDP 산화막을 NF3 가스로 식각하고, 다시 상기 제1 HDP 산화막 상에 제2 HDP 산화막을 증착하여 상기 트렌치를 매립한다. 그러나, 이 방법은 제1 HDP 산화막을 증착한 후 습식 에치백을 실시하고 제2 HDP 산화막을 증착하는 전술한 종래 방법에 비해 갭 매립 특성이 더욱 취약하다는 단점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 STI 구조나 콘택홀 등과 같이 높은 종횡비를 갖는 패턴을 보이드 없이 매립할 수 있는 반도체 장치의 패턴 매립 방법을 제공하는데 있다.
상술한 목적을 달성하기 위하여 본 발명에 따른 반도체 장치의 패턴 매립 방법에 의하면, 반도체 기판의 상부를 소정 깊이로 식각하여 트렌치를 형성한다. 상기 트렌치 및 기판 상에 적어도 1회의 증착 단계와 식각 단계를 교대로 실시하여 제1 갭 매립 산화막을 형성한다. 상기 트렌치 측벽의 상기 제1 갭 매립 산화막의 일부분을 제거한다. 상기 제1 갭 매립 산화막 잔류물 상에 제2 갭 매립 산화막을 형성하여 상기 트렌치를 매립한다.
바림직하게는, 상기 제1 갭 매립 산화막을 형성하는 단계에서, 상기 적어도 1회의 증착 단계와 상기 식각 단계는 인-시튜로 실시한다.
바람직하게는, 상기 제1 갭 매립 산화막을 형성하는 단계에서, 상기 식각 단계는 NF3 또는 H2의 가스를 이용하여 식각한다.
바람직하게는, 상기 제1 갭 매립 산화막을 형성하는 단계는, 상기 트렌치 및 기판 상에 제1 산화막을 증착하는 단계; 상기 제1 산화막을 식각하는 단계; 및 상기 제1 산화막 상에 제2 산화막을 증착하는 단계를 포함하여 이루어진다.
바람직하게는, 상기 트렌치 측벽의 상기 제1 갭 매립 산화막의 일부분을 제거하는 단계는 습식 에치백 공정으로 수행한다.
바람직하게는, 상기 제2 갭 매립 산화막을 형성하는 단계는 적어도 1회의 증착 단계와 식각 단계를 교대로 실시하여 이루어진다.
바람직하게는, 상기 제1 및 제2 갭 매립 산화막은 고밀도 플라즈마(HDP) 계열의 산화물로 형성한다.
본 발명은 적어도 1회의 증착 및 식각이 교대로 이루어지는 DED(Deposition - Etch - Deposition) 공정으로 예컨대, HDP 산화물로 이루어진 제1 갭 매립 산화막을 형성한 후, 트렌치 측벽의 상기 제1 갭 매립 산화막을 일부분 제거하고 바람직하게는 상기 DED 공정으로 제2 갭 매립 산화막을 증착한다.
적어도 1회의 증착 및 식각 공정을 교대로 수행하여 제1 갭 매립 산화막을 형성함으로써, 트렌치의 바닥면에서 제1 갭 매립 산화막을 충분한 두께로 형성시킬 수 있다. 또한, 트렌치 측벽의 제1 갭 매립 산화막을 제거하여 트렌치의 종횡비를 낮춘 다음 제2 갭 매립 산화막을 형성하기 때문에, 보이드 없이 트렌치를 매립할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 의한 반도체 장치의 셸로우 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 2a는 트렌치(108)를 형성하는 단계를 도시한다. 실리콘과 같은 반도체 기판(100) 상에 패드 산화막(102) 및 패드 질화막(104)을 순차적으로 적층한 후, 사진식각 공정으로 상기 패드 질화막(104) 및 패드 산화막(102)을 식각하여 하드 마스크 패턴(106)을 형성한다.
상기 하드 마스크 패턴(106)을 식각 마스크로 이용하여 노출된 반도체 기판(100)의 상부를 소정 깊이로 이방성 식각함으로써 소자 분리막이 매립되어질 트렌치(108)를 형성한다.
이어서, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하기 위하여 트렌치(108)의 노출된 부분을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 트렌치(108)의 바닥면과 측벽을 포함하는 내면 상에 산화막(도시하지 않음)이 형성된다. 그런 다음, 필요할 경우, 누설 전류의 발생을 억제하기 위하여 상기 결과물 상에 질화막 라이너(도시하지 않음)를 증착할 수도 있다.
도 2b는 제1 산화막(110)을 형성하는 단계를 도시한다. 상기 트렌치(108)가 형성된 결과물의 전면에 갭 매립 특성이 우수한 절연 물질, 예컨대 HDP 산화물을 화학 기상 증착 방법으로 증착하여 제1 산화막(110)을 형성한다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시킴으로써 상기 제1 산화막(110)을 형성한다.
이어서, 동일한 증착 장비 내에서 NF3 또는 H2의 가스를 이용하여 상기 제1 산화막(110)을 일부분 식각하여 트렌치(108) 입구의 오버행(overhang)을 제거한다.
도 2c는 제1 갭 매립 산화막(1140을 형성하는 단계를 도시한다. 상술한 바와 같이 제1 산화막(110)을 일부분 식각한 다음, 제1 산화막 잔류물(110a) 상에 제2 산화막(112)을 화학 기상 증착 방법으로 증착함으로써, 상기 제1 산화막 잔류물(110a)과 제2 산화막(112)으로 이루어진 제1 갭 매립 산화막(114)을 형성한다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시킴으로써 상기 제2 산화막(112)을 형성한다.
이와 같이 적어도 1회의 증착 및 식각 단계를 교대로 수행하는 DEP 공정으로 제1 갭 매립 산화막(114)을 형성함으로써, 상기 트렌치(108)의 바닥면에서 제1 갭 매립 산화막(114)의 두께를 충분히 확보할 수 있다.
도 2d는 상기 트렌치(108) 측벽의 상기 제1 갭 매립 산화막(114)의 일부분을 바람직하게는 습식 에치백 공정으로 제거하는 단계를 도시한다. 이와 같이 트렌치(108) 측벽의 제1 갭 매립 산화막(114)의 일부분을 제거하면 후속 공정에서 매립되어질 갭의 종횡비를 낮추는 효과를 얻을 수 있다.
도 2e는 제2 갭 매립 산화막(120)을 형성하는 단계를 도시한다. 상술한 바와 같이 상기 트렌치(108)의 측벽에서 상기 제1 갭 매립 산화막(114)의 일부분을 제거 한 후, 제1 갭 매립 산화막 잔류물(114a) 상에 갭 매립 특성이 우수한 절연 물질, 예컨대 HDP 산화물로 이루어진 제2 갭 매립 산화막(116)을 형성함으로써 트렌치(108)를 완전히 매립한다.
바람직하게는, 상기 제2 갭 매립 산화막(116)은 제1 갭 매립 산화막(114)과 마찬가지로 DEP 공정으로 형성함으로써, 보이드 없이 트렌치(108)를 매립한다.
구체적으로, 상기 제1 갭 매립 산화막 잔류물(114a) 상에 화학 기상 증착 방법으로 제3 산화막을 증착한다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시킴으로써 상기 제3 산화막을 형성한다.
이어서, 동일한 증착 장비 내에서 NF3 또는 H2의 가스를 이용하여 상기 제3 산화막을 일부분 식각한 후, 제3 산화막 잔류물 상에 화학 기상 증착 방법으로 제4 산화막을 증착함으로써, 상기 제3 산화막 잔류물과 제4 산화막으로 이루어진 제2 갭 매립 산화막(116)을 형성한다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시켜 상기 제4 산화막을 형성한다.
도 2f는 필드 산화막(118)을 형성하는 단계를 도시한다. 상술한 바와 같이 제2 갭 매립 산화막(116)을 형성한 후, 상기 하드 마스크 패턴(106)의 상부 표면이 노출될 때까지 에치백 또는 화학 기계적 연마 공정을 진행하여 상기 제2 갭 매립 산화막(116)을 평탄화한다.
그런 다음, 인산 용액으로 상기 하드 마스크 패턴(106)의 패드 질화막(104)을 제거한 후 습식 세정 공정을 실시하여 상기 트렌치(108)의 내부에 필드 산화막 (118)을 형성한다.
상술한 바와 같이 본 발명에 따르면, 적어도 1회의 증착 및 식각이 교대로 이루어지는 DED 공정으로 예컨대, HDP 산화물로 이루어진 제1 갭 매립 산화막을 형성한 후, 트렌치 측벽의 상기 제1 갭 매립 산화막을 일부분 제거하고 바람직하게는 상기 DED 공정으로 제2 갭 매립 산화막을 증착함으로써 트렌치를 매립한다.
적어도 1회의 증착 및 식각 공정을 교대로 수행하여 제1 갭 매립 산화막을 형성함으로써, 트렌치의 바닥면에서 제1 갭 매립 산화막을 충분한 두께로 형성시킬 수 있다. 또한, 트렌치 측벽의 제1 갭 매립 산화막을 제거하여 트렌치의 종횡비를 낮춘 다음 제2 갭 매립 산화막을 형성하기 때문에, 보이드 없이 트렌치를 매립할 수 있다.
따라서, 소자분리용 트렌치나 비트라인과 비트라인 사이의 좁은 골 등의 높은 종횡비를 갖는 패턴을 보이드 없이 매립할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 반도체 기판의 상부를 소정 깊이로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 및 기판 상에 적어도 1회의 증착 단계와 식각 단계를 교대로 실시하여 제1 갭 매립 산화막을 형성하는 단계;
    상기 트렌치 측벽의 상기 제1 갭 매립 산화막의 일부분을 제거하는 단계; 및
    상기 제1 갭 매립 산화막 잔류물 상에 제2 갭 매립 산화막을 형성하여 상기 트렌치를 매립하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 패턴 매립 방법.
  2. 제1항에 있어서, 상기 제1 갭 매립 산화막을 형성하는 단계에서, 상기 적어도 1회의 증착 단계와 상기 식각 단계는 인-시튜로 실시하는 것을 특징으로 하는 반도체 장치의 패턴 매립 방법.
  3. 제1항에 있어서, 상기 제1 갭 매립 산화막을 형성하는 단계에서, 상기 식각 단계는 NF3 또는 H2의 가스를 이용하여 식각하는 특징으로 하는 반도체 장치의 패턴 매립 방법.
  4. 제1항에 있어서, 상기 제1 갭 매립 산화막을 형성하는 단계는,
    상기 트렌치 및 기판 상에 제1 산화막을 증착하는 단계;
    상기 제1 산화막을 식각하는 단계; 및
    상기 제1 산화막 상에 제2 산화막을 증착하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 패턴 매립 방법.
  5. 제1항에 있어서, 상기 트렌치 측벽의 상기 제1 갭 매립 산화막의 일부분을 제거하는 단계는 습식 에치백 공정으로 수행하는 것을 특징으로 하는 반도체 장치의 패턴 매립 방법.
  6. 제1항에 있어서, 상기 제2 갭 매립 산화막을 형성하는 단계는 적어도 1회의 증착 단계와 식각 단계를 교대로 실시하여 이루어지는 것을 특징으로 하는 반도체 장치의 패턴 매립 방법.
  7. 제6항에 있어서, 상기 적어도 1회의 증착 단계와 상기 식각 단계는 인-시튜로 실시하는 것을 특징으로 하는 반도체 장치의 패턴 매립 방법.
  8. 제6항에 있어서, 상기 식각 단계는 NF3 또는 H2의 가스를 이용하여 식각하는 특징으로 하는 반도체 장치의 패턴 매립 방법.
  9. 제1항에 있어서, 상기 제1 및 제2 갭 매립 산화막은 고밀도 플라즈마(HDP) 계열의 산화물로 형성하는 것을 특징으로 하는 반도체 장치의 패턴 매립 방법.
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KR100818714B1 (ko) * 2007-04-10 2008-04-02 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

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