KR20060117431A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
반도체 소자의 소자 분리막 형성 방법 Download PDFInfo
- Publication number
- KR20060117431A KR20060117431A KR1020050038842A KR20050038842A KR20060117431A KR 20060117431 A KR20060117431 A KR 20060117431A KR 1020050038842 A KR1020050038842 A KR 1020050038842A KR 20050038842 A KR20050038842 A KR 20050038842A KR 20060117431 A KR20060117431 A KR 20060117431A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- trench
- oxide film
- layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 92
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000002955 isolation Methods 0.000 title claims abstract description 42
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 41
- 229920005591 polysilicon Polymers 0.000 claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims abstract description 16
- 230000003647 oxidation Effects 0.000 claims abstract description 14
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 14
- 239000010408 film Substances 0.000 claims description 145
- 150000004767 nitrides Chemical class 0.000 claims description 23
- 238000000137 annealing Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 claims description 4
- 229920001709 polysilazane Polymers 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims description 3
- 239000003054 catalyst Substances 0.000 claims description 2
- 239000012535 impurity Substances 0.000 claims description 2
- 239000011800 void material Substances 0.000 abstract description 3
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 238000010438 heat treatment Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000011066 ex-situ storage Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 238000009279 wet oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치 형성후 산화막과 언도프트 폴리 실리콘막을 트렌치 내에 형성하고, 폴리 실리콘막을 산화시켜 트렌치를 갭필함으로써 보이드나 심이 발생되는 것을 방지하여 반도체 소자의 특성 및 신뢰성을 향상시키는 반도체 소자의 소자 분리막 형성 방법이 개시된다.
소자 분리막, 트렌치, 갭필, O₃-TEOS, 폴리 실리콘
Description
도 1은 종래 기술의 소자 분리막 형성시 문제점을 나타내기 위한 소자의 단면도이다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 나타내기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 설명>
100, 200 : 반도체 기판 101, 201 : 스크린 산화막
102, 202 : 패드 질화막 103, 207 : 소자 분리막
104 : 보이드 105 : 심
203 : 하드 마스크 100a, 204 : 트렌치
205 : 버퍼 산화막 206 : 폴리 실리콘막
208 : 산화막 209 : 터널 산화막
210 : 플로팅 게이트
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation) 구조의 소자 분리막을 형성하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
일반적으로 70nm 이하의 디자인 룰(design rule)을 요구하는 반도체 소자에서는 웨이퍼 기판에 가해지는 스트레스를 크게 줄이는 STI(Shallow Trench Isolation) 공정을 주로 사용하고 있다. STI는 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고, 이 트렌치에 화학 기상 증착법(Chemical Vapor Deposition: 이하 CVD라함)으로 산화막을 증착하고, 화학적 기계적 연마(Chemical Mechanical Polishing: 이하 CMP라함) 공정으로 불필요한 산화막을 식각하여 소자 분리막을 형성하는 기술이다.
도 1은 종래 기술에 의한 반도체 소자의 트렌치형 소자 분리막을 나타낸 단면도이다.
종래 기술의 STI형 소자 분리막은 반도체 기판(100) 상에 스크린 산화막(101)과 질화막(102)을 순차적으로 형성하고, 스크린 산화막(101)과 질화막(102)과 반도체 기판(100)을 선택적으로 식각하여 트렌치(100a)를 형성한 후, 트렌치를 O3-TEOS(103)으로 매립하고, 후속 스팀 어닐(stem anneal) 공정을 진행하여 형성한다. 이러한 방법을 통해 만족 할만한 소자 분리막 특성을 확보할 수 있다. 그러나 스팀 어닐 공정은 질소 분위기에서 1000℃~1100℃의 높은 온도로 실시되기 때문에 트랜지스터 특성이 열화되는 문제점이 있다. 이러한 이유로 900℃ 이하의 낮은 온도에서 스팀 어닐 공정을 실시하는 경우에는 소자 분리막(103)내에 보이드(104)와 심(105)이 잔존하게되는 문제점이 있다.
이와 같이, 900℃ 이상의 고온에서의 스팀 어닐 공정은 상대적으로 우수한 갭필 특성을 보이지만 액티브 영역의 산화막이 매우 두꺼워지면서 액티브 영역이 감소하고, 트랜지스터의 전기적 특성도 열화된다. 또한 잔류 산화막 제거를 위한 후속 세정 공정 시간이 길어지게 되며, 이로 인해 분리 산화막의 로스(loss)가 많아져 모우트(Moat)가 발생되며, 이러한 모우트는 반도체장치의 동작시 전류-전압 사이에서 갑작스러운 급경사(hump)를 유발하여 소자의 오동작을 일으킨다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 트렌치 형성후, 산화막과 언도프트 폴리 실리콘막을 트렌치 내에 형성하고, 폴리 실리콘막을 산화시켜 트렌치를 갭필함으로써 산화막과 폴리 실리콘막으로 트렌치를 갭필함으로써 보이드나 심이 발생되는 것을 방지하는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 반도체 전체 구조 상에 버퍼 산화막을 형성하는 단계와, 상기 트렌치와 상기 버퍼 산화막을 포함한 반도체 전체 구조 상에 폴리 실리콘막을 형성하는 단계와, 산화 공정으로 상기 폴리 실리콘막을 산화시켜 상기 트렌치를 상기 버퍼 산화막과 산화된 상기 폴리 실리콘막으로 이루어진 절연막으로 매립하는 단계, 및 식각 공정으로 상기 절연막을 상기 트렌치에 잔류시켜 소자 분리막을 형성하는 단계를 포함한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판 상에 스크린 산화막, 패드 질화막을 순차적으로 형성하는 단계와, 상기 스크린 산화막과 패드 질화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 반도체 전체 구조 상에 버퍼 산화막을 형성하는 단계와, 상기 트렌치와 상기 버퍼 산화막을 포함한 반도체 전체 구조 상에 폴리 실리콘막을 형성하는 단계와, 산화 공정으로 상기 폴리 실리콘막을 산화시켜 상기 트렌치를 상기 버퍼 산화막과 산화된 상기 폴리 실리콘막으로 이루어진 절연막으로 매립하는 단계와, 식각 공정으로 상기 절연막을 상기 트렌치에만 잔류시켜 소자 분리막을 형성하는 단계, 및 상기 패드 질화막과 상기 스크린 산화막을 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 나타내기 위한 소자의 단면도이다. 도 2a 내지 도 2h를 참조하여 본 발명의 실시예를 설명하면 다음과 같다.
도 2a를 참조하면, 반도체 기판(200)을 세정 공정을 이용하여 세정한다. 세정 공정은 희석된 HF + SC-1(NH4OH/H2O2/H2O) 용액 또는 BOE + SC-1(NH4OH/H2O2/H2O) 용액을 사용하여 실시하는 것이 바람직하다. 그 후, 반도체 기판(200) 상에 스크린 산화막(201), 패드 질화막(202), 및 하드 마스크막(203)이 순차적으로 형성된다. 스크린 산화막(201)은 50Å~80Å의 두께로 형성하는 것이 바람직하다. 또한 스크린 산화막(201)은 습식 또는 건식 산화 방식으로 750℃~800℃의 온도에서 형성하는 것이 바람직하다. 패드 질화막(202)은 50Å~200Å의 두께로 형성하는 것이 바람직하다. 또한 패드 질화막(202)은 저압 화학 기상 증착법(Low Pressure Vapor Deposition; LPCVD)으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 하드 마스크막(203)을 선택적으로 식각 하여 하드 마스크 패턴(미도시)을 형성하고, 하드 마스크 패턴을 이용한 식각 공정으로 질화막(202), 스크린 산화막(201), 및 반도체 기판(100)을 순차적으로 식각하여 트렌치(204)를 형성한다. 이때 트렌치(204)의 측벽이 75°~87°정도로 경사지도록 반도체 기판(200)을 식각하는 것이 바람직하다. 이는 후속 공정시 갭필 물질이 트렌치(204) 안으로 잘 흘러들어가 매립되도록 하기 위한 것이다. 그 후, 식각 공정에 의한 손상 을 완화하기 위하여 트렌치(204)를 포함한 반도체 전체 구조상에 DCS-HTO 박막으로 이루어진 라이너 산화막(미도시)을 형성한다. 라이너 산화막은 LP-CVD 공정으로 50Å~200Å의 두께로 형성하는 것이 바람직하다. 또한 LP-CVD 공정은 0.1torr~1 torr의 압력과 770℃~830℃의 온도에서 실시하는 것이 바람직하다.
도 2c를 참조하면, 트렌치(204)를 포함한 반도체 전체 구조상에 버퍼 산화막(205)을 형성한다. 버퍼 산화막(205)은 O3-TEOS 또는 PSZ(Poly Silazane)으로 형성하는 것이 바람직하다. 그 후, 버퍼 산화막(205)을 포함한 반도체 전체 구조상에 폴리 실리콘막(206)을 형성한다. 폴리 실리콘막(206)은 불순물이 포함되어 있지 않은 폴리 실리콘으로 형성한다. 폴리 실리콘막(206)은 SiH4 또는 Si2H6 가스를 이용한 LP-CVD로 형성하는 것이 바람직하다. 또한, LP-CVD 공정은 480℃~620℃의 온도와 0.1torr~3torr의 압력에서 실시하는 것이 바람직하다. 이때 폴리 실리콘막9206)의 상부의 모서리와 인접한 모서리가 서로 접촉하지 않도록 두께를 조절한다. 즉, 버퍼 산화막(205)과 폴리 실리콘막(206) 두께의 합이 트렌치(204) 폭의 1/2 이하가 되도록 조절한다. 그 후, 열처리 공정을 진행하여 폴리 실리콘막(206)을 산화시킨다. 열처리 공정은 스팀 어닐 공정 또는 건식 산화 공정으로 실시하는 것이 바람직하다. 스팀 어닐 공정시 촉매를 이용한 WVG(Water Vapor Generator)를 이용하여 감압 상태에서 실시하는 것이 바람직하다. 또한 감압 상태의 스팀 어닐 공정을 진행하기 위하여 레디컬(Radical;H*,O*,OH*)을 이용하는 것이 바람직하다. 이때 산화 공정으로 인하여 폴리 실리콘(206)의 부피가 1.5~2배 증가하여 트렌치(204)가 절연 막(205 및 206)으로 갭필된다. 버퍼 산화막(205)은 폴리 실리콘막(206)이 팽창하면서 반도체 기판(200)과 패드 질화막(202)에 가해지는 스트레스를 완충해주는 작용을 한다. 이로 인하여 트렌치(204)내에 보이드나 심이 발생하는 문제점을 방지할 수 있다. 또한 후속 열처리 공정이 불필요하므로 과도한 열처리 공정으로 인한 액티브 영역의 산화막이 두꺼워져 액티브 로스(loss)가 발생하는 문제점도 예방된다.
도 2d를 참조하면, 절연막(207)을 포함한 반도체 기판(200)의 전체 구조 상에 산화막(208)을 형성한다. 산화막(208)은 후속 CMP(Chemical Mechanical Polishing) 공정시 절연막(207)이 평탄하지 않아 발생하는 불균일하게 연마되는 것을 방지하기 위하여 형성되며, 이로써 CMP 마진을 확보할 수 있다. 산화막(208)은 플라즈마 증가형 산화막(Plasma enhanced oxide layer) 또는 CVD(Chemical Vapor Deposition)을 이용한 산화막으로 형성한다.
도 2e를 참조하면, 질화막(202)이 노출될 때까지 CMP 공정을 실시하여 절연막을 소자 분리 영역에만 잔류시켜 소자 분리막(207)을 형성한다. CMP 공정 후 잔류되는 패드 질화막(202)의 두께에 따라 플로팅 게이트의 높이가 결정되므로, 이를 고려하여 CMP 공정시 패드 질화막(202)의 두께를 조절한다.
도 2f를 참조하면, 식각 공정으로 패드 질화막(202)을 제거한다. 식각 공정은 H3PO4를 이용하여 패드 질화막(202)을 제거하며, 이로써 플로팅 게이트 영역이 확보된다.
도 2g를 참조하면, 패드 질화막(202)이 제거된 영역에 터널 산화막(209)을 형성한다. 터널 산화막(209)은 먼저 750~800℃의 온도에서 습식 산화를 진행하여 형성한다. 그 후, 900~1000℃의 온도에서 질소(N2)를 이용한 열처리 공정을 진행하여 반도체 기판(200)과의 계면의 결함밀도를 최소화한다. 열처리 공정은 5분~60분간 진행하는 것이 바람직하다. 터널 산화막(209)를 형성하고 열처리 공정을 실시하기 전에 N2O를 이용하여 900~1000℃에서 5분~60분간 열처리를 진행하여 터널 산화막(209) 내의 트랩 차지(trap charge)를 제거하는 것이 바람직하다. N2O를 이용한 열처리 대신 NO를 이용하여 800℃~950℃의 온도에서 5분~60분간 열처리를 진행할 수 있다. N2O 및 NO를 이용한 열처리 공정은 인-사이튜(in-situ) 또는 익스-사이튜(ex-situ)로 진행한다. 그 후, 터널 산화막(209)를 포함한 반도체 전체 구조상에 도프트 폴리 실리콘막(210)을 형성한다. 이때 폴리 실리콘막(210)의 도핑 농도는 3E20~5E20 atoms/cc로 설정하는 것이 바람직하다. 폴리 실리콘막(210)은 LP-CVD로 SiH4 또는 Si2H4 와 PH3 가스를 이용하여 형성하는 것이 바람직하다. 이때, 폴리 실리콘막(210)은 480~620℃의 온도와 0.1torr~3torr의 압력에서 형성하는 것이 바람직하다.
도 2h를 참조하면, 소자 분리막(207)이 노출되도록 CMP 공정을 진행하여 플로팅 게이트(210)를 형성한다.
상기와 같이 본 발명에 따르면, 트렌치 형성후 산화막과 폴리 실리콘막을 형성하고 폴리 실리콘을 산화시켜 트렌치를 갭필함으로써, 심과 보이드가 없고 후속 공정에서 터널 산화막의 특성 열화 없이 소자 분리막을 형성하여 양호한 갭필 특성및 박막의 질을 확보할 수 있다.
Claims (19)
- 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계;상기 트렌치를 포함한 반도체 전체 구조 상에 버퍼 산화막을 형성하는 단계;상기 트렌치와 상기 버퍼 산화막을 포함한 반도체 전체 구조 상에 폴리 실리콘막을 형성하는 단계;산화 공정으로 상기 폴리 실리콘막을 산화시켜 상기 트렌치를 상기 버퍼 산화막과 산화된 상기 폴리 실리콘막으로 이루어진 절연막으로 매립하는 단계; 및식각 공정으로 상기 절연막을 상기 트렌치에 잔류시켜 소자 분리막을 형성하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 반도체 기판 상에 스크린 산화막, 패드 질화막을 순차적으로 형성하는 단계;상기 스크린 산화막과 패드 질화막 및 반도체 기판을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 반도체 전체 구조 상에 버퍼 산화막을 형성하는 단계;상기 트렌치와 상기 버퍼 산화막을 포함한 반도체 전체 구조 상에 폴리 실리콘막을 형성하는 단계;산화 공정으로 상기 폴리 실리콘막을 산화시켜 상기 트렌치를 상기 버퍼 산화막과 산화된 상기 폴리 실리콘막으로 이루어진 절연막으로 매립하는 단계;식각 공정으로 상기 절연막을 상기 트렌치에만 잔류시켜 소자 분리막을 형성하는 단계; 및상기 패드 질화막과 상기 스크린 산화막을 제거하는 단계를 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 2 항에 있어서,상기 패드 질화막 및 상기 스크린 산화막을 제거한 후, 상기 반도체 기판 보다 높게 돌출된 상기 소자 분리막 사이에 터널 산화막과 폴리 실리콘막을 순차적으로 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 2 항에 있어서,상기 스크린 산화막은 50~80Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 2 항에 있어서,상기 스크린 산화막은 습식 또는 건식 산화 방식으로 750~800℃의 온도에서 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 2 항에 있어서,상기 패드 질화막은 1500~2000Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 트렌치 형성 후, 상기 버퍼 산화막을 형성하기 전에 상기 트렌치를 포함한 반도체 전체 구조상에 DCS-HTO 박막으로 라이너 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서,상기 라이너 산화막은 저압 화학 기상 증착법으로 50~200Å의 두께로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 7 항에 있어서,상기 라이너 산화막은 770~830℃의 온도와 0.1~1torr의 압력에서 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 버퍼 산화막은 03-TEOS 또는 PSZ(Poly Silazane)인 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 폴리 실리콘막은 불순물이 주입되지 않는 폴리 실리콘막인 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 폴리 실리콘막은 SiH4 또는 Si2H6 가스를 이용한 저압 화학 기상 증착법으로 형성하는 반도체 소자의 소자 분리막 형성 방법.
- 제 12 항에 있어서,상기 저압 화학 기상 증착법은 480~620℃의 온도와 0.1~3torr의 압력에서 실시하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 절연막의 두께는 상기 트렌치 폭의 1/2 보다 작은 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 산화 공정은 스팀 어닐 공정 또는 건식 산화 공정을 사용하는 반도체 소자의 소자 분리막 형성 방법.
- 제 15 항에 있어서,상기 스팀 어닐 공정은 촉매를 이용한 WVG와 레디컬을 이용하여 감압 상태에서 진행하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 산화 공정 후, 상기 식각 공정 전에 상기 절연막과 상기 산화된 폴리 실리콘막을 포함한 반도체 전체 구조상에 PE 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 산화 공정 후, 상기 식각 공정 전에 상기 절연막을 포함한 반도체 전체 구조 상에 CMP 마진 확보용 산화막을 형성하는 단계를 더 포함하는 반도체 소자의 소자 분리막 형성 방법.
- 제 2 항에 있어서,상기 패드 질화막을 제거하는 단계는 H3PO4를 이용한 식각 공정으로 실시하는 반도체 소자의 소자 분리막 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050038842A KR20060117431A (ko) | 2005-05-10 | 2005-05-10 | 반도체 소자의 소자 분리막 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050038842A KR20060117431A (ko) | 2005-05-10 | 2005-05-10 | 반도체 소자의 소자 분리막 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060117431A true KR20060117431A (ko) | 2006-11-17 |
Family
ID=37704900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050038842A KR20060117431A (ko) | 2005-05-10 | 2005-05-10 | 반도체 소자의 소자 분리막 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060117431A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849725B1 (ko) * | 2007-06-28 | 2008-08-01 | 주식회사 하이닉스반도체 | 급속 증기 증착법을 이용한 반도체 소자의 소자분리막형성방법 |
-
2005
- 2005-05-10 KR KR1020050038842A patent/KR20060117431A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100849725B1 (ko) * | 2007-06-28 | 2008-08-01 | 주식회사 하이닉스반도체 | 급속 증기 증착법을 이용한 반도체 소자의 소자분리막형성방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009099909A (ja) | 半導体装置の製造方法 | |
| JP5121102B2 (ja) | 半導体装置の製造方法 | |
| KR101002474B1 (ko) | 반도체 메모리 소자의 소자 분리막 형성 방법 | |
| KR20080095621A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100823703B1 (ko) | 소자 분리 구조물, 이의 형성 방법, 이를 포함하는 반도체장치 및 그 제조 방법 | |
| KR100673242B1 (ko) | 플래쉬 메모리 소자의 유전체막 제조방법 | |
| JP2007019191A (ja) | 半導体装置とその製造方法 | |
| KR100691939B1 (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100745954B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100994891B1 (ko) | 반도체 메모리 소자의 소자 분리막 형성 방법 | |
| KR20060117431A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100475025B1 (ko) | 반도체소자의 소자분리절연막 형성방법 | |
| KR100894792B1 (ko) | 반도체 메모리 소자의 소자 분리막 형성 방법 | |
| KR20090026514A (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR20070002945A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR100891424B1 (ko) | 플래시 메모리 소자 및 이의 형성 방법 | |
| KR100779370B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
| KR100675879B1 (ko) | 반도체장치의 ｓｔｉ형 소자분리막 형성방법 | |
| KR100822608B1 (ko) | 반도체 메모리 소자의 소자 분리막 형성 방법 | |
| KR20060104829A (ko) | 플래쉬 메모리 소자의 소자 분리막 형성 방법 | |
| KR100822606B1 (ko) | 반도체 메모리 소자의 소자 분리막 형성 방법 | |
| KR20080015589A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR20060131343A (ko) | 반도체 장치의 패턴 매립 방법 | |
| KR20010003299A (ko) | 트렌치 소자분리 공정을 이용한 반도체 소자 제조방법 | |
| KR20090080284A (ko) | 반도체 소자의 트렌치 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |