KR20090080284A - 반도체 소자의 트렌치 형성 방법 - Google Patents

반도체 소자의 트렌치 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계 및 손상된 상기 트렌치의 측벽을 치유하고 상기 트렌치 표면이 인장 응력을 갖도록 상기 트렌치의 측벽에 대해 질화막을 형성하는 단계를 포함하기 때문에, 트렌치 측벽에 노출된 도전막의 측벽이 산화되고 후속하는 세정 공정 또는 식각 공정을 통해 도전막의 측벽이 제거되어 도전막의 폭이 좁아지는 문제점을 방지할 수 있다.
질화막, 질화 처리, 인장 응력, 트렌치

Description

반도체 소자의 트렌치 형성 방법{Method of forming a trench in semiconductor device}
본 발명은 반도체 소자의 트렌치 형성 방법에 관한 것으로, 특히 트렌치 측벽에 노출되는 도전막의 손실을 방지할 수 있는 반도체 소자의 트렌치 형성 방법에 관한 것이다.
일반적으로 실리콘 웨이퍼에 형성되는 반도체 장치는 각각의 반도체 소자들을 전기적으로 분리하기 위한 소자 분리 영역을 포함한다. 이러한 소자 분리 영역을 형성하는 공정은 모든 제조 단계에 있어서 초기 단계의 공정으로써 활성 영역의 크기 및 후속하는 공정 단계의 공정 마진을 좌우할 수 있다. 따라서, 반도체 장치가 고집적화되고 미세화 되어감에 따라 각 개별 소자의 크기를 축소하는 것뿐만 아니라 소자 분리 영역의 축소에 대한 연구가 활발히 진행되고 있다.
이러한 소자 분리 영역에는 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 방법에 의해 필드 산화막(field oxide)이 형성되며, 이로써 활성 영역이 한정된다. 이 중에서 LOCOS 방법은, 활성영역을 한정하는 산화 방지 마스크인 질화막(nitride)을 반도체 기판상에 형성하고 패터닝(patterning)하여 반도체 기판의 소정 부분을 노출시킨 후, 노출된 반도체 기판을 산화시켜 소자 분리 영역으로 이용되는 필드 산화막을 형성한다. LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점이 있지만, 측면 산화에 의한 버즈 비크(bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인(source/drain) 영역의 유효 면적을 감소시킨다. 또한, 필드 산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설 전류가 많은 단점이 있다. 또한 최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체 소자와 반도체 소자를 분리하는 소자 분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이를 해결하기 위해 적용된 STI(Shallow Trench Isolation) 방법을 설명하면 다음과 같다. 먼저, 반도체 기판상에 터널 절연막과 플로팅 게이트용 폴리 실리콘막을 형성한다. 그리고, 폴리 실리콘막 상에는 하드 마스크로써 폴리 실리콘과 식각 선택비가 다른 질화막을 형성하고 질화막을 패터닝하여 질화막 패턴을 형성한다. 이어서, 질화막 패턴을 하드 마스크로 사용하는 식각 공정으로 반도체 기판을 소정 깊이까지 식각하여 트렌치(trench)를 형성하고 트렌치에 절연막, 예를 들면 산화막으로 갭필(gap fill)한다. 이러한 산화막으로는 막질이 치밀하여 소자 분리막의 성능을 향상시킬 수 있는 고밀도 플라즈마(High Density Plasma; HDP) 산화막을 사용할 수 있다. 이후에 화학적 기계적 연마(Chemical Mechanical Polishing; CMP)함으로써 트렌치를 매립하는 소자 분리막을 형성한다.
이렇게 STI 공정 중에 형성되는 트렌치의 측벽은 식각 공정중에 손상될 수 있다. 이러한 트렌치 측벽의 손상을 치유하기 위하여 트렌치 형성 후 트렌치의 측벽에 산화막을 형성할 수 있다. 하지만, 이러한 산화막 형성시 트렌치 측벽에 노출된 도전막의 측벽에도 산화막이 형성될 수 있으며, 도전막의 측벽에 형성된 산화막은 후속하는 세정 공정등을 통해 제거될 수 있다.
도 3은 통상적인 플래시 메모리의 단면을 나타낸 SEM(Scanning Electron Microscope) 사진이다.
도 3을 참조하면, 전술한 바와 같이 제거된 도전막의 측벽(도면부호 A)으로 인하여 도전막의 폭이 감소하게 된다. 이 경우 플로팅 게이트에 저장되는 전하량이 줄어들게 되어 셀 분포 특성이 열화되거나 프로그램 속도가 저하될 수 있다. 또한, 플로팅 게이트의 오목한 측벽 프로파일로 인하여 후속하는 트렌치 갭필 공정에서 절연막에 오버행(overhang)이 발생할 수도 있다.
본 발명은 트렌치 식각 후 트렌치 측벽에 대한 치유 공정으로써 질화 공정 또는 질화막 형성 공정을 실시함으로써, 트렌치 측벽에 노출된 도전막이 산화되는 것을 방지할 수 있다.
본 발명의 일측면에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계 및 손상된 상기 트렌치의 측벽을 치유하고 상기 트렌치 표면이 인장 응력을 갖도록 상기 트렌치의 측벽에 대해 질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 질화막은 DCS SiH4와 NH3를 사용하여 형성할 수 있다. 상기 질화막은 상기 DCS SiH4를 10∼50sccm의 유량으로 공급하고 상기 NH3를 300∼1000 sccm의 유량으로 공급하는 상태에서 0.1∼0.5torr의 압력과 500∼800℃의 온도에서 형성할 수 있다.
본 발명의 타측면에 따른 반도체 소자의 트렌치 형성 방법은, 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계 및 손상된 상기 트렌치의 측벽을 치유하기 위하여 상기 트렌치의 측벽에 대해 질화 처리를 실시하는 단계를 포함하는 것을 특징으로 한다.
상기 질화 처리는 열처리 방법 또는 플라즈마를 이용한 방법으로 실시할 수 있다. 상기 열처리 방법 또는 상기 플라즈마를 이용한 방법은 N2 가스, NHx 가스 또는 NOx 가스 중 어느 하나 또는 두 개 이상 혼합한 가스 분위기에서 실시할 수 있다. 상기 열처리 방법은 600∼900℃의 온도의 10∼180 초 동안 실시할 수 있다. 상기 플라즈마를 이용한 방법은 웨이퍼 온도를 300∼700℃의 범위로 하여 300W∼7kW의 소스 파워를 인가하여 10∼180 초 동안 실시할 수 있다.
본 발명의 반도체 소자의 트렌치 형성 방법에 따르면, 트렌치 측벽에 노출된 도전막의 측벽이 산화되고 후속하는 세정 공정 또는 식각 공정을 통해 도전막의 측벽이 제거되어 도전막의 폭이 좁아지는 문제점을 방지할 수 있다. 이로써, 트렌치의 측벽을 치유하기 위하여 트렌치의 측벽에 산화막을 형성할 때보다 커플링 비가 증가될 수 있고 셀 분포 특성 및 프로그램 속도가 증가될 수 있다. 또한, 트렌치 측벽에 인장력을 가진 질화막을 형성할 경우 리텐션 특성 또는 리프레시 특성이 향상될 수 있다. 또한, 트렌치를 절연막으로 갭필할 때 도전막의 오목한 측벽 프로파일로 인하여 절연막에 오버행이 발생되는 문제점을 해결할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다.
그러나, 본 발명은 이하에서 설명하는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예 에 한정되는 것은 아니다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. 또한, 임의의 막이 다른 막 또는 반도체 기판 '상'에 형성된다고 기재된 경우 상기 임의의 막은 상기 다른 막 또는 상기 반도체 기판에 직접 접하여 형성될 수도 있고, 그 사이에 제3의 막이 개재되어 형성될 수도 있다. 또한, 도면에 도시된 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장될 수 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(102) 상에 스크린 산화막(screen oxide; 도시하지 않음)을 형성한다. 그리고, 반도체 기판(102)에 대해 웰 이온 주입 공정과 문턱 전압 이온 주입 공정을 실시한다. 웰 이온 주입 공정은 반도체 기판(102)에 웰 영역을 형성하기 위해 실시되고, 문턱 전압 이온 주입 공정은 트랜지스터와 같은 반도체 소자의 문턱 전압을 조절하기 위해 실시된다. 이때, 스크린 산화막(도시하지 않음)은 웰 이온 주입 공정 또는 문턱 전압 이온 주입 공정시 반도체 기판(102)의 표면(surface)이 손상되는 것을 방지한다. 이로써, 반도체 기판(102)에는 웰 영역(도시하지 않음)이 형성되고, 웰 영역은 트리플(triple) 구조로 형성될 수 있다.
이어서, 스크린 산화막(도시하지 않음)을 제거한 후, 반도체 소자 중 플래시 메모리 소자를 형성하는 공정을 일실시예로 설명하기 위하여, 반도체 기판(102) 상에 터널 절연막(104)을 형성한다. 터널 절연막(104)은 F/N 터널링(Fowler/Nordheim tunneling) 현상을 통해 터널 절연막(104) 하단의 반도체 기판(102)에서 터널 절연막(104) 상부에 형성되는 플로팅 게이트로 전자가 통과하거나, 반대로 플로팅 게이트에서 터널 절연막 하단의 반도체 기판(102)으로 전자가 통과할 수 있다. 터널 절연막(104)은 산화막으로 형성할 수 있다.
터널 절연막(104) 상에는 플로팅 게이트용 도전막(106)을 형성한다. 프로그램 동작시 반도체 기판(102)의 전자가 터널 절연막(104)을 통과하여 제1 도전층(106)으로 축적되거나, 소거 동작시 도전막(106)에 저장된 전하가 터널 절연막(104)을 통해 반도체 기판(102)으로 방출될 수 있다. 도전막(106)은 폴리 실리콘으로 형성하는 것이 바람직하다.
도전막(106) 상에는 하드 마스크막(108)이 형성된다. 하드 마스크막(110)은 질화막으로 형성할 수 있다. 그리고 도전막(106)과 하드 마스크막(108)사이에는 산화막으로 형성되는 버퍼막(도시하지 않음)을 더욱 형성할 수 있다.
도 1b를 참조하면, 하드 마스크막(108)상에 포토 레지스트 패턴(도시하지 않음)을 형성한다. 포토 레지스트 패턴(도시하지 않음)은 반도체 기판(102)의 소자 분리 영역 상부가 오픈(open)되도록 형성한다. 그리고 포토 레지스트 패턴(도시하지 않음)을 이용한 식각 공정으로 하드 마스크막(108), 도전막(106), 터널 절연막(104) 및 반도체 기판(102)을 식각한다. 이로써, 반도체 기판(102)의 소자 분리 영역 상에 트렌치(도면부호 T)가 형성되고 트렌치(도면부호 T)의 양측에는 활성 영역이 한정된다. 이후에, 포토 레지스트 패턴(도시하지 않음)은 제거된다.
이때, 트렌치(도면부호 T)를 형성하기 위한 식각 공정중에 트렌치(도면부호 T)의 측벽에는 손상이 발생될 수 있다.
도 1c를 참조하면, 트렌치(도면부호 T) 측벽에 발생된 손상을 치유하기 위하여 트렌치(도면부호 T)의 측벽에 질화막(110)을 형성할 수 있다. 질화막(110)을 형성함으로서 트렌치(도면부호 T) 측벽에 발생된 손상을 치유함은 물론, 질화막(110)으로 인하여 트렌치(도면부호 T)의 표면에 인장응력이 형성된다. 트렌치(도면부호 T)에 인장응력이 형성되면 플래시 소자의 경우 리텐션(retention) 특성이 향상될 수 있고 디램 소자의 경우 리프래시(reflesh) 특성이 개선될 수 있다.
도 2는 질화막의 스트레스와 온도 사이의 관계를 나타낸 그래프로써, 500∼800℃의 온도에서 스트레스가 최대로 발생하는 것을 알 수 있다. 따라서, 질화막(110)은 DCS SiH4를 10∼50sccm의 유량으로 공급하고 NH3를 300∼1000 sccm의 유량으로 공급하는 상태에서 0.1∼0.5torr의 압력과 500∼800℃의 온도에서 형성하는 것이 바람직하다.
또는, 트렌치(도면부호 T)의 측벽에 질화막(110)을 형성하지 않고 트렌치(도면부호 T) 측벽에 형성된 손상을 치유하기 위하여 트렌치(도면부호 T)의 측벽에 대해 질화 처리를 실시할 수 있다. 이러한 질화 처리를 통해서도 트렌치(도면부호 T) 측벽에 발생된 결함을 치유할 수 있다. 이러한 질화 처리는 열처리 방법 중 하나인 급속 열 질화처리(Rapid Thermal Nitradation; RTN) 방법 또는 플라즈마를 이용한 방법으로 실시할 수 있다. 급속 열 질화처리 방법은 600∼900℃의 온도의 N2 가스, N과 H를 포함하는 NHx 가스 및 N과 O를 포함하는 NOx 가스 중 어느 하나 또는 두 개 이상 혼합한 가스 분위기에서 10∼180 초 동안 실시할 수 있다. 또한 플라즈마를 이용한 방법은 플라즈마 질화 처리 조건으로 웨이퍼 온도를 300∼700℃의 범위로 하여 N2 가스, NHx 가스 또는 NOx 가스 중 어느 하나 또는 두 개 이상 혼합한 가스 분위기에서 300W∼7kW의 소스 파워를 인가하여 10∼180 초 동안 실시할 수 있다.
이와 같이, 트렌치(도면부호 T)의 측벽에 질화막(110)을 형성하거나 질화 처리를 함으로써 후속하는 공정에서 트렌치(도면부호 T)를 산화막으로 갭필하는 공정에서 도전막(106)의 측벽이 산화되지 않는다. 이에 따라, 트렌치(도면부호 T)를 산화막으로 갭필한 뒤 산화막의 일부에 대해 식각 공정을 실시하거나 세정 공정을 실시할 때, 산화된 도전막(106)의 측벽이 제거되어 도전막(106)의 폭이 좁아지는 문제점을 방지할 수 있다. 이로써, 트렌치(도면부호 T)의 측벽에 산화막을 형성할 때보다 커플링 비가 증가될 수 있고 셀 분포 특성 및 프로그램 속도가 증가될 수 있다. 또한, 트렌치(도면부호 T) 측벽에 인장력을 가진 질화막(110)을 형성할 경우 리텐션 특성 또는 리프레시 특성이 향상될 수 있다. 또한, 트렌치를 절연막으로 갭필할 때 도전막(106)의 오목한 측벽 프로파일로 인하여 절연막에 오버행이 발생되는 문제점을 해결할 수 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체 소자의 트렌치 형성 방법을 설명하기 위하여 도시한 소자의 단면도이다.
도 2는 질화막의 스트레스와 온도 사이의 관계를 나타낸 그래프이다.
도 3은 통상적인 플래시 메모리의 단면을 나타낸 SEM사진이다.
<도면의 주요 부분에 대한 부호 설명>
102 : 반도체 기판 104 : 터널 절연막
106 : 도전막 108 : 하드 마스크
110 : 질화막

Claims (8)

  1. 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계; 및
    손상된 상기 트렌치의 측벽을 치유하고 상기 트렌치의 표면이 인장 응력을 갖도록 상기 트렌치의 측벽에 대해 질화막을 형성하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
  2. 제1항에 있어서,
    상기 질화막은 DCS SiH4와 NH3를 사용하여 형성하는 반도체 소자의 트렌치 형성 방법.
  3. 제2항에 있어서,
    상기 질화막은 상기 DCS SiH4를 10∼50sccm의 유량으로 공급하고 상기 NH3를 300∼1000 sccm의 유량으로 공급하는 상태에서 0.1∼0.5torr의 압력과 500∼800℃의 온도에서 형성하는 반도체 소자의 트렌치 형성 방법.
  4. 반도체 기판의 소자 분리 영역에 트렌치를 형성하는 단계; 및
    손상된 상기 트렌치의 측벽을 치유하기 위하여 상기 트렌치의 측벽에 대해 질화 처리를 실시하는 단계를 포함하는 반도체 소자의 트렌치 형성 방법.
  5. 제4항에 있어서,
    상기 질화 처리는 열처리 방법 또는 플라즈마를 이용한 방법으로 실시하는 반도체 소자의 트렌치 형성 방법.
  6. 제5항에 있어서,
    상기 열처리 방법 또는 상기 플라즈마를 이용한 방법은 N2 가스, N과 H를 포함하는 NHx 가스 및 N과 O를 포함하는 NOx 가스 중 어느 하나 또는 두 개 이상 혼합한 가스 분위기에서 실시하는 반도체 소자의 트렌치 형성 방법.
  7. 제6항에 있어서,
    상기 열처리 방법은 600∼900℃의 온도에서 10∼180 초 동안 실시하는 반도체 소자의 트렌치 형성 방법.
  8. 제6항에 있어서,
    상기 플라즈마를 이용한 방법은 300∼700℃의 온도에서 300W∼7kW의 소스 파워를 인가하여 10∼180 초 동안 실시하는 반도체 소자의 트렌치 형성 방법.
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