KR100822606B1 - 반도체 메모리 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 트렌치 내부에 HDP 산화막보다 식각률이 낮은 HTO 산화막을 이용하여 라이너 산화막을 형성함으로써, 후속 EFH를 제어하기 위한 세정 공정시 상단 가운데 부분이 들어간 즉, 요(凹) 패턴의 소자 분리막을 형성함으로써, 후속 형성되는 유전체막의 커플링비를 증가시키고, 셀간 인터퍼런스 효과를 감소시킬 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법을 개시한다.
반도체, 소자 분리막, EFH, HTO 산화막
Description
도 1은 종래 기술에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2 내지 도 6 본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 산화막
102 : 플로팅 게이트용 도전막 103 : 버퍼 산화막
104 : 패드 질화막 105 : 하드 마스크 패턴
106 : 트렌치 107 : 월 산화막
108 : 라이너 산화막 109 : 소자 분리막
본 발명은 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것으로, 특히 소자의 커플링 비를 증가시킬 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법에 관한 것이다.
반도체 회로에서는 반도체 기판 상부에 형성된 단위소자 예컨대, 트랜지스터, 다이오드 또는 저항 등을 전기적으로 분리하는 것이 필요하다. 따라서, 이러한 소자 분리 공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.
이러한 소자 분리를 형성하기 위한 방법으로 반도체 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS라 함)이 많이 사용되어 왔다. 그러나, 이러한 LOCOS 소자 분리에 의하면 반도체 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(Bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아지게 되어 문턱전압(Threshold voltage)이 증가하게 되므로 예컨대, 트랜지스터 등의 전기적 특성을 악화시키는 문제점이 발생하게 된다.
한편, 트렌치 소자 분리(Shallow Trench Isolation, 이하 STI라 함) 공정은 반도체 소자의 설계규칙(Design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈 비크에 따른 액티브 영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자 분리 공정으로 부각되고 있다.
도 1은 종래 기술에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설 명하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(11) 및 플로팅 게이트용 폴리 실리콘막(12)을 형성하고, 이를 선택 식각하여 반도체 기판(10)의 소자 분리 영역을 노출시킨 다음, 노출된 반도체 기판(10)을 식각함으로써 트렌치(13)를 형성한다. 이어 트렌치(13)를 절연막으로 채워 소자 분리막(14)을 형성한다.
여기서, 소자분리막(14) 형성 전에 일련의 트렌치(13) 측벽 희생산화 공정(건식 식각에 의한 반도체 표면의 식각 결함의 제거 목적) 및 트렌치(13) 측벽 재산화 공정 등을 실시하는 바, 여기서는 설명의 간략화를 위해 생략하였다.
소자 분리막 형성 공정 후 전체 구조 상에 형성되는 ONO 유전체막의 두께는 반도체 메모리 소자의 커플링 비(coupling ratio)를 결정하는데 중요한 역할을 한다. 커플링 비를 높이기 위해 반도체 메모리 소자의 고집적화가 진행됨에 따라 ONO 유전체막의 두께는 점차 줄어드는 추세에 있다. 그리고 트렌치의 CD가 감소하여 기존의 HDP 산화막 만을 이용한 갭필 공정이 어려워지고 있어 점성이 큰 PSZ(Polysilazal-SOG) 계열의 박막을 이용하여 소자 분리막 형성 공정을 진행하고 있다. 그런데 갭필 공정시 PSZ의 식각 비가 매우 커서 터널 산화막의 손상을 방지할 목적으로 PSZ 증착 공정 전 HDP 산화막을 이용하여 라이너 산화막을 형성해 주게 되면, PSZ와 HDP의 식각비 차이로 인해 ONO 유전체막 프리 세정(pre cleaning) 공정시 라이너 산화막이 완전히 제거되지 못하고 잔류하는 문제점이 발생하게 된다. 이로 인해 플로팅 게이트 측벽에 미처 제거되지 못한 산화막층이 존재하게 되어 전체적으로 ONO 유전체막의 두께가 두꺼워지는 결과를 가져오게 된다. ONO 유전 체막의 두께가 두꺼워지게 되면, 커플링 비가 작아져 프로그램 스피드를 저하 시키는 결과를 가져오게 된다. 만약 라이너 산화막을 완전히 제거하기 위해 식각 공정을 더 해주게 되면 EFH(Effective Field Height)가 매우 낮아지며 터널 산화막의 손상이 유발되어 소자에 심각한 열화를 가져올 수 있다.
본 발명이 이루고자 하는 기술적 과제는 트렌치 내부에 HDP 산화막보다 식각률이 낮은 HTO 산화막을 이용하여 라이너 산화막을 형성함으로써, 후속 EFH를 제어하기 위한 세정 공정시 상단 가운데 부분이 들어간 즉, 요(凹) 패턴의 소자 분리막을 형성함으로써, 후속 형성되는 유전체막의 커플링비를 증가시키고, 셀간 인터퍼런스 효과를 감소시킬 수 있는 반도체 메모리 소자의 소자 분리막 형성 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법은 반도체 기판 상에 터널 산화막, 플로팅 게이트용 도전막, 버퍼 산화막, 패드 질화막, 하드 마스크 패턴을 순차적으로 형성하는 단계와, 상기 하드 마스크 패턴을 이용한 식각공정으로 상기 패드 질화막, 상기 버퍼 산화막, 상기 플로팅 게이트용 도전막, 상기 터널 산화막, 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계와, 상기 트렌치를 포함한 전체 구조 상에 라이너 산화막을 형성하는 단계와, 상기 라이너 산화막을 포함한 전체 구조 상에 절연막을 증착하여 상기 트렌치 내부를 채워 소자 분리막을 형성하는 단계, 및 세정 공정을 실시하여 상기 소자 분리막의 높이를 제어하는 동시에 상기 소자 분리막의 상단부를 요(凹)자 모양으로 형성하는 단계를 포함한다.
상기 터널 산화막은 습식 산화 공정을 이용하여 70~80Å의 두께로 형성하고, 상기 플로팅 게이트용 도전막은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하며, 상기 플로팅 게이트용 도전막은 500~550℃ 온도 범위 내에서 SiH4 가스와 PH3 가스를 소스 가스로 하여 300~1500Å 두께로 형성한다.
상기 버퍼 산화막은 LP-CVD 방식을 이용하여 30 내지 100Å 의 두께로 형성하고, 상기 패드 질화막은 LP-CVD 방식을 이용하여 300~1000Å의 두께로 형성한다.
상기 트렌치 형성 단계 이 후, 상기 라이너 산화막 형성 이전에 산화 공정을 실시하여 상기 트렌치를 포함한 전체 구조 상에 20 내지 100Å의 두께의 월 산화막을 형성하는 단계를 더 포함한다.
상기 라이너 산화막은 상기 절연막보다 식각률이 낮은 HTO 산화막으로 형성하는 하고, 상기 라이너 산화막은 50~300Å의 두께로 형성한다.
상기 절연막은 PSZ막으로 형성하며, 상기 절연막은 스핀 코팅 방식을 이용하여 3000~6000Å의 두께로 형성한다.
상기 절연막을 증착한 후, 상기 세정 공정 전에 c-WVG(Catalythic Water Vapor Generator) 공정을 이용하여 300~500℃에서 1차 큐어링하고, 550~700℃에서 2차 큐어링을 연속적으로 실시하고 최종적으로 850~1000℃의 온도범위에서 N2 가스만을 이용한 열처리 공정을 실시하는 단계를 더 포함한다.
상기 소자 분리막을 형성하는 단계 후, 상기 세정 공정 전에 CMP 공정을 진행하여 상기 패드 질화막의 상부를 노출시키는 단계, 및 BOE와 H3PO4을 이용한 식각 공정으로 상기 패드 질화막과 상기 버퍼 산화막을 제거하는 단계를 더 포함한다.
상기 요(凹)자 모양의 상단부를 갖는 소자 분리막은 상기 라이너 산화막과 상기 절연막의 식각비 차이를 이용하여 상기 절연막을 상기 라이너 산화막보다 더 식각하여 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 6 본 발명의 일실시 예에 따른 반도체 메모리 소자의 소자 분리막 형성 방법을 설명하기 위한 소자의 단면도이다.
도 2를 참조하면, 반도체 기판(100) 상에 터널 산화막(101), 플로팅 게이트 용 도전막(102), 버퍼 산화막(103), 패드 질화막(104), 및 하드 마스크 패턴(105)를 순차적으로 형성한다. 터널 산화막(101)은 습식 산화 공정을 이용하여 70~80Å 으로 증착하고, 후속 공정으로 N2O 어닐링 공정을 실시하여 터널 산화막(101) 내부의 질화물(nitrogen)을 결합(incorporation)시켜서 트랩 차지 밀도(trap density)를 줄이고 신뢰성을 향상시키는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 500~550℃ 온도 범위 내에서 SiH4 가스와 PH3 가스를 소스 가스로 하여 형성하는 것이 바람직하다. 플로팅 게이트용 도전막(102)은 300~1500Å 두께로 증착하는 것이 바람직히다. 버퍼 산화막(103)은 플로팅 게이트용 도전막(102)과 패드 질화막(104)과의 스트레스 완화를 위해 30 내지 100Å 의 두께로 형성하는 것이 바람직하다. 버퍼 산화막(103)은 LP-CVD 방식을 이용하여 형성하는 것이 바람직하다. 패드 질화막(104)은 LP-CVD 방식을 이용하여 300~1000Å의 두께로 형성하는 것이 바람직하다. 하드 마스크 패턴(105)은 LP-CVD 방식을 이용하여 100~400Å의 두께로 형성하는 것이 바람직하다.
이 후, 하드 마스크 패턴(105)을 이용한 식각 공정으로 패드 질화막(104), 버퍼 산화막(103), 플로팅 게이트용 도전막(102), 터널 산화막(101), 및 반도체 기판(100)을 순차적으로 식각하여 트렌치(106)를 형성한다.
도 3을 참조하면, 산화 공정을 진행하여 트렌치(106)를 포함한 전체 구조 상에 월 산화막(107)을 형성한다. 월 산화막(106)은 트렌치 식각 공정시 발생하는 식 각 데미지를 완화시키며 액티브 영역의 CD를 감소시키기 위하여 형성한다. 월 산화막(107)은 레디컬 산화방식으로 플로팅 게이트용 도전막(102)의 재결정화를 방지하기 위하여 700 내지 1000℃의 온도범위에서 형성하는 것이 바람직하다. 월 산화막(107)은 20 내지 100Å의 두께로 형성하는 것이 바람직하다. 이 후, 월 산화막(107)을 포함한 전체 구조 상에 라이너 산화막(108)을 형성한다. 라이너 산화막(108)은 스텝 커버레이지가 우수한 HTO 박막을 이용하여 50~300Å의 두께로 형성하는 것이 바람직하다. HTO 박막은 HDP 산화막과 비교하여 식각률이 약 1/2수준이다.
도 4를 참조하면, 라이너 산화막(108)을 포함한 전체 구조 상에 PSZ막(109)을 증착한다. PSZ막(109)은 스핀 코팅 방식을 이용하여 3000~6000Å의 두께로 형성하는 것이 바람직하다. 이 후 PSZ막(109) 내부의 불순물을 제거하고 식각 비를 상승시키기 위하여 c-WVG(Catalythic Water Vapor Generator) 공정을 이용하여 300~500℃에서 1차 큐어링하고, 550~700℃에서 2차 큐어링을 연속적으로 실시하고 최종적으로 850~1000℃의 온도범위에서 N2 가스만을 이용한 열처리 공정을 실시하는 것이 바람직하다. 이 후, 패드 질화막(104)의 상부가 노출되도록 CMP 공정을 실시한다. 이 후, 추가로 큐어링 공정을 진행하여 PSZ막(109)의 식각 비를 더욱 감소시킬 수 있다.
도 5를 참조하면, 식각 공정을 실시하여 패드 질화막(104)와 버퍼 산화막(103)을 제거한다. 식각 공정은 BOE와 H3PO4을 이용하여 실시하는 것이 바람직하다. 버퍼 산화막(103)을 제거하는 동시에 월 산화막(107), 라이나 산화막(108), 및 PSZ막(109) 상부가 같이 식각된다.
도 6을 참조하면, 세정 공정을 실시하여 EFH가 원하는 수준이 되도록 타겟을 제어하여 소자 분리막(107, 108, 109)의 상단부를 식각한다. 세정공정은 100:1 내지 500:1로 물에 희석된 HF 용액을 이용하여 진행하는 것이 바람직하다. 이때 라이너 산화막(108)과 PSZ막(107)의 식각비 차이로 인하여 소자 분리막(107, 108, 109) 상단부의 가운데 부분이 더욱 식각되어 즉, 소자 분리막(107, 108, 109)의 상단부가 요(凹) 모양으로 식각되어 소자의 커플링 비가 증가하고, 셀간 인터퍼런스가 감소하여 소자의 전기적 특성이 개선된다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
본 발명의 일실시 예에 따르면, 트렌치 내부에 HDP 산화막보다 식각률이 낮은 HTO 산화막을 이용하여 라이너 산화막을 형성함으로써, 후속 EFH를 제어하기 위한 세정 공정시 상단 가운데 부분이 들어간 즉, 요(凹) 패턴의 소자 분리막을 형성함으로써, 후속 형성되는 유전체막의 커플링비를 증가시키고, 셀간 인터퍼런스 효과를 감소시킬 수 있다.
Claims (15)
- 반도체 기판 상에 터널 산화막, 플로팅 게이트용 도전막, 버퍼 산화막, 패드 질화막, 하드 마스크 패턴을 순차적으로 형성하는 단계;상기 하드 마스크 패턴을 이용한 식각공정으로 상기 패드 질화막, 상기 버퍼 산화막, 상기 플로팅 게이트용 도전막, 상기 터널 산화막, 및 상기 반도체 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 전체 구조 상에 라이너 산화막을 형성하는 단계; 및상기 라이너 산화막을 포함한 전체 구조 상에 절연막을 증착하여 상기 트렌치 내부를 채워 소자 분리막을 형성하되, 상기 절연막은 상기 라이너 산화막보다 식각률이 높은 물질로 형성하는 단계; 및세정 공정을 실시하여 상기 소자 분리막의 높이를 제어하는 동시에 상기 소자 분리막의 상단부를 요(凹)자 모양으로 형성하는 단계를 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 터널 산화막은 습식 산화 공정을 이용하여 70~80Å의 두께로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 도전막은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 도전막은 500~550℃ 온도 범위 내에서 SiH4 가스와 PH3 가스를 소스 가스로 하여 300~1500Å 두께로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 버퍼 산화막은 LP-CVD 방식을 이용하여 30 내지 100Å 의 두께로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 질화막은 LP-CVD 방식을 이용하여 300~1000Å의 두께로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 트렌치 형성 단계 이 후, 상기 라이너 산화막 형성 이전에 산화 공정을 실시하여 상기 트렌치를 포함한 전체 구조 상에 20 내지 100Å 의 두께의 월 산화막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 라이너 산화막은 상기 절연막보다 식각률이 낮은 HTO 산화막으로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 라이너 산화막은 50~300Å의 두께로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 절연막은 PSZ막으로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 절연막은 스핀 코팅 방식을 이용하여 3000~6000Å의 두께로 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 절연막을 증착한 후, 상기 세정 공정 전에 c-WVG(Catalythic Water Vapor Generator) 공정을 이용하여 300~500℃에서 1차 큐어링하고, 550~700℃에서 2차 큐어링을 연속적으로 실시하고 최종적으로 850~1000℃의 온도범위에서 N2 가스만을 이용한 열처리 공정을 실시하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 소자 분리막을 형성하는 단계 후, 상기 세정 공정 전에 CMP 공정을 진행하여 상기 패드 질화막의 상부를 노출시키는 단계; 및BOE와 H3PO4을 이용한 식각 공정으로 상기 패드 질화막과 상기 버퍼 산화막 을 제거하는 단계를 더 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 제 1 항에 있어서,상기 요(凹)자 모양의 상단부를 갖는 소자 분리막은 상기 라이너 산화막과 상기 절연막의 식각비 차이를 이용하여 상기 절연막을 상기 라이너 산화막보다 더 식각하여 형성하는 반도체 메모리 소자의 소자 분리막 형성 방법.
- 반도체 기판의 소자 분리 영역을 식각하여 트렌치를 형성하는 단계;상기 트렌치를 포함한 전체 구조 상에 라이너 산화막을 형성하는 단계; 및상기 라이너 산화막을 포함한 전체 구조 상에 절연막을 증착하여 상기 트렌치 내부를 채워 소자 분리막을 형성하되, 상기 절연막은 상기 라이너 산화막보다 식각률이 높은 물질로 형성하는 단계; 및; 및세정 공정을 실시하여 상기 소자 분리막의 높이를 제어하는 동시에 상기 소자 분리막의 상단부를 요(凹)자 모양으로 형성하는 단계를 포함하는 반도체 메모리 소자의 소자 분리막 형성 방법.
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