KR20020010971A - 반도체소자의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 모우트현상을 방지하는데 적합한 소자분리막의 형성 방법에 관한 것으로, 반도체기판상에 패드산화막, 패드질화막을 형성하고 상기 패드질화막상에 소자분리마스크를 형성하는 제 1 단계; 상기 소자분리마스크를 이용하여 상기 패드질화막, 패드산화막, 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 제 2 단계; 상기 트렌치의 측벽을 희생산화 및 측벽산화시키는 제 3 단계; 상기 제 3 단계의 결과물상에 후속 필드산화막의 모우트현상을 방지하기 위해 라이너산화막을 형성하는 제 4 단계; 상기 라이너산화막을 치밀화시키는 제 5 단계; 상기 제 5 단계의 결과물상에 필드산화막으로서 고밀도플라즈마산화막을 형성하는 제 6 단계; 상기 고밀도플라즈마산화막을 화학적기계적연마하여 상기 트렌치에 매립되는 필드산화막을 형성하는 제 7 단계; 및 상기 화학적기계적연마시 연마정지막으로 이용된 상기 패드질화막만을 제거하기 위한 세정공정을 실시하는 제 8 단계를 포함하여 이루어진다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 STI(Shallow Trench Isolation)공정에서 모우트(Moat) 현상을 방지하여 문턱전압 저하를 억제하도록 한 소자분리막의 형성 방법에 관한 것이다.
일반적으로, STI공정은 반도체기판상에 패드산화막, 패드질화막을 형성한 다음, 소자분리마스크 및 식각을 진행하고, 상기 소자분리마스크를 이용하여 하부의 반도체 기판을 소정깊이만큼 식각하여 트렌치를 형성한다. 이어 상기 트렌치의 측벽을 희생산화 및 측벽산화시키고 전면에 라이너산화막을 형성한 다음, 필드산화막으로서 고밀도플라즈마산화막을 형성하고 치밀화를 진행한다. 이어 화학적기계적연마공정을 실시하여 상기 트렌치에 매립되는 필드산화막을 형성하고 패드질화막을 스트립한다.
도 1a 내지 도 1b는 종래기술에 따른 STI(Shallow Trench Isolation) 형성 방법을 도시한 도면이고, 도 2는 종래기술에 따른 STI 공정 흐름도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 패드산화막(12), 패드질화막 (13)을 순차적으로 증착한 다음, 상기 패드질화막(13)상에 감광막을 도포하고 노광 및 현상으로 선택적으로 패터닝하여 소자분리용 마스크(도시 생략)를 형성하고, 상기 소자분리용 마스크를 이용하여 하부의 패드질화막(13), 패드산화막(12)을 식각한다(S1). 계속해서, 하부의 반도체기판(11)을 소정깊이만큼 식각하여 트렌치를 형성한 다음, 상기 트렌치의 측벽을 희생산화 및 측벽산화(14)시키고, 상기 측벽산화된 트렌치상에 라이너산화막(Liner oxide)(15)을 증착한다(S2∼S3).
이어 상기 라이너산화막(15)을 포함한 전면에 치밀화공정을 진행한다(S4).
도 1b에 도시된 바와 같이, 상기 결과물 전면에 갭필산화막으로서 고밀도플라즈마산화막을 증착한 다음, 하부의 패드질화막(13)이 드러날때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP)를 진행하여 상기 트렌치에 매립되는 필드산화막(16)을 형성한다(S5∼S6).
여기서, 상기 고밀도플라즈마산화막을 위한 치밀화(Densification) 공정을 라이너산화막(15)증착후 진행하면 디램(Dram)에서의 리프레쉬시간(Refresh time)이 향상되는 것으로 나타났다.
그러나, 상기의 공정을 사용할 경우, 고밀도플라즈마산화막의 치밀화공정이 생략되었기 때문에 고밀도플라즈마산화막의 습식식각률이 증가하는 문제점이 있다.
상기와 같이, 고밀도플라즈마산화막의 습식식각률이 증가하면 후속 습식식각, 전세정(Precleaning), 화학적기계적연마(CMP) 등에 의한 필드산화막(16)의 손실이 심화된다.
즉, 패드질화막의 스트립공정을 예로 들면, 화학적기계적연마(CMP)후 딥 공정(Dip), 질화막 제거를 위한 H3PO4딥공정 등을 진행하게 된다(S7). 그러나, HDP산화막의 치밀화 공정을 생략하게 되면 습식식각률이 약 1.6배 정도 증가하고 20:1 BOE의 경우 습식용기의 이동시간을 고려하면 약 300Å 두께 이상의 고밀도플라즈마산화막의 손실이 발생한다.
상기와 같이, 고밀도플라즈마산화막 즉, 필드산화막의 손실이 증가하면 필드산화막이 활성영역에 비하여 밑으로 꺼지는 현상(이하 '모우트 현상')이 발생하며, 이런 현상이 발생된 경우는 셀의 문턱전압이 저하되면서 SLRAS(Super Long RAS) 오류가 증가하는 등의 문제점을 초래한다.
이어 상기 패드질화막(13)을 스트립한 후, 후속 게이트산화막형성 공정을 진행한다(S8).
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 필드산화막이 활성영역에 대해 밑으로 꺼지는 모우트현상을 방지하는데 적합한 소자분리막의 형성 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 소자분리막의 공정 단면도,
도 2는 종래기술에 따른 소자분리막의 공정 흐름도,
도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막의 공정 단면도,
도 4는 본 발명의 실시예에 따른 소자분리막의 공정 흐름도,
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 패드산화막
23 : 패드질화막 24 : 트렌치
25 : 측벽산화막 26 : 라이너산화막
27 : 고밀도플라즈마산화막 28 : 필드산화막
상기의 목적을 달성하기 위한 본 발명은 반도체기판상에 패드산화막, 패드질화막을 형성하고 상기 패드질화막상에 소자분리마스크를 형성하는 제 1 단계; 상기 소자분리마스크를 이용하여 상기 패드질화막, 패드산화막, 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 제 2 단계; 상기 트렌치의 측벽을 희생산화 및 측벽산화시키는 제 3 단계; 상기 제 3 단계의 결과물상에 후속 필드산화막의 모우트현상을 방지하기 위해 라이너산화막을 형성하는 제 4 단계; 상기 라이너산화막을 치밀화시키는 제 5 단계; 상기 제 5 단계의 결과물상에 필드산화막으로서 고밀도플라즈마산화막을 형성하는 제 6 단계; 상기 고밀도플라즈마산화막을 화학적기계적연마하여 상기 트렌치에 매립되는 필드산화막을 형성하는 제 7 단계; 및 상기 화학적기계적연마시 연마정지막으로 이용된 상기 패드질화막만을 제거하기 위한 세정공정을 실시하는 제 8 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 소자분리막의 형성 방법을 도시한 도면이고, 도 4는 본 발명의 실시예에 따른 소자분리막의 공정 흐름도이다.
도 3a에 도시된 바와 같이, 반도체기판(21)상에 패드질화막의 스트레스를 감소시키기 위한 패드산화막(22)을 50Å∼100Å의 두께로 증착한 다음, 상기 패드산화막(22)상에 패드질화막(23)을 1100Å∼1300Å의 두께로 형성한다. 이 때, 상기 패드질화막(23)은 후속 화학적기계적연마공정의 배리어막(Barrier) 역할을 하는데, 리소그래피(Lithography) 공정과 필드산화막의 두께 조절을 위해 적절한 두께로 형성된다.
이어 상기 패드질화막(23)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 다음, 상기 패터닝된 감광막을 이용하여 하부의 패드질화막(23), 패드산화막 (22)을 식각하여 필드영역을 노출시킨 다음, 상기 패터닝된 감광막 즉, 소자분리용 마스크를 이용하여 노출된 반도체기판(21)을 식각하여 트렌치를 형성한다(S11).
이어 패터닝된 감광막을 제거한 다음, 트렌치 형성시 형성된 반도체기판(21)의 손실을 제거하기 위해 측벽 희생 산화공정(Wall sacrificed oxidation)을 실시하고, 이 때 상기 희생산화공정으로 형성되는 산화막은 후속 측벽산화(Wall oxidation)를 위한 전세정(Precleaning)에 의하여 제거되며, 측벽산화막(24)은 실리콘인터페이스(Silicon interface)의 계면특성을 향상시키기 위하여 100Å의 두께로 형성된다(S12).
상기와 같이, 측벽산화를 실시하면, 패드산화막(22)의 가장자리 부근이 전세정공정 중의 산화막손실때문에 활성영역으로 파인형태가 된다(25).
도 3b에 도시된 바와 같이, 상기 측벽산화막(24)을 포함한 전면에 라이너산화막(26)을 70Å∼120Å의 두께로 형성하는데(S13), 상기 라이너산화막(26)은 단차피복성(Step coverage)이 우수한 DCS-HTO(DiChloroSilane High Temperature Oxide)를 사용한다. 상기 라이너산화막(26)의 50:1 HF 에서의 식각률은 3.0Å/초이다.
| 50:1 HF | 20:1 BOE | 300:1 BOE | H3PO4 | |
| HDP(As dep.) | 1.6Å/초 | 8.6Å/초 | 0.4Å/초 | 1.9Å/초 |
| HDP(Annealed) | 1.1Å/초 | 3.7Å/초 | 0.15Å/초 | 1.6Å/초 |
상기 표1은 치밀화의 유무에 따른 고밀도플라즈마산화막의 각 습식식각제에 대한 습식각률을 나타낸 표로서, 치밀화를 위한 열처리전에는 각 식각제에 대하여 과도하게 손실되어 모우트를 발생시키나, 질소 분위기의 노(Furnace)에서 950℃∼1050℃의 온도, 10분∼120분동안 치밀화공정을 진행하면 모우트현상을 억제할 수 있다(S14).
상기와 같은 치밀화공정은 고밀도플라즈마산화막 증착후에도 진행할 수 있으나, 고밀도플라즈마산화막 증착후 치밀화를 진행하면 산화막과 실리콘의 열팽창계수 차이에 의한 스트레스가 증가하여 고밀도플라즈마산화막내의 불균일한 산소, 실리콘 성분의 아웃디퓨전(Out diffusion)에 의한 TFE(Thermioni Field Emmision)의 트랩중심이 증가하여 접합 누설전류가 증가됨에 따라 리프레쉬시간을 감소시키는 단점이 있다.
이어 상기 라이너산화막(26)상에 필드산화막으로 이용되는 고밀도플라즈마산화막(27)을 형성하면(S15), 직진성을 갖는 고밀도플라즈마산화막(27)의 증착특성으로 인해 상기 파인지역에 산화막이 증착되지 않거나, 증착이 되더라도 치밀하지 못한 산화막구조를 갖게 된다.
이런 상태에서, 습식세정공정을 진행하면 활성영역의 모서리지역의 필드산화막이 파이는 모우트현상이 발생하며, 상기 모우트현상이 심화되면 전압-전류 곡선상의 험프가 발생되고, 이는 트랜지스터의 문턱전압을 저하시키는 결과를 초래한다. 이를 억제하기 위하여 상기 고밀도플라즈마산화막(27)의 증착전에 치밀화공정을 진행한다.
도 3c에 도시된 바와 같이, 상기 패드질화막(23)을 연마정지막으로 하되, 상기 패드질화막(23)이 200Å∼300Å의 두께만큼 손실될때까지 상기 고밀도플라즈마산화막(27)을 화학적기계적연마하여 필드산화막(28)을 형성하는데(S16), 이 때, 질화막에 대한 산화막의 화학적기계적연마공정의 연마율이 크기때문에 필드산화막 (28)이 약간 꺼진 모양을 나타낸다. 여기서, 화학적기계적연마에 의하여 조절되는 필드산화막(28)의 높이는 매우 중요한데, 너무 높으면 후속 공정인 워드라인 형성시 측면에 스트링거(Stringer)를 남긴다거나 자기정렬콘택(Self Aligned Contact;SAC) 공정을 위한 마스크질화막의 두께를 감소시켜 자기정렬콘택의 수율을 저하시키게 되며, 너무 낮으면 모우트가 심화된 효과를 주므로 셀 문턱전압을 저하시키는 원인이 된다. 그러므로, 가장 적절한 필드산화막(28)의 높이는 활성영역을 기준으로 0Å∼100Å정도 위로 올라오게 하는 것이다.
여기서, 화학적기계적연마공정을 진행할 때 공정제어는 패드질화막(23)으로 하는데, 패드질화막(23)보다는 고밀도플라즈마산화막(27)의 제거율이 크기 때문에 패드질화막(23)을 일정한 두께로 제어하더라도 필드산화막(28)은 패드질화막(23)에 비하여 밑으로 꺼지게 된다. 예컨대, 패드질화막(23)을 1000Å의 두께로 잔류시키는 타겟으로 화학적기계적연마공정을 진행할 경우, 통상의 기술에서 실시된 고밀도플라즈마산화막(27) 증착후 치밀화를 진행하면 230Å, 본 발명의 실시예와 같이 라이너산화막(26) 증착후 치밀화를 하면 280Å만큼 패드질화막 밑으로 꺼지게 된다.
도 3d에 도시된 바와 같이, 상기 화학적기계적연마후 패드질화막(23)을 제거하기 위한 공정은 통상의 패드질화막(23)상에 존재할 수 있는 산화막을 제거하기 위한 BOE딥공정을 생략하고, 바로 패드질화막을 제거하기 위해 120℃∼130℃에서 30분∼40분동안 H3PO4딥공정을 실시한다(S17). 이 때, 상기와 같이 통상의 BOE 딥공정을 생략하는 이유는 통상의 기술은 20:1(증류수: 식각제)의 비율을 갖는 BOE를 사용하는데, 양산장비의 경우 웨이퍼를 이동하는 시간이 25초 이상이므로 최대한 줄여도 30초이상의 BOE 딥이 발생된다. 이럴 경우, 치밀화를 생략한 고밀도플라즈마산화막의 경우 250Å 이상의 손실이 발생되기 때문이다.
여기서, 모우트현상을 억제하기 위해 패드질화막의 세정시 BOE딥 공정을 생략하여 세정시간을 조절하는데, 그 이유는 후속 공정인 문턱전압 스크린산화막 전세정이나 게이트산화막 전세정 시간의 감소는 GOI(Gate Oxide Integrity)특성을 저하시키므로 줄일 수 없고, 화학적기계적연마공정에서 패드질화막보다 필드산화막이 제거율이 빠른 것은 피할 수 없기 때문이다. 참고로 LOCOS(LOCal Oxidation of Silicon) 분리공정에서는 패드질화막이 산화되기 때문에 BOE 딥 공정을 생략하면 후속 패드질화막 스트립공정에서 패드질화막이 제거되지 않는다.
그러나, STI공정에서는 화학적기계적연마후 드러난 패드질화막(23) 표면에 산화막이 형성되어 있지 않기 때문에 H3PO4딥공정을 진행해도 패드질화막(23)을 제거할 수 있다. 단, 화학적기계적연마공정에서 패드질화막(23)상의 고밀도플라즈마산화막(27)을 남기면 안되는데, 소자분리용마스크에 더미패턴을 삽입하고 화학적기계적연마공정에서 패드질화막 제거타겟을 300Å내외로 하면 고밀도플라즈마산화막이 잔류하는 문제를 해결할 수 있다.
이어 상기 패드질화막(23)을 제거한 후, 문턱전압 이온주입을 위한 스크린 산화막을 형성하기 위해 전세정(Precleaning) 공정을 실시하는데(S18), 후속 이온주입공정의 손실 신뢰성을 위해서 적당한 두께의 산화막인 스크린산화막이 존재해야 한다. 이와 같은 스크린산화막은 셀의 문턱전압 등 트랜지스터 특성에 밀접한 영향을 미치기 때문에 정확한 두께를 필요로 하기 때문에, 정확한 스크린산화막 두께를 제어하기 위해서는 패드산화막(22)이 완전히 제거되어야 한다. 통상적으로, 패드산화막(22)의 두께와 과도식각의 추가 세정시간을 필요로 한다. 예컨대, 상기 패드산화막(22)의 두께를 100Å이라고 볼때 약 150Å의 열산화막 손실타겟으로 희석된(Diluted) HF 용액을 이용하여 패드산화막(22)을 제거한다. 이 때, 패드산화막 (22) 제거시, 동시에 제거되는 고밀도플라즈마산화막(27)은 치밀화공정이 생략됨에 따라 열산화막의 1.6배 정도 손실된다.
상기와 같은 전세정을 실시할 때, 문턱전압 스크린산화막의 두께를 50Å으로 설정하면 열산화막을 75Å두께만큼 제거할 수 있는 식각시간을 적용하되, 상기 후속 전세정은 최대한 적게 할수록 모우트의 발생을 억제할 수 있다.
이어 후속공정으로 게이트산화막을 형성한 다음, 게이트전극 및 소스/드레인을 형성한다(S19).
본 발명의 다른 실시예로서, 화학적기계적연마후, 패드질화막상에 존재하는 산화막을 제거하기 위한 100:1∼300:1 BOE 딥공정을 10초∼100초동안 진행한다. 여기서, 상기 100:1∼300:1 BOE 딥공정은 통상의 20:1 BOE 딥공정에 비하여 고밀도플라즈마산화막의 식각률이 1/20 정도이기 때문에 양산장비의 이동시간을 고려하더라도 20Å 이내의 산화막 손실로 제어할 수 있다. 또한, 100:1∼300:1 BOE 딥공정을 사용할 경우, 패드질화막상에 존재할 수 있는 수 Å의 네이티브산화막(Native oxide)을 제거할 수 있다.
본 발명의 또 다른 실시예로서, 통상의 20:1 BOE 딥공정(5초∼15초)을 적용하되, 패드질화막 두께를 100Å∼200Å만큼 증가시켜 화학적기계적연마후의 고밀도플라즈마산화막 두께를 미리 확보하고 후속 세정에 의한 고밀도플라즈마산화막의 손실이 발생하더라도 최종적으로 활성영역상의 필드산화막의 높이를 확보한다. 즉, 패드질화막 두께를 조절하여 필드산화막의 높이(100Å∼200Å)를 조절한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 후속 화학적기계적연마후, 패드질화막의 스트립에 적용되는 BOE 딥공정을 생략하므로써 공정을 단순화하고, 라이너산화막 형성후 치밀화를 실시하면서도 모우트발생을 억제하므로 셀의 문턱전압 저하를 방지할 수 있는 효과가 있다.
Claims (9)
- 반도체소자의 제조 방법에 있어서,반도체기판상에 패드산화막, 패드질화막을 형성하고 상기 패드질화막상에 소자분리마스크를 형성하는 제 1 단계;상기 소자분리마스크를 이용하여 상기 패드질화막, 패드산화막, 반도체기판을 순차적으로 식각하여 트렌치를 형성하는 제 2 단계;상기 트렌치의 측벽을 희생산화 및 측벽산화시키는 제 3 단계;상기 제 3 단계의 결과물상에 후속 필드산화막의 모우트현상을 방지하기 위해 라이너산화막을 형성하는 제 4 단계;상기 라이너산화막을 치밀화시키는 제 5 단계;상기 제 5 단계의 결과물상에 필드산화막으로서 고밀도플라즈마산화막을 형성하는 제 6 단계;상기 고밀도플라즈마산화막을 화학적기계적연마하여 상기 트렌치에 매립되는 필드산화막을 형성하는 제 7 단계; 및상기 화학적기계적연마시 연마정지막으로 이용된 상기 패드질화막만을 제거하기 위한 세정공정을 실시하는 제 8 단계를 포함하여 이루어짐을 특징으로 하는 소자분리막의 형성 방법.
- 제 1 항에 있어서,상기 제 8 단계는,H3PO4을 이용한 딥공정으로 상기 패드질화막을 제거하는 것을 특징으로 하는 소자분리막의 형성 방법.
- 제 1 항에 있어서,상기 제 8 단계는,120℃∼130℃에서 30분∼40분동안 실시되는 것을 특징으로 하는 소자분리막의 형성 방법.
- 제 1 항에 있어서,상기 제 4 단계에 있어서,상기 라이너산화막은 단차피복성이 우수한 DCS-HTO막을 이용하되, 70Å∼120Å의 두께로 형성되는 것을 특징으로 하는 소자분리막의 형성 방법.
- 제 1 항에 있어서,상기 제 5 단계는,질소분위기의 노에서 950℃∼1050℃의 온도, 10분∼120분동안 실시하는 것을 특징으로 하는 소자분리막의 형성 방법.
- 제 1 항에 있어서,상기 제 8 단계는,상기 제 7 단계 후 상기 패드질화막상에 잔류하는 산화막을 제거하기 위해 100:1∼300:1 BOE 딥공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 소자분리막의 형성 방법.
- 제 1 항에 있어서,상기 제 8 단계는,상기 제 1 단계의 패드질화막을 100Å∼200Å 만큼 증가시키고 20:1 BOE딥공정을 5초∼15초동안 실시하는 단계를 더 포함하는 것을 특징으로 하는 소자분리막의 형성 방법.
- 트렌치형 소자분리막의 형성 방법에 있어서,반도체기판상에 패드산화막, 패드질화막을 형성하는 제 1 단계;상기 패드질화막상에 소자분리마스크를 형성하는 제 2 단계;상기 소자분리마스크를 이용하여 상기 반도체기판에 소정깊이를 갖는 트렌치를 형성하는 제 3 단계;상기 트렌치를 포함한 전면에 필드산화막으로서 고밀도플라즈마산화막을 형성하는 제 4 단계;상기 패드질화막이 드러날때까지 상기 고밀도플라즈마산화막을 화학적기계적연마하여 필드산화막을 형성하는 제 5 단계;상기 제 5 단계후 드러난 패드질화막상에 잔류하는 산화막을 제거하기 위한 BOE 딥 공정을 실시하는 제 6 단계;상기 제 6 단계가 완료된 상기 패드질화막을 제거하기 위한 H3PO4딥 공정을 실시하는 제 7 단계를 포함하여 이루어짐을 특징으로 하는 소자분리막의 형성 방법.
- 제 8 항에 있어서,상기 제 6 단계에서,상기 BOE 딥 공정은 100:1∼300:1 딥공정을 이용하되, 10초∼100초동안 실시되는 것을 특징으로 하는 소자분리막의 형성 방법.
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|---|---|---|---|
| KR1020000044338A KR20020010971A (ko) | 2000-07-31 | 2000-07-31 | 반도체소자의 소자분리막 형성 방법 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100672753B1 (ko) * | 2003-07-24 | 2007-01-22 | 주식회사 하이닉스반도체 | 전자트랩을 억제할 수 있는 트렌치형 소자분리막의 형성방법 |
| KR100822608B1 (ko) * | 2006-12-28 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 소자 분리막 형성 방법 |
| KR100822606B1 (ko) * | 2006-12-28 | 2008-04-16 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 소자 분리막 형성 방법 |
| KR100905997B1 (ko) * | 2002-12-30 | 2009-07-06 | 주식회사 하이닉스반도체 | 반도체 소자의 트렌치형 소자분리막 형성방법 |
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2000
- 2000-07-31 KR KR1020000044338A patent/KR20020010971A/ko not_active Application Discontinuation
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