KR100429678B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

반도체소자의 소자분리막 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로,
반도체기판 상부에 패드산화막과 패드질화막을 적층하고 상기 패드질화막, 패드산화막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성한 다음, 상기 트렌치 표면에 월 산화막을 형성하고 상기 트렌치를 포함한 전체표면상부에 라이너 산화막을 일정두께 형성한 다음, 상기 라이너 산화막을 어닐링하고 상기 트렌치를 매립하는 HDP 산화막을 전체표면상부에 형성한 다음, 이를 덴시피케이션시키는 어닐링 공정을 실시하고, 상기 HDP 산화막을 CMP 하여 평탄화시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 수율 및 생산성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 소자분리막 형성방법{A method for forming a field oxide of semiconductor device}
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 HDP 산화막을 이용할 경우 유발되는 셀 접합 누설전류 ( cell junction leakage ) 의 증가 현상을 억제하기 위하여 HDP 증착공정후 어닐링 공정을 실시할 때 온도와 가스를 변화시켜 셀 접합 누설전류 특성을 개선하는 것과, HDP 증착 후의 어닐링 공정 스킵시 발생되는 턱짐 ( moat ) 현상을 개선하기 위하여 라이너 옥사이드 디포지션 ( liner oxide deposition ) 후에 어닐링을 실시하여 턱짐을 개선하는 것과, HDP 산화막의 어닐링 공정 스킵에 따른 HDP 산화막의 습식 용액에 의한 식각비 증가시 소자분리막 높이의 공정 제어능력이 저하되는 현상을 방지하기 위하여 나이트라이드 두께를 조절하므로써 소자분리막 높이를 균일하게 하여 셀 문턱 전압 변화를 억제하는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하였다.
도시되지않았으나, 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 패드산화막을 형성하고, 상기 패드산화막 상부에 질화막을 형성한다.
그리고, 소자분리마스크를 이용한 식각공정으로 상기 질화막과 패드산화막 및 일정두께의 반도체기판을 식각하여 상기 반도체기판에 트렌치를 형성한다.
그리고, 상기 트렌치를 매립하는 고밀도 플라즈마 화학기상증착 ( high density plasma chemical vapor deposition, 이하에서 HDP 라 함 ) 산화막(도시안됨)을 전체표면 상부에 형성하고 화학기계연마 ( chemical mechanical polishing, 이하에서 CMP 라 함 ) 하여 평탄화시킨다.
이때, 상기 HDP 산화막은 1050 ℃ 온도에서 30 분 동안 어닐링 공정으로 덴시피케이션시켜 형성한 것이다.
도 2 는 상기한 종래기술에 따라 형성된 소자분리막의 템 ( TEM ) 사진을 도시한 것으로서, 턱짐이 크게 형성된 것을 도시한다.
상기한 바와같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, HDP 산화막 적용시 셀 접합 누설전류 특성이 취약하게 되어 소자의 리프레쉬 ( refresh ) 특성을 저하시켜 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명의 상기한 종래기술의 문제점을 해결하기위하여, HDP 산화막 증착공정후 낮은 온도에서 질소가스만을 이용하여 어닐링 공정을 실시하여 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
도 1 은 HDP 산화막 덴시피케이션 ( densification ) 조건에 따른 누설전류 특성 변화를 도시한 그래프.
도 2 는 종래기술에 따라 형성된 소자분리막을 도시한 템 ( TEM ) 사진.
도 3 은 본 발명의 실시예에 따라 형성된 소자분리막을 도시한 템 ( TEM ) 사진.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
반도체기판 상부에 패드산화막과 패드질화막을 적층하는 공정과,
상기 패드질화막, 패드산화막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과,
상기 트렌치 표면에 월 산화막을 형성하는 공정과,
상기 트렌치를 포함한 전체표면상부에 라이너 산화막을 일정두께 형성하는 공정과,
상기 라이너 산화막을 어닐링하는 공정과,
상기 트렌치를 매립하는 HDP 산화막을 전체표면상부에 형성하고 이를 덴시피케이션시킨 후 어닐링하는 공정과,
상기 HDP 산화막을 CMP 하여 평탄화시킴으로써 소자분리막을 형성하는 공정을 포함하는 것을 특징으로한다.한편, 이상의 목적을 달성하기 위한 본 발명의 원리는 다음과 같다.
본 발명은 HDP 산화막 적용시 누설 전류 특성이 저하되는 것을 방지하기 위하여 HDP 산화막 증착 후의 어닐링 온도를 낮추고, 어닐링시 N2가스만을 이용함으로써 산화막과 반도체기판의 응력 발생에 기인한 전기적 특성 저하 현상을 억제하는 것이다.
그리고 소자분리막 프로파일 측면에서는 어닐링 공정 스킵시 턱짐 ( moat ) 의 크기가 커져서 셀 문턱 전압의 변화를 초래하고 험프 ( hump ) 현상이 발생되는 것을 방지하기 위해 라이너 산화막 증착공정후 어닐링 공정을 실시하여 라이너 산화막의 습식 식각선택비를 감소시켜 턱짐의 크기를 현저히 감소시킬 수 있도록 하는 것이다.
그리고, HDP 어닐링 온도를 낮추거나 어닐링 공정을 스킵하였을 경우 발생되는 소자분리막 높이의 공정 제어 능력 저하 현상을 억제시키기 위하여 패드질화막 두께를 높이고 CMP 공정시 오버 폴리싱을 실시하여 남아있는 패드질화막의 두께로 소자분리막 높이를 조절하도록 하는 것이다.
이하, 본 발명을 상세히 설명하기로 한다.
도시되지않았으나, 본 발명에 따른 반도체소자의 소자분리막 형성방법을 설명하면 다음과 같다.
먼저, 반도체기판 상부에 패드산화막과 패드질화막을 각각 60 ∼ 80 Å,1200 ∼ 1500 Å 두께로 형성한다.
이때, 상기 패드질화막은 두께를 증가시켜 후속 CMP 공정시 패드질화막을 오버 폴리싱함으로써, 패드질화막 상부에 산화 성분이 남아 패드질화막 언스트립 ( unstrip ) 이 발생하는 것을 방지하고 폭스 ( Fox ) 의 높이를 정확히 제어 할 수 있도록 한다.
그 다음, 소자분리마스크를 이용한 마스킹 작업을 통해 활성영역과 비활성영역인 소자분리영역으로 분리하는 감광막패턴을 형성하고 이를 이용하여 패드질화막, 패드산화막 및 일정두께의 반도체기판을 건식식각하여 트렌치를 형성한다.
그리고, 상기 트렌치 식각공정에 의한 반도체기판의 손상을 보상하기 위하여 상기 트렌치에 고온에서의 월 산화막 ( wall oxide ) 을 성장시킨다.
그 다음, 후속공정으로 실시되는 크리닝 작업에 의해 상기 패드 산화막의 로스 ( loss ) 로 인해 유발되는 보이드 ( void ) 발생을 억제하기 위해 LPCVD 방법으로 라이너 산화막을 100 ∼ 150Å 증착한다.
상기 라이너 산화막은 후속 어닐링 공정 조건에 따라 습식 식각선택비가 변화하므로 턱짐의 크기를 증가시키는 원인으로 작용한다.
그러므로 상기 라이너 산화막 증착공정후 950 ∼ 1150 ℃ 온도에서 질소가스나 아르곤 가스와 산소가스를 이용하여 20 ∼ 50 분 동안 어닐링 공정을 실시함으로써 상기 라이너 산화막의 식각 선택비를 낮추는 동시에 턱짐의 크기를 현저히 개선시킬 수 있다.
참고로, 후속 공정으로 실시될 HDP 산화막 증착공정후 덴시피케이션 ( densification ) 공정을 진행하지 않았을 경우, 라이너 산화막 증착공정후 어닐링 공정을 적용하지않을 때가 어닐링공정을 적용할때보다 턱짐 ( moat ) 현상을 더 크게 나타낸다.
그 다음, 상기 트렌치를 매립하는 HDP 산화막을 6000Å 정도 증착한 후 상기 HDP 산화막을 덴시피케이션시키는 상기 HDP 산화막의 어닐링공정을 실시한다.
이때, 상기 HDP 산화막의 어닐링 공정은 700 ∼ 900 ℃ 온도에서 진행하고 가스는 N2만을 이용하여 20 ∼ 50 분 동안 실시함으로써 누설 전류 특성을 개선하다.
그 다음, 상기 HDP 산화막을 CMP 하되, 상기 패드질화막을 오버 폴리싱하여 질화막을 노출시킨다.
그리고, 습식 식각용액에 담구는 습식식각공정 시간을 조절하여 상기 패드질화막의 남는 두께를 조절함으로써 소자분리막의 높이를 조절할 수도 있다.
그 다음, 상기 패드질화막을 뜨거운 인산을 이용하여 제거함으로써 소자분리막을 형성한다.
본 발명의 실시예에서 상기 라이너 산화막의 어닐링 공정과 상기 HDP 산화막의 어닐링 공정중 한가지를 생략할 수도 있다.
도 3 은 상기한 본 발명의 실시예에 따라 형성된 소자분리막의 템 ( TEM ) 사진을 도시한 것으로서, 턱짐이 상기 도 2 의 종래기술에서 보다 작게 형성된 것을 도시한다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 트렌치형 소자분리막 형성공정이 유발될 수 있는 누설전류를 감소시키고 턱짐 ( moat )을 감소시킬 수 있어 반도체소자의 후속공정을 용이하게 하며 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬수 있는 효과를 제공한다.

Claims (7)

  1. 반도체기판 상부에 패드산화막과 패드질화막을 적층하는 공정과,
    상기 패드질화막, 패드산화막 및 일정두께의 반도체기판을 식각하여 트렌치를 형성하는 공정과,
    상기 트렌치 표면에 월 산화막을 형성하는 공정과,
    상기 트렌치를 포함한 전체표면상부에 라이너산화막을 일정두께 형성하는 공정과,
    상기 라이너 산화막을 950 ∼ 1150 ℃ 온도의 질소가스나 아르곤 가스와 산소가스 분위기에서 20 ∼ 50 분 동안 어닐링하는 공정과,
    상기 트렌치를 매립하는 HDP 산화막을 전체표면상부에 형성하고 이를 덴시피케이션시키는 어닐링 공정을 실시하되, 상기 어닐링 공정은 700 ∼ 900 ℃ 온도에서 불활성가스를 이용하여 20 ∼ 50 분 동안 실시하는 공정과,
    상기 HDP 산화막을 CMP 하여 평탄화된 소자분리막을 형성하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 패드산화막은 60 ∼ 80 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 패드질화막은 1200 ∼ 1500 Å 두께로 형성하는 반도체소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 라이너 산화막은 LPCVD 방법을 이용하여 100 ∼ 150 Å 두께로 형성하는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
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