KR20050003057A - 반도체 소자의 트렌치 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것으로 특히, 패드질화막 제거후에 활성영역 측면의 모우트 발생영역을 감싸는 질화막 스페이서를 형성시켜 줌으로써 모우트를 억제한 트렌치 소자분리막 형성방법에 관한 것이다. 이를 위한 본 발명은, 활성영역과 필드영역을 정의하는 트렌치 소자분리막 형성방법에 있어서, 반도체 기판 상에 패터닝된 패드질화막을 형성하고 이를 이용하여 상기 기판 상에 트렌치를 형성하는 단계; 소자분리막으로 상기 트렌치를 매립하고 화학기계연마를 수행하는 단계; 습식식각으로 상기 패드질화막을 제거하는 단계; 전체 구조상에 질화막을 증착하는 단계; 상기 질화막을 에치벡하여 상기 소자분리막과 활성영역의 경계면에 질화막 스페이서를 형성하는 단계; 세정공정과 열공정 및 웰 이온주입공정을 진행하는 단계; 및 상기 질화막 스페이서를 일부 제거하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것으로 특히, 패드질화막 제거 후에 활성영역 측면의 모우트 발생영역을 감싸는 질화막 스페이서를 형성함으로써 모우트를 억제한 트렌치 소자분리막 형성방법에 관한 것이다.
반도체 소자를 제조하는 경우, 소자를 전기적으로 분리시키기 위하여 소자분리막을 형성한다. 이러한 소자분리막을 형성하는 방법으로는 통상적으로 열산화막을 이용한 국부적 산화방법(Local Oxidation of Silicon : LOCOS)과 집적도에 유리한 트렌치(trench) 구조를 이용한 얕은 트렌치 소자분리막 형성방법(Shallow Trench Isolation : STI)이 많이 적용되고 있다.
그 중에서 열산화막 등을 이용한 로코스(LOCOS) 기법은, 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 갖고 있기 때문에 이를 해결할 수 있는 소자분리 기술에 요구되었다.
이에 따라 대두된 기술이 얕은 트렌치 소자분리 기법(Shallow Trench Isolation : 이하, STI)이다. STI 기법은 반도체 기판에 트렌치를 형성하고, 트렌치 내부를 절연막으로 매립(gap-fill)함으로써 활성영역과 필드영역을 정의하는 소자분리 기법으로, 이러한 STI 기법은 초고집적 반도체 소자 제조공정에의 적용이 유망한 기술이다.
최근 소자에 적용되고 있는 최소선폭이 점차로 감소함에 따라, 소자분리 영역의 프로파일 즉, 활성영역과 필드영역의 경계부의 프로파일이 소자특성에 매우 중요한 영향을 미치는 팩터로 인식되고 있다.
이하에서는 종래기술에 따른 STI 형성방법을 도1a 내지 도1g를 참조하여 설명한다.
먼저, 도1a 내지 도1b에 도시된 바와같이 반도체 기판(10) 상에 패드산화막(11)과 패드질화막(12) 및 패드감광막(미도시)을 차례로 형성한 다음, 노광/현상공정을 진행하여 소자분리막이 형성될 영역의 패드산화막(11)과 패드질화막(12)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(10)을 노출시킨다.
다음으로 패드감광막을 제거하고 패드질화막(12)을 식각마스크로 하여 반도체 기판(10)을 일정두께 식각하여 소자분리막이 매립될 트렌치(13)를 형성한다.
다음으로 도1c에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시켜 측벽산화막(14)을 형성하고, 이어서 측벽산화막(15) 상에 다시 일정두께의 얇은 라이너 질화막(15)을 화학기상증착(Chemical Vapor Deposition)법을 이용해 증착한다.
이러한 라이너 질화막(15)을 사용하면, 실리콘 기판에 응집된 스트레스가 감소하고, 소자 분리막에서 실리콘 기판으로의 도판트(dopant)들의 확산작용이 억제되는 등의 효과를 얻을 수 있어, 결국 소자의 리프레쉬 특성이 향상되는 것으로 알려져 있다.
다음으로 라이너 질화막(15) 상에 다시 얇은 두께의 라이너 산화막(미도시)을 CVD법으로 증착할 수도 있으며, 라이너 산화막은 갭필공정에서 라이너 질화막의 리프팅 현상을 방지하는 역할을 한다.
다음으로 도1d에 도시된 바와같이 소자분리막으로 사용될 HDP(High Density Plasma) 산화막이나 TEOS(Tetra Ethyl Ortho Silicate) 산화막 등의 절연막(16)으로 트렌치를 매립한다.
이후, 패드질화막의 표면이 노출될 때까지 표면을 평탄화하기 위한 화학기계연마(Chemical Mechanical Polishing : CMP)를 수행하고, 인산용액등을 이용한 습식세정 공정을 적용하여 패드질화막(12)을 제거하면 도1e에 도시된 구조가 완성된다. 이때, 상기 패드질화막을 식각하기 위한 습식세정 공정시에 라이너 질화막(15) 역시 일정부분 제거된다.
다음으로 도1f에 도시된 바와같이 후속 세정공정 및 curing 열공정이 진행되며, 이후에 웰을 형성하기 위한 이온주입공정, 임계전압을 조절하기 위한 이온주입공정등이 진행되는데, 이러한 이온주입공정에는 스크린 산화막이 필요하며, 또한 이온주입이 끝난후에는 도판트들을 확산시키기 위한 후속 열공정도 필요하다.
따라서, 각종 세정공정과 산화공정이 추가로 수행되어야 하는데, 이러한 후속공정에서, 소자분리막과 활성영역과의 경계면에 위치한 소자분리막이 손실되어 활성영역보다 소자분리막의 높이가 낮아지는 모우트가 더욱 심화되어 그 깊이가 증가한다.
도1g는 패드질화막 식각이후의 각종 후속공정으로 인해 모우트가 더욱 심화된 모습을 도시한 소자단면도이다.
이러한 모우트가 심화된 이후에 게이트 산화막(17), 게이트 폴리실리콘(18), 텅스텐(19), 하드마스크가 적층 형성되고 후속 패터닝공정을 거쳐 게이트 전극이 형성되는데, 전술한 모우트로 인해 여러가지 특성열화가 나타난다.
즉, 트랜지스터의 임계전압이 감소하거나, 또는 펀치뜨루 특성과 누설전류 특성이 저하되며, 또한, 셀과 셀 사이(cell to cell)의 임계전압 변화로 인해 웨이퍼 전체의 임계전압 균일도가 저하된다.
또한, 상기 모우트에 게이트 폴리실리콘(18)이 잔류하게 되면 소자간의 브리지를 유발할 수도 있으며, 모우트로 인한 프로파일(profile)로 인해 전계가 집중되는 현상이 발생하여 Hump 현상 및 소자의 리프레쉬 특성이 저하하는 등의 문제가 있다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 패드질화막 제거후에 질화막 스페이서를 형성하여 모우트를 억제한 반도체 소자의 트렌치 소자분리막 형성방법을 제공함을 그 목적으로 한다.
도1a 내지 도1g는 종래의 트렌치 소자분리막 형성방법을 도시한 공정단면도,
도2a 내지 도2h는 본 발명의 일실시예에 따른 소자분리막 형성방법을 도시한 공정 단면도,
*도면의 주요부분에 대한 부호의 설명*
20 : 기판
21 : 패드산화막
22 : 패드질화막
23 : 트렌치
24 : 측벽산화막
25 : 라이너 질화막
26 : 절연막
27 : 스페이서 형성용 질화막
28 : 질화막 스페이서
상기한 목적을 달성하기 위한 본 발명은, 활성영역과 필드영역을 정의하는 트렌치 소자분리막 형성방법에 있어서, 반도체 기판 상에 패터닝된 패드질화막을 형성하고 이를 이용하여 상기 기판 상에 트렌치를 형성하는 단계; 소자분리막으로상기 트렌치를 매립하고 화학기계연마를 수행하는 단계; 습식식각으로 상기 패드질화막을 제거하는 단계; 전체 구조상에 질화막을 증착하는 단계; 상기 질화막을 에치벡하여 상기 소자분리막과 활성영역의 경계면에 질화막 스페이서를 형성하는 단계; 세정공정과 열공정 및 웰 이온주입공정을 진행하는 단계; 및 상기 질화막 스페이서를 일부 제거하는 단계를 포함하여 이루어진다.
본 발명은 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것으로, 특히패드질화막 제거 후에, 질화막 스페이서를 형성하여 모우트의 발생을 억제한 발명이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도2a 내지 도2h는 본 발명의 일실시에에 따른 트렌치 소자분리막 형성공정을 도시한 공정단면도로서 이를 참조하며 본 발명의 일실시예를 설명한다.
본 발명의 일실시예에 따른 트렌치 소자분리막 형성공정 중에서 패드질화막을 습식세정공정으로 제거하기까지의 공정은 종래기술과 동일하다.
즉, 도2a 내지 도2b에 도시된 바와같이 반도체 기판(20) 상에 패드산화막(21)과 패드질화막(22) 및 패드감광막(미도시)을 차례로 형성한 다음,노광/현상공정을 진행하여 소자분리막이 형성될 영역의 패드산화막(21)과 패드질화막(22)을 완전히 제거하는 패터닝 작업을 실시하여 반도체 기판(20)을 노출시킨다.
다음으로 패드감광막을 제거하고 패드질화막(22)을 식각마스크로 하여 반도체 기판(20)을 일정두께 식각하여 소자분리막이 매립될 트렌치(23)를 형성한다.
다음으로 도2c에 도시된 바와같이 트렌치 측벽과 바닥의 실리콘 기판을 보호하기 위한 목적으로 일정두께의 실리콘 기판을 열산화법을 이용하여 산화시켜 측벽산화막(24)을 형성하고, 이어서 측벽산화막(24) 상에 다시 일정두께의 얇은 라이너 질화막(25)을 화학기상증착(Chemical Vapor Deposition)법을 이용해 증착한다.
이러한 라이너 질화막(25)을 사용하면, 실리콘 기판에 응집된 스트레스가 감소하고, 소자 분리막에서 실리콘 기판으로의 도판트(dopant)들의 확산작용이 억제되는 등의 효과를 얻을 수 있어, 결국 소자의 리프레쉬 특성이 향상되는 것으로 알려져 있다.
다음으로 라이너 질화막(25) 상에 다시 얇은 두께의 라이너 산화막(미도시)을 CVD법으로 증착할 수도 있으며, 라이너 산화막은 갭필공정에서 라이너 질화막의 리프팅 현상을 방지하는 역할을 한다.
다음으로 도2d에 도시된 바와같이 소자분리막으로 사용될 HDP(High Density Plasma) 산화막이나 TEOS(Tetra Ethyl Ortho Silicate) 산화막 등의 절연막(26)으로 트렌치를 매립한다.
다음으로 도2e에 도시된 바와같이 패드질화막의 표면이 노출될 때까지 표면을 평탄화하기 위한 화학기계연마(Chemical Mechanical Polishing : CMP)를 수행하고, 인산용액등을 이용한 습식세정 공정을 적용하여 패드질화막(12)을 제거한다.
다음으로 전체구조상에 얇은 질화막 필름(27)을 증착하는데, 질화막 필름(27)의 두께는 통상적인 모우트 발생영역의 폭을 감안하여 200 ∼ 400Å 정도로 함이 바람직하다.
다음으로 도2f에 도시된 바와같이 에치벡 공정을 적용하여 소자분리막과 활성영역의 경계면에 질화막 스페이서(28)를 형성한다. 이때, 질화막 스페이서(28)를 형성하기 위한 에치벡 공정에서 기판(20)에 대한 손상이 없도록, 산화막과 질화막간의 선택비가 우수한 C5F8을 포함하는 식각제를 사용한다.
상기의 질화막 스페이서(28)는 후속 세정공정, 열공정에서 소자분리막과 활성영역의 경계면에서 소자분리막의 손실을 방지하여 모우트의 발생을 억제하는 역할을 한다.
이와같이 질화막 스페이서(28)를 형성한 이후에, 후속 세정공정 및 curing 열공정이 진행되며, 이후에 웰을 형성하기 위한 이온주입공정이 진행된다. 이때, 질화막 스페이서(28)는 웰을 형성하기 위한 이온주입공정에서 버퍼층(Buffer Layer)의 역할을 하기때문에 질화막 스페이서(28)의 하부에서는 침투깊이(RP: Penetration Range)의 변화가 있게되며, 따라서 게이트 중첩등으로 인한 hump 현상을 제어할 수 있다.
다음으로 인산용액 등을 이용하여 상기의 질화막 스페이서(28)를 제거한다. 만일, 질화막 스페이서(28)가 계속해서 잔존해 있으면, 질화막 스페이서(28)로 인한 높은 단차때문에 후속 게이트 산화막의 특성을 열화시킬 수도 있으므로, 이를 제거한다.
이때, 질화막 스페이서(28)는 전부 제거하지 않는 것이 바람직하며, 소자분리막(26)과 동일한 단차를 갖도록, 잔존한 질화막 스페이서(28)의 높이를 조절하는 것이 바람직하다.
또한, 질화막 스페이서를 전부 제거하기 위해 인산용액을 적용하는 시간이 길어질 경우에는, 라이너 질화막(25)마저 손실될 우려가 있기 때문에, 질화막 스페이서를 전부 제거하는 것을 바람직하지 않다.
다음으로 도2h에 도시된 바와같이 게이트 산화막(29), 게이트 폴리실리콘(30), 텅스텐(31), 하드마스크(32)를 적층형성하고 이를 패터닝하여 게이트 전극을 형성한다.
본 발명을 트렌치 소자분리막 형성방법에 적용할 경우에는 도2h에 도시된 바와같이 모우트의 발생을 억제할 수 있으며 또한, 소자분리막과 활성영역 사이의 경계면에서 웰 이온주입공정의 침투깊이를 조절할 수 있어 hump 현상도 억제할 수 있는 장점이 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 반도체 소자의 제조에 적용하면, 모우트를 억제할 수 있어 임계전압의 감소와 게이트 폴리실리콘 잔류막의 발생을 방지할 수 있으며, 또한 hump 현상, 소자의 신뢰성 및 수율을 향상시키는 효과가 있다.
Claims (5)
- 활성영역과 필드영역을 정의하는 트렌치 소자분리막 형성방법에 있어서,반도체 기판 상에 패터닝된 패드질화막을 형성하고 이를 이용하여 상기 기판 상에 트렌치를 형성하는 단계;소자분리막으로 상기 트렌치를 매립하고 화학기계연마를 수행하는 단계;습식식각으로 상기 패드질화막을 제거하는 단계;전체 구조상에 질화막을 증착하는 단계;상기 질화막을 에치벡하여 상기 소자분리막과 활성영역의 경계면에 질화막 스페이서를 형성하는 단계;세정공정과 열공정 및 웰 이온주입공정을 진행하는 단계; 및상기 질화막 스페이서를 일부 제거하는 단계를 포함하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제 1 항에 있어서,상기 질화막은 200 ∼ 400Å 의 두께를 갖는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제 1 항에 있어서,상기 에치벡 공정은 C5F8를 포함하는 식각제를 사용하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제 1 항에 있어서,상기 질화막 스페이서를 일부 제거하는 단계는,소자분리막과 잔존한 질화막 스페이서의 높이가 실질적으로 동일하도록 수행되는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제 1 항에 있어서상기 트렌치를 형성하는 단계는라이너 질화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100843246B1 (ko) * | 2007-05-22 | 2008-07-02 | 삼성전자주식회사 | Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법 |
| KR100845103B1 (ko) * | 2005-12-28 | 2008-07-09 | 동부일렉트로닉스 주식회사 | 반도체소자의 제조방법 |
-
2003
- 2003-06-30 KR KR1020030043184A patent/KR20050003057A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100845103B1 (ko) * | 2005-12-28 | 2008-07-09 | 동부일렉트로닉스 주식회사 | 반도체소자의 제조방법 |
| KR100843246B1 (ko) * | 2007-05-22 | 2008-07-02 | 삼성전자주식회사 | Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법 |
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