KR20040103557A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents
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Abstract
본 발명은 STI 탑코너 부위의 모트 현상에 의한 트랜지스터의 전계 집중 효를 방지함으로써 문턱 전압 감속 및 리프레시 특성을 향상시키기 위한 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 필드 영역이 노출된 실리콘 기판에 이온 주입 공정을 진행하여 트렌치 탑 코너 부위에 국부적으로 셀로운 정션을 형성한 후 트렌치를 형성하고, 트렌치를 매립하여 필드 산화막을 형성함으로써, STI 탑 코너에서 모트에 의한 전계 집중 현상에 따른 문턱 전압의 감소를 방지하고, 리프레시 특성을 향상시킬 수 있는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 소자 분리막 형성 방법에 관한 것으로, 보다 상세하게는 STI 탑 코너부의 모트 효과에 의한 트랜지스터의 전계 집중 현상을 방지함으로써, 게이트 에지부의 게이트 문턱 전압 감소를 방지하여 리프레시 특성을 향상시킬 수 있는 소자 분리막 형성 방법에 관한 것이다.
소자 분리 공정은 크게 반도체 기판에 패드 산화막과 질화막을 마스크 공정으로 질화막을 식각하고 그 식각된 부위에 산화 공정을 진행하여 소자분리막을 형성하는 LOCOS(Local Oxidation of Silicon) 공정과, 반도체 기판에 일정한 깊이를 갖는 트렌치를 형성하고 나서 이 트렌치에 산화 물질을 증착시키고 CMP 공정을 통해 산화막의 불필요한 부분을 식각하여 소자 분리막을 형성하는 STI(Shallow Trench Isolation) 공정이 있다.
LOCOS 공정은 장시간 고온 산화로 인하여 채널 저지 이온의 측면 확산 및 측면 산화에 의해 소자의 전기적인 특성을 저하시키는 원인으로 작용하는 버즈 빅(Bird's Beak)이 발생하여 약 0.25㎛ 이하의 공정에는 한계가 있다. 또한 소자 분리막의 깊이를 늘릴때는 과도한 스트레스가 발생하고 평탄성이 좋지 않아 특성을 저하시키는 문제점을 갖고 있다.
LOCOS의 이러한 문제점을 해결하기 위해 현재 0.25㎛ 이하의 미세 공정에서는 소자 분리 형성 방법으로 STI(Shallow Trench Isolation) 공정이 많이 사용되고 있다. 다면 상기 STI 공정 적용시에는 LOCOS의 단점인 버즈 빅은 발생하지 않고 절연 특성이 우수하지만, 탑 코너(Top Corner) 및 바텀 코너(Bottom Coener)에 스트레스가 집중되어 소자 특성이 저하되는 문제점이 있다.
또한, 트렌치의 탑코너에서의 에지 모트의 발생으로 소자의 비정상적 동작을 유발하는 험프(HUMP), INWE 현상이 발생하는데 험프 현상은 액티브 코너에서 전기장의 집중으로 인해 생기는 현상이고, INWE(Inverse Narrow Width Effect)는 트랜지스터의 폭이 감소함에 따라 문턱 전압이 변화하는 현상이다.
이에 따라 현재 코너 라운딩을 개선하는 방안으로 STI (Shallow Trench Isolation) 식각시 탑 코너 라운딩을 하거나 CMP 후에 HDP 산화막의 밀도를 증가시키기 위한 어닐 공정을 통한 코너 라운딩 방법 등이 이용되고 있으나, 이러한 방법에 의해서도 STI의 탑 코너에서 발생하는 에지 모트(Edge Moat)를 억제할 수 없는 문제점이 있었다.
이와 같은 종래 기술에 의한 소자 분리막 형성 공정시 발생하는 문제점을 아래에 도시된 도면을 통해 설명하면 다음과 같다.
도1a 내지 도1d는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 도면이다.
먼저, 도1a에 도시된 바와 같이 실리콘 기판(100)에 대한 완충막 역할을 하도록 30~300Å의 두께의 패드 산화막(101)을 증착한 후 패드 산화막(101) 상부에 트렌치 식각시 하드마스크 역할을 하도록 300~3000Å 두께로 패드 질화막(102)을 증착한다.
그런 다음, 소정의 사진 및 식각 공정을 진행하여 패드 질화막(102)을 패터닝한 후 패드 산화막(101)을 식각하여, 트렌치를 형성하고자 하는 부분의 실리콘 기판(100)을 오픈시킨다.
그리고 나서, 도1b에 도시된 바와 같이 상기의 패드 질화막(102)을 하드마스크로 이용한 식각 공정을 진행하여, 오픈된 실리콘 기판(100)에 1500~5000Å 정도의 깊이로 트렌치를 형성하고, 트렌치 공정시 발생한 스트레스 및 후속 공정에의 프로파일 개선을 위하여 트렌치의 측벽 내부에 희생 산화막(103)을 형성한다.
이어서, 도1c에 도시된 바와 같이 갭필 특성이 좋은 예를 들어, HDP 산화막으로 트렌치 내부가 충분히 매립되도록 갭필 산화막(104)을 증착하고 나서, 화학 기계적 연마 공정을 진행하여 평탄화 한다.
그런 후에, 도1d에 도시된 바와 같이 인산(H3PO4) 용액을 이용하여 습식 식각으로 상기 패드 질화막(102)을 제거하여 소자 분리막(104)을 형성하고, 후속 임플란트 공정시의 버퍼 역할을 하도록 20~100Å의 얇은 두께의 버퍼 산화막(105)을 형성한다. 상기 버퍼 산화막(105)을 보호막으로 사진 및 임플란트 공정을 진행하여, 실리콘 기판(100) 내부에 웰 영역(미도시함) 및 트랜지스터 영역을 정의한다.
도2는 종래 기술에 의해 형성된 소자 분리막의 문제점을 나타낸 도면이다.
여기에 도시된 바와 같이, 종래의 기술에 의한 소자 분리막 형성시 A와 같이 트렌치 탑코너의 에지 부위에 모트(Moat) 형상이 발생하며, 디자인 룰의 감소에 따라 INWE(Inverse Narrow Width Effect)로 인해 채널 영역에 게이트의 전기장이 A 부분과 같이 중첩되어 전계 효과 증가를 야기 시킨다. 이로 인하여 셀 트랜지스터에서 리프레시 특성이 저하될 뿐만 아니라 문턱 전압을 저하시켜, 누설 전류 발생을 야기 시키는 문제점이 있었다.
이렇게 저하된 문턱 전압을 보상하기 위한 방법으로 추가적인 임플란트 공정을 실시하였지만, 이로 인해 전기장 집중 현상이 가속화되어 리프레시 특성이 더욱 저하되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 필드 영역의 실리콘 기판상에 이온 주입 공정을 진행하여 셀로우 정션 영역을 형성한 후 트렌치를 형성한 다음 트렌치를 매립함으로써 STI 탑 코너부의 모트 효과에 의한 트랜지스터의 전계 집중 현상을 방지하고, 게이트 에지부의 문턱 전압 감소를 방지하여 리프레시 특성을 향상시킬 수 있도록 하는 반도체 소자의 소자 분리막 형성 방법을 제공하기 위한 것이다.
도1a 내지 도1d는 종래 기술에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 도면이다.
도2는 종래 기술에 의해 형성된 소자 분리막의 문제점을 나타낸 도면이다.
도3a 내지 도3e는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : 패드 산화막
220 : 패드 질화막 230 : 셀로우 정션
240 : 라이너 질화막 250 : 필드 산화막
260 : 버퍼 산화막
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상의 패드 산화막과 패드 질화막을 패터닝하는 단계와, 상기 패드 질화막을 버퍼막으로 이용하여 실리콘 기판에 임플란트 공정을 진행하여 정션을 형성하는 단계와, 상기 패드 질화막을 하드 마스크로 실리콘 기판에 트렌치를 형성하는 단계와, 상기 트렌치를 매립한 후 평탄화 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법에 관한 것이다.
상기 본 발명의 반도체 소자의 제조 방법에서는, 임플란트 공정을 BF2또는 보론 이온을 이용하여 1E12~1E13의 도즈량으로, 5~20°의 틸트를 주어 실시함으로써 STI의 에지부에 국부적인 정션이 형성되도록 한다.
또한, 상기 임플란트 공정 후 급속 열처리 또는 스파이크 어닐링 공정을 더 진행함으로써 도펀트를 활성화시켜 후속 트렌치 식각, 측벽 산화 또는 열공정에 의한 확산 및 격리 현상을 방지할 수 있다.
상기 본 발명에 의한 반도체 소자의 제조 방법에 따르면, STI 탑 코너 부위에 국부적으로 이온 주입 공정을 진행하여 셀로우 정션 영역을 형성함 후 트렌치를 형성함으로써 STI 탑 코너 부위의 모트 효과에 인한 트랜지스터의 전계 집중형상을 방지하여 게이트 에지 부분의 국부적인 게이트 전압 감소를 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도3a 내지 도3e는 본 발명에 의한 반도체 소자의 소자 분리막 형성 방법을 나타낸 공정도이다.
먼저, 도3a에 도시된 바와 같이 실리콘 기판(200) 상에 패드 산화막(210)과 패드 질화막(220)을 차례로 형성한다.
이때, 상기 패드 산화막은 상부에 증착되는 막에 대한 반도체 기판의 스트레스 완화 역할을 하도록 30~300Å의 두께로 증착하는 것이 바람직하고, 상기 패드 질화막(220)은 트렌치 식각 공정시 하드 마스크 역할을 하도록 300~3000Å 두께로 증착하는 것이 바람직하다.
그런 다음, 사진 및 식각 공정을 진행하여 패드 질화막(102)을 패터닝하고, 패터닝된 패드 질화막(220)을 하드 마스크로 패드 산화막(210)을 패터닝하여 트렌치를 형성하고자 하는 부분의 실리콘 기판(200)을 오픈시킨다.
그리고 나서, 도3b에 도시된 바와 같이 상기의 패드 질화막(220)을 버퍼막으로 이용하여 BF2또는 보론 이온을 이용한 임플란트 공정을 진행한다. 이때, 임플란트 공정은 0~20°수준으로 Tilt를 주어 1.0E12~1.0E13의 도즈량으로 도핑하여 50~500Å의 깊이로 셀로우 정션 영역(230)이 형성 되도록 하며, 임플란트 공정시 4단계 회전 방식을 적용할 수 있다. 또한, 상기 임플란트 공정 후 급속 열처리 공정(RTA) 또는 스파이크 어닐링(Spike Anneal) 공정을 추가로 진행하여 활성화시킴으로써 후속 진행되는 트렌치 식각, 트렌치 산화 공정 및 어닐 공정 등에 의한 확산 및 격리 현상을 방지하도록 한다.
이어서, 도3c에 도시된 바와 같이 상기 패드 질화막(220)을 하드 마스크로 이용한 식각 공정을 진행하여, 오픈된 실리콘 기판(200)에 1500~5000Å 정도의 깊이로 트렌치를 형성하고, 트렌치 식각 공정시 발생한 기판의 손상 및 후속 공정에의 프로파일 개선을 위하여 트렌치의 측벽 내부에 산화 공정을 진행한다. 그런 다음, 후속 산화 공정에 의한 실리콘 기판(200)으로의 산소 확산을 방지하기 위하여 라이너 질화막(240)을 증착한다.
이어서, 도3d에 도시된 바와 같이 갭필 특성이 좋은 예를 들어 HDP 방식의 산화막을 이용하여 트렌치가 매립되도록 필드 산화막(250)을 형성한 후 화학 기계적 연마 공정을 진행하여 평탄화 한다.
상기 평탄화 공정을 진행하고 나서, 도3e에 도시된 바와 같이 가열된 인산(H3PO4) 용액을 이용한 습식 식각으로 상기 패드 질화막(220)을 제거한다.
이후, 도3f에 도시된 바와 같이 후속 임플란트 공정시의 버퍼 역할을 하도록 20~200Å의 얇은 두께의 버퍼 산화막(260)을 형성하고, 상기 버퍼 산화막(260)을 보호막으로 사진 및 임플란트 공정을 진행하여, 실리콘 기판(200) 내부에 웰 영역(미도시함) 및 트랜지스터 영역을 정의한다.
이와 같이 본 발명은 STI 탑 코너 부위에 국부적으로 이온 주입 공정을 진행하여 셀로우 정션 영역을 형성하여 STI 탑 코너 부위의 모트 효과로 인한 트랜지스터의 INWE 효과를 방지함으로써, 소자 분리막의 게이트 에지 부분의 국부적인 게이트 전압의 감소를 방지할 수 있다.
상기한 바와 같이 본 발명은 상기한 바와 같이 본 발명은 STI 탑 코너 부위의 모트 효과에 의한 트랜지스터의 INWE 현상을 방지함으로써 문턱 전압의 변화를방지하여 MOSFET 동작 효율을 증대시킬 수 있다.
또한, STI 탑 코너 부위의 게이트 전계 효과의 중첩을 방지하여 디램 셀의 리프레시 특성을 향상시킬 수 있는 이점이 있다.
그리고, STI에서 발생하는 모트에 의한 험프 특성을 방지함으로써 소자의 신뢰성을 확보 할 수 있으며, 별도의 사진 및 식각 공정 없이 STI 소자에서 발생하는 INWE를 방지함으로써 공정 단계를 감소시킬 수 있는 이점이 있다.
Claims (4)
- 실리콘 기판 상의 패드 산화막과 패드 질화막을 패터닝하는 단계와,상기 패드 질화막을 버퍼막으로 이용하여 실리콘 기판에 임플란트 공정을 진행하여 정션을 형성하는 단계와,상기 패드 질화막을 하드 마스크로 실리콘 기판에 트렌치를 형성하는 단계와,상기 트렌치를 매립한 후 평탄화 공정을 진행하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서, 상기 임플란트 공정은 BF2또는 보온 이온을 이용하여 1E12~1E13의 도즈량으로 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서, 상기 임플란트 공정은 0~20°의 틸트를 주어 실시하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
- 제 1항에 있어서, 상기 임플란트 공정 후 급속 열처리 또는 스파이크 어닐링 공정을 더 진행하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100753155B1 (ko) * | 2006-05-09 | 2007-08-30 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| KR100775963B1 (ko) * | 2006-07-12 | 2007-11-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100753155B1 (ko) * | 2006-05-09 | 2007-08-30 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| US7595253B2 (en) | 2006-05-09 | 2009-09-29 | Samsung Electronics Co., Ltd. | Method of forming the semiconductor device |
| KR100775963B1 (ko) * | 2006-07-12 | 2007-11-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US7470603B2 (en) | 2006-07-12 | 2008-12-30 | Samsung Electronics Co., Ltd. | Methods of fabricating semiconductor devices having laser-formed single crystalline active structures |
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