KR100511925B1 - 반도체소자의 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 소자분리막 형성방법을 개시한다. 개시된 발명은 실리콘기판상에 패드산화막과 패드질화막을 적층하는 단계; 상기 패드질화막상에 소자분리영역을 한정하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 패드질화막, 패드산화막 및 실리콘기판을 과도식각하여 상기 실리콘기판내에 소자분리용 트렌치를 형성하는 단계; 상기 감광막패턴을 제거한후 상기 트렌치표면 상에 열산화막을 형성하는 단계; 상기 열산화막표면에 STI 질화막을 형성하는 단계; 상기 트렌치상부 가장자리부 및 트렌치바닥면에 있는 STI 질화막을 선택적으로 제거하는 단계; 탄소 이온주입공정을 실시하여 상기 STI 질화막이 제거된 상기 트렌치상부 가장자리부 및 트렌치바닥면아래의 실리콘기판내에 탄소이온주입영역을 형성하는 단계; 상기 트렌치내부를 포함한 전체 구조의 상면에 필드산화막을 형성 하여 갭매립시키는 단계; 및 상기 필드산화막을 평탄화시킨후 잔존하는 패드질화막 을 제거하여 소자분리막을 형성하는 단계를 포함하여 구성된다.
Description
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로서, 보다 상세하게는, 활성영역의 가장자리부에 선택적으로 탄소이온을 추가하여 기존의 STI 구조를 갖는 n-채널 MOSFET의 INW(inverse narrow width) 효과 및 소자특성 열화를 억제시킬 수 있는 선택적 탄소이온주입을 이용한 반도체소자의 소자분리막 형성방법에 관한 것이다.
현재 고밀도 고속의 로직 기술은 물론 작은 분리막 피치를 갖는 기가급 디램기술의 경우 도 1a에서와 같은 기존의 LOCOS 공정을 대신하여 도 1b에서와 같은 STI(shallow trench isolation) 기술을 사용하고 있으며, 이는 최소 분리피치(mimimum isolation pitch), 우수한 플라나 표면(better planner surface), 그리고 개선된 래치업 면역성(enhanced latch-up immumity)를 제공하기 위한 필수적인 요소가 되었다. 여기서, 도 1a에 도시된 기존의 LOCOS 공정에 대한 설명은 생략하기로 한다. 미설명부호 11은 실리콘기판, 13은 필드산화막, 15는 게이트산화막, 17는 게이트 물질층이며, "A"는 버즈빅 현상이 나타나는 지역을 의미한다.
일반적으로 STI 공정은, 도 1b에 도시된 바와같이, 먼저 실리콘기판(21)상에 패드산화막(미도시) 및 질화막(미도시)을 차례로 증착하고, 소자분리막 마스크 형성공정과 식각공정을 진행하여 상기 실리콘기판(21)내에 소자분리용 트렌치(미도시)을 형성한다.
그다음, 상기 트렌치 형성후 측벽에 생길 수 있는 결함을 제거하기 위한 목적으로 열적산화공정을 진행한다.
이어서, 트렌치내부를 산화물질(이하, 필드산화막)으로 갭매립시킨후 화학적 기계적 연마방법(CMP)으로 평탄화시킨다.
그다음, 소자가 형성될 위치의 질화막을 제거하는 일련의 과정을 거치면서 소자와 소자사이의 분리가 이루어지게 된다.
이어서, 게이트산화막(25)과 게이트 형성용 도전물질층(27)을 차례로 증착한다.
이렇게 소자간 절연을 위해 STI를 사용할 경우, nMOSFET 소자는 기존의 LOCOS와는 반대로 채널폭이 감소함에 따라 문턱전압이 감소하는 INWE(inverse narrow width effect)가 나타나게 된다.
이는 도 1a에서와 같이 LOCOS를 적용한 경우 버즈빅(A)의 형성으로 게이트전압에 의한 프린지필드(fringe field)가 작게 형성되는 반면, 도 1b에서와 같이, 소자가 수직으로 형성되는 STI의 경우 게이트 프린지 필드(B)증가가 나타나기 때문이다.
이러한 STI nMOSFET 소자의 INWE 현상은 P웰 형성 및 문턱전압 제어용으로 주입된 채널 임플란트 도펀트인 보론의 필드산화막내로의 세그리게이션 (segregation)에 의해 더욱 심화되게 된다.
이를 보상하기 위해 P 웰 및 채널 임플란트 보론도즈를 증가시키게 되는데, 이 경우 접합 리키지 전류가 증가하게 되어 스텐바이 파워(stand-by power) 증가와 특히 디램셀 소자에서는 리프레시 열화를 피할 수 없다.
더욱이, STI 구조에 의한 문턱전압의 변화는 소자특성을 정확하게 제어하여 균일도를 확보하는데 있어서도 심각한 문제가 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 활성영역의 가장자리부에 선택적으로 탄소이온을 추가하여 기존의 STI 구조를 갖는 n-채널 MOSFET의 INW(inverse narrow width) 효과 및 소자특성 열화를 억제시킬 수 있는 선택적 탄소이온주입을 이용한 반도체소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 실리콘기판상에 패드산화막과 패드질화막을 적층하는 단계; 상기 패드질화막상에 소자분리영역을 한정하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 패드질화막, 패드산화막 및 실리콘기판을 과도식각하여 상기 실리콘기판내에 소자분리용 트렌치를 형성하는 단계; 상기 감광막패턴을 제거한후 상기 트렌치표면상에 열산화막을 형성하는 단계; 상기 열산화막표면에 STI 질화막을 형성하는 단계; 상기 트렌치상부 가장자리부 및 트렌치바닥면에 있는 STI 질화막을 선택적으로 제거하는 단계; 탄소 이온주입공정을 실시하여 상기 STI 질화막이 제거된 상기 트렌치상부 가장자리부 및 트렌치바닥면아래의 실리콘기판내에 탄소이온주입영역을 형성하는 단계; 상기 트렌치내부를 포함한 전체 구조의 상면에 필드산화막을 형성하여 갭매립시키는 단계; 및 상기 필드산화막을 평탄화시킨후 잔존하는 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 실리콘기판상에 패드산화막과 패드질화막을 적층하는 단계; 상기 패드질화막상에 소자분리영역을 한정하는 감광막패턴을 형성하는 단계; 상기 감광막패턴을 마스크로 상기 패드질화막과 패드산화막을 선택적으로 식각하는 단계; 상기 감광막패턴을 제거한후 상기 실리콘기판의 일부분을 과도식각하여 소자분리용 트렌치를 형성함과 동시에 패드질화막의 측면을 과도식각하는 형성하는 단계; 상기 트렌치를 포함한 전체 구조의 상면에 필드산화막을 형성하여 갭매립시킨후 상기 필드산화막을 평탄화시키는 단계; 상기 탄소이온주입공정을 실시하여 상기 트렌치상부 가장자리부내에 탄소이온주입영역을 형성하는 단계; 및 잔존하는 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 소자분리막 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 선택적 탄소이온주입을 이용한 반도체소자의 소자분 리막 형성방법에 있어서, (a)는 이온주입양에 따른 탄소의 도핑프로파일을 나타낸 그래프이고, (b)는 탄소이온주입 양에 따른 보론의 도핑프로파일을 나타낸 그래프이다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
본 발명의 일실시예에 따른 반도체소자의 소자분리막 형성방법은, 기존의 STI 구조의 n-채널 MOSFET에서의 INWE 및 소자 특성 열화를 억제하기 위해 활성영역의 가장자리영역에 선택적으로 탄소이온 주입공정을 제안한다.
실리콘기판에 존재하는 탄소는 실리콘 이티스티셜(interstitial)과 결합하여 보론의 TED(transient enhanced diffusion) 및 OED(oxidation enhanced diffusion)를 억제하는 것으로 알려져 있다.
도 2는 실리콘기판에 탄소를 이온주입했을 때 보론 도핑 프로파일을 비교한 것으로, 탄소의 농도가 증가할수록 보론의 확산이 감소하여 보론 농도가 증가함을 알 수 있다.
본 발명에서는 탄소의 이러한 특성을 이용하여 게이트 프린지 필드 및 보론의 세그리게이션(segregation)으로 문턱전압이 감소하는 활성영역의 가장자리에만 선택적으로 탄소이온 주입을 실시하므로써 채널 도펀트로 보론이 도핑된 n-채널 소자에서 활성영역의 가장자리에만 국소적으로 보론의 농도를 증가시키고자 한다.
이러한 경우, 채널영역의 보론 도핑농도를 증가시키지 않고도 문턱전압 감소를 억제할 수 있기 때문에 접합누설전류 증가에 의한 스텐바이 파원(stand-by power) 및 디램셀 소자에서의 데이터 유지시간(data retention time) 열화를 막을 수 있다.
활성영역의 가장자리에만 국소적으로 탄소이온주입을 실시하기 위한 임플란트 마스크의 경우 STI 식각후 측벽산화(wall oxidation)이후에 질화막(이하, STI 질화막이라 함)을 증착하고, 이를 수직식각하는 방법을 사용할 수 있다.
이 경우, 도면에는 도시하지 않았지만, STI 바닥과 활성영역의 가장자리부분의 질화막 부분 제거가 가능하다.
STI 질화막 증착 및 수식 식각을 통해 활성영역의 가장자리 질화막 제거가 효과적으로 이루어지기 위해서는 STI 식각공정을 진행할 때 활성영역의 상부 라운딩(active top rounding)이 매우 중요하며, 이를 구현하는 실험적 방법으로는 패드 질화막 패터닝 공정에서 Si과의 선택비를 조절하거나 활성영역의 식각후 추가 식각공정을 진행하는 방법이 있을 수 있다.
수직 식각된 STI 질화막을 이온주입 마스크로 사용할 경우 마스크단계의 추가없이 활성영역의 선택적 탄소이온주입공정이 가능하며, 측벽은 질화막으로 마스크화되어 있으므로 이온주입 기울기를 임의로 조정할 수 있다.
STI 구조에서 게이트 프린지필드에 의한 문턱전압 감소가 가장 심한 부분이 활성영역의 가장자리이므로 제안된 방법에 의해 이 영역에만 선택적으로 보론 농도가 증가할 경우 접합 리키지 증가를 최소화하면서 문턱전압 감소를 막을 수 있으며, 문턱전압의 활성영역의 가장자리 의존성을 감소시켜 균일도 개선도 가능하다.
또한, 질화막이 제거된 STI 바닥부분의 경우 탄소이온 주입에 의해 기존의 필드스톱 임플란트(field stop implant)가 강화되어 셀간 절연특성을 더욱 향상되는 장점도 있다.
본 발명에서 제안한 STI 질화막 증착공정은 기존 STI 형성공정의 라이너 질화막 형성공정과 호환이 가능하므로 라이너질화막 공정을 진행하는 소자에 적용할 경우 추가 증착공정이 필요하지 않다.
- 제1실시예 -
이러한 관점에서, 본 발명의 일실시예에 따른 반도체소자의 소자분리막 형성방법에 대해 도 3a 내지 도 3e를 참조하여 설명하면, 먼저 도 3a에 도시된 바와같이, 실리콘기판(31)상에 패드산화막(33)과 패드질화막(35)을 순차적으로 적층한후 그 위에 소자분리막 형성용 마스크로 사용하기 위한 감광막패턴(37)을 형성한다.
그다음, 상기 감광막패턴(37)을 마스크로 상기 패드질화막(35)과 패드산화막(33)을 순차적으로 패터닝하여 상기 실리콘기판(31)의 일부분을 노출시킨다.
이어서, 도 3b에 도시된 바와같이, 재차 상기 감광막패턴(37)을 마스크로 상기 노출된 실리콘기판(31)의 일부분을 일정깊이만큼 과도식각하여 소자분리용 트렌치(39)를 형성한후 감광막패턴(37)을 제거한다.
그다음, 식각데미지를 제거하기 위해 열적 산화공정을 진행하여 상기 트렌치(39)표면에 열산화막(41)을 형성한다. 이때, 후속 STI 질화막을 임플란트 마스크층으로 효과적으로 사용하기 위해서는 활성영역상부 라운딩이 적절하게 이루어져야 한다. 상부 라운딩 정도를 제어하는 방법으로는, 패드질화막 패터닝 공정에서 Si과의 선택비를 조절하거나 활성영역의 식각후 추가 식각을 진행하는 방법이 있을 수 있다.
이어서, 도 3c 및 도 3d에 도시된 바와같이, 상기 열산화막(41)표면에 STI질화막(43)을 증착한후 이를 수직식각하여 활성영역 가장자리부분과 트렌치 바닥부분의 STI 질화막(43)부분을 국부적으로 제거한다.
그다음, 도 3e에 도시된 바와같이, 상기 STI 질화막(43a)을 마스크로 탄소이온주입공정(45)을 실시하여 상기 활성영역의 가장자리부(C)와 트렌치 바닥부분(D)내에 탄소이온주입영역(47)을 형성한다. 이때, 상기 탄소이온 주입시의 틸트각도는 소자 특성을 고려하여 최적화가 가능하다.
이어서, 도 3f에 도시된 바와같이, 탄소이온주입공정(45)을 진행한후 상기 트렌치내부를 포함한 전체 구조의 상면에 소자분리막용 필드산화막(49)을 증착하여 개매립시킨다.
그다음, 상기 필드산화막(49)을 CMP공정에 의해 평탄화시킨후 잔존하는 패드질화막(35)을 습식각하여 소자분리막을 형성한다.
이어서, 이후 공정은 일반적인 반도체소자의 형성공정과 동일한 순으로 진행한다.
- 제2 실시예 -
한편, 본 발명의 다른 실시예에 따른 반도체소자의 소자분리막 형성방법에 대해 도 4a 내지 도 4d를 참조하여 설명하면, 먼저 도 4a에 도시된 바와같이, 실리콘기판(61)상에 패드산화막(63)과 패드질화막(65)을 순차적으로 적층한후 그 위에 소자분리막 형성용 마스크로 사용하기 위한 감광막패턴(67)을 형성한다.
그다음, 상기 감광막패턴(67)을 마스크로 상기 패드질화막(65)과 패드산화막(63)을 순차적으로 패터닝하여 상기 실리콘기판(61)의 일부분을 노출시킨다.
이어서, 도 4b에 도시된 바와같이, 재차 상기 감광막패턴(67)을 마스크로 상기 노출된 실리콘기판(61)의 일부분을 일정깊이만큼 과도식각하여 소자분리용 트렌치(69)를 형성한후 감광막패턴(67)을 제거한다. 이때, 상기 실리콘기판(61)의 일부분이 식각시에, 앞서 설명한 도 3c에서와 같이, STI 질화막 증착공정을 적용하지 않고, 패드질화막(65)의 측면 일부분도 과도식각하여 탄소이온주입 마스크층으로 적용한다.
그다음, 도 4c에 도시된 바와같이, 소자분리용 트렌치(69)를 포함한 전체 구조의 상면에 소자분리막용 필드산화막(71)을 증착하여 갭매립시킨 후 상기 필드산화막(71)을 CMP공정에 의해 평탄화시킨다.
이어서, 도 4d에 도시된 바와같이, CMP공정후 상기 전체 구조의 상면에 탄소 이온주입공정(73)을 실시하여 상기 활성영역의 가장자리부분내에 탄소이온주입영역 (75)을 형성한다.
그다음, 이후 공정은 일반적인 반도체소자의 형성공정과 동일한 순으로 진행한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 소자분리막 형성방법에 의하면, 활성영역 가장자리에 선택적으로 탄소이온주입하므로써 STI 구조의 n-채널 MOSFET의 큰 문제였던 활성영역 가장자리에서의 게이트 프린지필드 및 보론 세그리게이션에 의한 문턱전압 감소 등의 문제를 억제할 수 있다. 이는 탄소가 이온주입된 실리콘기판의 경우 보론의 TED 및 OED가 억제되어 보론의 농도가 증가되는 특성을 이용한 것이다.
또한, 활성영역의 가장자리영역으로만 국부적인 탄소이온주입에 의한 보론농도가 증가할 경우 전력손실 및 리프레시 열화를 최소화하면서 문턱전압 감소를 방지할 수 있다.
그리고, STI 바닥에 선택적으로 탄소이온주입이 이루어질 경우, STI 바닥부분의 보론 농도가 증가하면서(즉, 필드스톱임플란트강화 효과) 소자간 절연특성을 더욱 향상시킬 수 있다.
따라서, 본 발명에서 제안한 탄소이온주입공정은 패드질화막 및 STI 질화막을 이용하므로써 마스크공정의 추가없이 진행 가능하여 생산단가를 경제적으로 유지하면서 소자특성을 향상시킬 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1은 종래기술에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 단면도로서, (a)는 LOCOS 방식을 이용한 반도체소자의 소자분리막 형성방법을 설명하기 위한 단면도이고, (b)는 STI 방식을 이용한 반도체소자의 소자분리막 형성 하기 위한 공정단면도,
도 2는 본 발명에 따른 선택적 탄소이온주입을 이용한 반도체소자의 소자분 리막 형성방법에 있어서, (a)는 이온주입양에 따른 탄소의 도핑프로파일을 나타낸 그래프이고, (b)는 탄소이온주입 양에 따른 보론의 도핑프로파일을 나타낸 그래프,
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도,
도 4a 내지 도 4d는 본 발명의 다른 실시예에 따른 반도체소자의 소자분리막 형성방법을 설명하기 위한 공정단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 실리콘기판 33 : 패드산화막
35 : 패드질화막 37 : 감광막패턴
39 : 트렌치 41 : 열산화막
43 : STI질화막 45 : 탄소이온주입공정
47 : 탄소이온주입영역 49 : 필드산화막
Claims (4)
- 실리콘기판상에 패드산화막과 패드질화막을 적층하는 단계;상기 패드질화막상에 소자분리영역을 한정하는 감광막패턴을 형성하는 단계;상기 감광막패턴을 마스크로 상기 패드질화막, 패드산화막 및 실리콘기판을 과도식각하여 상기 실리콘기판내에 소자분리용 트렌치를 형성하는 단계;상기 감광막패턴을 제거한후 상기 트렌치표면상에 열산화막을 형성하는 단계;상기 열산화막표면에 STI 질화막을 형성하는 단계;상기 트렌치상부 가장자리부 및 트렌치바닥면에 있는 STI 질화막을 선택적으로 제거하는 단계;탄소 이온주입공정을 실시하여 상기 STI 질화막이 제거된 상기 트렌치상부 가장자리부 및 트렌치바닥면아래의 실리콘기판내에 탄소이온주입영역을 형성하는 단계;상기 트렌치내부를 포함한 전체 구조의 상면에 필드산화막을 형성하여 갭매립시키는 단계; 및상기 필드산화막을 평탄화시킨후 잔존하는 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제1항에 있어서, 상기 상기 트렌치상부 가장자리부 및 트렌치바닥면에 있는 STI 질화막을 선택적으로 제거하는 단계는 수직식각에 의해 이루어지는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 실리콘기판상에 패드산화막과 패드질화막을 적층하는 단계;상기 패드질화막상에 소자분리영역을 한정하는 감광막패턴을 형성하는 단계;상기 감광막패턴을 마스크로 상기 패드질화막과 패드산화막을 선택적으로 식각하는 단계;상기 감광막패턴을 제거한후 상기 실리콘기판의 일부분을 과도식각하여 소자분리용 트렌치를 형성함과 동시에 패드질화막의 측면을 과도식각하는 형성하는 단계;상기 트렌치를 포함한 전체 구조의 상면에 필드산화막을 형성하여 갭매립시킨후 상기 필드산화막을 평탄화시키는 단계;상기 탄소이온주입공정을 실시하여 상기 트렌치상부 가장자리부내에 탄소이온주입영역을 형성하는 단계; 및잔존하는 패드질화막을 제거하여 소자분리막을 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
- 제3항에 있어서, 상기 패드질화막의 과도식각에 의해 패드산화막의 측면 일부가 노출되는 것을 특징으로하는 반도체소자의 소자분리막 형성방법.
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