KR20060017985A - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 아이솔레이션(Isolation) 특성을 강화시키기 위한 반도체 소자 및 그 제조방법에 관한 것으로, 반도체 기판과, 상기 반도체 기판의 소정의 영역에 형성되어 반도체 기판을 필드 영역과 활성 영역으로 구분하는 STI막과, 상기 STI막 하부의 반도체 기판내에 국부적으로 형성되는 필드 채널스탑 이온 주입층을 포함하여 구성된다.
STI(Shallow Trench Isolation), 필드 채널스탑 이온 주입층

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for fabricating the same}
도 1은 종래 기술에 따른 반도체 소자의 단면도
도 2는 본 발명에 따른 반도체 소자의 단면도
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 제조공정 단면도
**도면의 주요 부분에 대한 부호 설명**
30 : 반도체 기판 31 : 패드 산화막
32 : 질화막 33 : 하드 마스크 산화막
34 : 스페이서 35a, 35b : 필드 채널 스탑 이온 주입층
36 : 트렌치 37 : 라이너 산화막
38 : 갭필 산화막 38a : STI막
39 : P웰 40 : N웰
41 : N+층 42 : P+층
본 발명은 반도체 소자에 관한 것으로 특히, 아이솔레이션(Isolation) 특성 을 향상시키기에 적합한 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 나노(nano)급 이하로 스케일링(scaling)됨에 따라서 아이솔레이션(isolation) 특성 강화가 절실히 요구되고 있다.
이하, 첨부된 도면을 참조하여 종래 기술을 설명하면 다음과 같다.
도 1은 종래 기술에 따른 반도체 소자의 아이솔레이션 구조를 나타낸 도면으로, 반도체 기판(11)내에 소정의 깊이로 P웰(Pwell)(12) 및 N웰(Nwell)(13)이 형성되어 있고, 반도체 기판(11)의 일정 영역에는 STI막(14)이 형성되어 상기 P웰(12) 및 N웰(13)을 필드 영역과 활성영역으로 구분하고 있다.
그리고, 상기 P웰(12)내에는 상기 STI막(14)에 의해 아이솔레이션되는 복수개의 N+층(15)들이 형성되어 있고, 상기 N웰(13)내에는 상기 STI막(14)에 아이솔레이션되는 복수개의 P+층(16)들이 형성되어 있다.
이러한 반도체 소자에서 아이솔레이션 특성 즉, 이웃하는 N+층(15)과 N+층(15)간 아이솔레이션(Isolation) 특성, 이웃하는 P+층(16)과 P+층(16)간 아이솔레이션 특성, N+층(15)과 P+층(16)간 래치 업(latch-up) 특성은 STI막(14)의 깊이, STI막(14)의 폭, STI막(14)을 구성하는 갭필(gap-fill) 산화막의 특성, STI막(14)의 측면 슬로프(slop), P웰(12) 및 N웰(13) 도핑 프로파일(doping profile), STI막(14) 하부 도핑 프로파일 등의 여러 공정 요인에 의해 좌우되는데, 특히 STI막(14) 하부 도핑 프로파일에 영향을 많이 받는다.
종래 기술에서는 아이솔레이션 특성을 강화하기 위하여 P웰(12)이나 N웰(13) 형성시 필드 채널 스탑 이온(Field channel stop ion)을 주입하여 STI막(14) 하부 에서의 도핑 농도를 높이고 있다.
그러나, 필드 채널 스탑 이온 주입시 P웰(12)이나 N웰(13)의 도핑 농도도 증가되므로 정션 다이오드(junction diode) 특성이 나빠지게 되고, 모스 트랜지스터(MOS Transistor)의 문턱전압(Vth)이 높아지게 되는 등의 문제가 발생되므로 아이솔레이션 특성을 위해 필드 채널 스탑 이온의 농도를 높이는데 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 정션 다이오드 특성 저하 및 모스 트랜지스터의 문턱 전압이 높아지는 문제없이 소자의 아이솔레이션 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 소자의 아이솔레이션 특성 강화를 통해 고집적 소자 제조가 가능하도록 하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는
상기한 구조를 갖는 반도체 소자의 제조방법은
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 2는 본 발명에 따른 반도체 소자의 단면도로, 반도체 기판(30)에 소정 깊이로 형성되는 P웰(PWell)(39) 및 N웰(NWell)(40)과, 상기 P웰(39) 및 N웰(40)내에 형성되어 필드 영역과 활성영역으로 분리하는 STI막(38a)과, 상기 STI막(38a) 하부의 P웰(39)에 국부적으로 형성되는 필드 채널 스탑 이온 주입층(35a) 및 상기 STI막(38a) 하부의 N웰(40)에 국부적으로 형성되는 필드 채널 스탑 이온 주입층(35b)과, 활성영역의 P웰(39)내에 형성되는 N+층(41)과, 활성영역의 N웰(40)내에 형성되는 P+층(42)으로 구성된다.
이때, 상기 필드 채널 스탑 이온 주입층(35a)은 P, As, Sb 등의 N 타입 도펀트(dopant)로 도핑되어 있고, 상기 필드 채널 스탑 이온 주입층(35b)은 B, In 등의 P 타입 도펀트로 도핑되어 있다.
이처럼, 필드 채널 스탑 이온 주입층(35a)(35b)을 STI막(38a) 하부에만 국부적으로 형성하면 정션 다이오드 특성 저하 및 모스 트랜지스터의 문턱전압이 높아지는 문제 없이도 아이솔레이션 특성을 강화할 수 있어 매우 유리하다.
이 같은 구조의 반도체 소자를 제조하는 방법은 다음과 같다.
도 3a 내지 도 3h는 본 발명에 따른 반도체 소자의 제조공정 단면도이다.
먼저, 도 3a에 도시하는 바와 같이 반도체 기판(30)상에 300~500Å의 패드 산화막(31)과, 500~3000Å의 질화막(32)과, 500~5000Å의 하드 마스크 산화막(33)을 차례로 형성한다.
이때, 상기 하드 마스크 산화막(33)은 이후 실시하는 STI 식각시 상기 질화막(32)이 에칭되는 것을 방지하기 위한 것으로 형성하지 않아도 무방하다.
이어, 도 3b에 도시하는 바와 같이 포토 및 식각 공정으로 일정 영역상에만 남도록 상기 하드 마스크 산화막(33), 질화막(32)을 선택적으로 제거한다.
이때, 상기 질화막(32)과 하드 마스크 산화막(33)이 제거된 부분은 필드영역이 될 부분이고, 질화막(32)과 하드 마스크 산화막(33)이 제거되지 않은 부분은 활성영역이 될 부분이다.
그리고, 전표면상에 산화막을 증착하고 상기 산화막을 블랭킷 에치(blanket etch)하여 도 3c에 도시하는 바와 같이 상기 질화막(32) 및 하드 마스크 산화막(33)의 측면에 스페이서(34)를 형성한다.
이어, 도 3d에 도시하는 바와 같이 전면에 제 1 포토레지스트(PR1)를 도포하고 일정 영역에만 남도록 노광 및 현상 공정으로 상기 제 1 포토레지스트(PR1)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(PR1)와 상기 제 1 포토레지스트(PR1)에 의해 마스킹되지 않는 하드 마스크 산화막(33) 및 스페이서(34)를 마스크로 B, In 등의 P 타입 도펀트를 주입하여 반도체 기판(30)의 일정 깊이에 필드 채널 스탑 이온 주입층(35a)을 형성한다.
이때, 도펀트 농도는 1×1011~1×1015[ions/㎠]이고, 도펀트 주입 에너지는 50~2000[KeV]이며, 도펀트 주입 각도는 0~7도의 틸트(tilt)가 되게 한다.
그리고, 상기 제 1포토레지스트(PR1)를 제거한 다음에 전면에 제 2 포토레지스트(PR2)를 도포하고, 도 3e에 도시하는 바와 같이 상기 제 1 포토레지스트(PR1) 패턴과 반대되게 상기 제 2 포토레지스트(PR2)를 패터닝하고, 패터닝된 제 2 포토레지스트(PR2)와 상기 제 2 포토레지스트(PR2)에 의해 마스킹되지 않는 하드 마스크 산화막(33) 및 스페이서(34)를 마스크로 P, As 등의 N 타입 도펀트를 주입하여 반도체 기판(30)의 일정 깊이에 필드 채널 스탑 이온 주입층(35b)을 형성한다.
이때, 도펀트 농도는 1×1011~1×1015[ions/㎠]이고, 도펀트 주입 에너지는 50~2000[KeV]이며, 도펀트 주입 각도는 0~7도의 틸트(tilt)가 되게 한다.
이어, 도 3f에 도시하는 바와 같이 상기 제 2 포토레지스트(PR2)를 제거한 다음 상기 스페이서(34)를 제거한다.
그리고, 상기 마스크 산화막(33)을 마스크로 상기 필드 채널 스탑 이온 주입층(35a)(35b)이 노출되도록 상기 반도체 기판(30)을 식각하여 트렌치(36)를 형성하고, 상기 트렌치(36)를 포함하는 반도체 기판(30)의 표면에 라이너 산화막(37)을 형성한다.
다음에, 도 3g에 도시하는 바와 같이 상기 트렌치(36)가 완전히 메워지도록 전면에 갭필 산화막(38)을 형성한다.
그리고, 도 3h에 도시하는 바와 같이 상기 질화막(32)의 타겟으로 CMP 공정을 실시하여 트렌치(36) 내부에 STI막(38a)을 형성한다.
이때, 상기 CMP 공정시 상기 하드 마스크 산화막(33)과 라이너 산화막(37) 및 갭필 산화막(38)이 표면에서부터 점차 제거되게 되며 상기 CMP 공정 완료 후에 상기 트렌치(34) 내부에 잔류하는 갭필 산화막(38)에 의해 STI막(38a)이 형성되게 된다.
이어, 상기 제 1 포토레지스트(PR1) 패턴을 마스크로 반도체 기판(30)에 불순물을 주입하여 P웰(39)을 형성하고, 상기 제 2 포토레지스트(PR2) 패턴을 마스크로 반도체 기판(30)에 불순물을 주입하여 N웰(40)을 형성한다.
그리고, 도 3i에 도시하는 바와 같이 P웰(39)내에는 N+층(41)을 형성하고, N웰(40)내에는 P+층(42)을 형성하고, 상기 질화막(32)과 패드 산화막(31)을 제거한다.
이상으로 본 발명에 따른 반도체 소자를 완성한다.
상기와 같은 본 발명의 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
첫째, 필드 채널스탑 이온 주입층을 STI막 하부에만 국부적으로 형성하므로 필드 채널스탑 이온 주입층의 농도를 증가시키더라도 정션 다이오드(junction diode) 특성이 저하되거나 모스 트랜지스터(MOS Transistor)의 문턱전압(Vth)이 상승되는 문제가 발생되지 않는다. 따라서, 필드 채널 스탑 이온의 농도를 충분히 높일 수 있으므로 반도체 소자의 아이솔레이션 특성이 향상되는 효과가 있다.
둘째, 아이솔레이션 특성을 향상시킬 수 있으므로 고집적화된 소자 제작이 가능해지는 효과가 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.

Claims (8)

  1. 반도체 기판과,
    상기 반도체 기판의 소정의 영역에 형성되어 반도체 기판을 필드 영역과 활성 영역으로 구분하는 STI막과,
    상기 STI막 하부 반도체 기판내에 국부적으로 형성되는 필드 채널스탑 이온 주입층을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 반도체 기판과,
    상기 반도체 기판내에 형성되는 P웰 및 N웰과,
    상기 반도체 기판의 소정의 영역에 형성되어 상기 P웰 및 N웰을 필드 영역과 활성 영역으로 구분하는 STI막과,
    상기 STI막 하부 반도체 기판내에 국부적으로 형성되는 필드 채널스탑 이온 주입층과,
    상기 P웰내에 형성되며 상기 STI막에 의해 분리되는 N+층들과,
    상기 N웰내에 형성되며 상기 STI막에 의해 분리되는 P+층들을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  3. 반도체 기판상에 패드 절연막과, 절연막을 차례로 형성하는 단계;
    일정 영역상에 남도록 상기 절연막을 선택적으로 제거하는 단계'
    상기 선택적으로 제거된 절연막 양측면에 스페이서를 형성하는 단계;
    상기 절연막 및 스페이서를 마스크로 불순물을 주입하여 반도체 기판의 일정 깊이에 국부적으로 필드 채널스탑 이온 주입층을 형성하는 단계;
    상기 스페이서를 제거하는 단계;
    상기 절연막을 마스크로 상기 필드 채널스탑 이온 주입층이 노출되도록 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치를 갭필하고 평탄화하여 STI막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 3항에 있어서,
    상기 트렌치를 갭필하기 전에 상기 트렌치를 포함하는 전 표면상에 라이너막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4항에 있어서,
    상기 라이너막은 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 3항에 있어서,
    상기 불순물 주입 농도는 1×1011~1×1015[ions/㎠]이고, 불순물 주입 에너지는 50~2000[KeV]이고, 불순물 주입 각도는 0~7도인 것을 특징으로 하는 반도체 소 자의 제조방법.
  7. 제 3항에 있어서,
    상기 패드 절연막은 300~500Å 두께의 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 3항에 있어서,
    상기 절연막은 500~3000Å의 질화막 또는 500~3000Å의 질화막과 500~5000Å의 하드마스크 산화막의 적층막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
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