KR100821467B1 - 반도체소자 및 그의 제조방법 - Google Patents

Abstract

소자가 다운-스케일링 되더라도 숏채널 문제와 펀치-스루우 현상 및 핫-캐리어 문제가 발생하는 것을 방지하기에 효과적인 반도체소자 및 그 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자는 기판의 일영역상에 형성된 격리막과; 상기 격리막이 상부 측면이 드러나도록 상기 격리막 양측의 상기 기판상에 형성된 절연막과; 상기 격리막상에 형성된 채널층과; 상기 채널층의 일영역상에 적층 형성된 게이트절연막과 게이트전극과; 상기 게이트전극 양측 하부의 상기 채널층과 상기 격리막의 양측면에 형성된 소오스/드레인영역을 포함하여 구성된다.

채널, 격리막

Description

반도체소자 및 그의 제조방법{semiconductor device and method for fabricating the same}

도 1a 내지 도 1f는 종래기술에 따른 반도체소자의 제조방법을 나타낸 공정단면도

도 2a 내지 도 2c는 종래기술의 문제점을 도시한 구조단면도

도 3은 본 발명의 실시예에 따라 제조된 반도체소자의 구조단면도

도 4a 내지 도 4l은 본 발명의 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도

* 도면의 주요 부분에 대한 부호의 설명 *

30 : 반도체기판 31 : 제1산화막

32 : 질화막 33 : 소오스/드레인영역

34 : 제3절연막 34a : 격리막

35 : 감광막 36 : 반도체층

36a : 채널층 37a : 게이트절연막

38a : 게이트전극 39a : 게이트캡

본 발명은 반도체소자에 대한 것으로, 특히 다운-스케일링되는 소자에 적용하기에 알맞은 반도체소자 및 그 제조방법에 관한 것이다.

이하, 첨부 도면을 참조하여 종래의 반도체소자 및 그 제조방법에 대하여 설명하면 다음과 같다.

종래기술에 따른 반도체소자는 도 1f에 도시된 바와 같이 필드영역과 액티브영역이 정의된 반도체기판(10)의 필드영역내에 필드절연막(14)이 형성되어 있다.

그리고 액티브영역의 표면내에는 제2산화막(17)이 더 형성되어 있다.

그리고 액티브영역상에 게이트산화막(18a)과 다층의 게이트전극(19a)과 게이트캡(20a)이 차례로 적층 형성되어 있다.

그리고 액티브영역내에 N형이나 P형의 웰영역(16)이 형성되어 있고, 게이트전극(19a) 양측의 웰영역(16)내에 저농도 불순물영역(21)이 형성되어 있다.

그리고 게이트산화막(18a)과 다층의 게이트전극(19a)과 게이트캡(20a)의 양측면에 측벽스페이서(22)가 형성되어 있다.

또한 게이트전극(19a)과 측벽스페이서(22) 양측의 웰영역(16)내에 고농도 불순물영역(23)이 형성되어 있다.

이때 저농도 불순물영역(21)과 고농도 불순물영역(23)은 LDD 구조를 이룬다.

상기 구성을 갖는 종래 반도체소자의 제조방법은 도 1a에 도시한 바와 같이 표면을 안정화 시키기 위해서 반도체기판(10)에 초기 세정공정을 진행한다.

이후에 도 1b에서와 같이 화학적 기상증착법으로 반도체기판(10)상에 제1산 화막(11)과 질화막(12)을 차례로 증착한다.

그리고 필드영역으로 정의된 반도체기판(10)을 소정깊이 식각해서 트랜치영역(13)을 형성한다.

다음에 도 1c에 도시한 바와 같이 트랜치영역을 포함한 전면에 제1절연막을 증착한 후 화학적 기계적 연마공정으로 평탄화하여, 트랜치영역에 필드절연막(14)을 형성한다.

이후에 제1산화막(11)과 질화막(12)을 차례로 제거하고, 제1산화막(11)과 질화막(12)이 제거된 부분에 제1버퍼산화막(15)을 형성한다.

그리고 이온주입 공정으로 제1버퍼산화막(15)하부의 반도체기판(10)내에 N형이나 P형의 웰영역(16)을 형성한다.

이후에 도 1d에 도시한 바와 같이 제1버퍼산화막(15)을 제거하고, 그 자리에 제2산화막(17)을 형성하고, 제2산화막(17)과 필드절연막(14)을 포함한 반도체기판(10) 전면에 제2산화막(18)과 다층의 도전층들(19)과 제2버퍼산화막(20)을 차례로 증착한다.

다음에 도 1e에 도시한 바와 같이 제2버퍼산화막(20)과 다층의 도전층들(19)과 제2산화막(18)을 차례로 식각해서 게이트산화막(18a)과 게이트전극(19a)과 게이트캡(20a)을 형성한다.

그리고 게이트전극(19a) 양측의 웰영역(16) 내에 저농도의 불순물영역(21)을 형성한다.

이후에 도 1f에 도시한 바와 같이 전면에 산화막이나 질화막으로 구성된 절 연막을 증착한 후, 절연막을 식각하여 게이트산화막(18a)과 게이트전극(19a)과 게이트캡(20a)의 양측면에 측벽스페이서(22)를 형성한다.

다음에 측벽스페이서(22) 양측의 웰영역(16)에 고농도의 불순물영역(23)을 형성한다.

상기 저농도의 불순물영역(21)과 고농도의 불순물영역(23)은 LDD 구조의 소오스/드레인영역을 형성한다.

상기 종래기술에 따른 반도체소자는 도 2a에 도시된 바와 같이 소자가 다운-스케일링 됨에 따라 채널길이('??')가 감소되고, 이로 인해 숏채널 이팩트(short channel effect)에 따른 소자의 열화 문제가 발생하게 된다.

또한 도 2b에서와 같이 소자가 다운-스케일링 됨에 따라 채널길이가 감소되어 드레인영역 근처에서 펀치-스루우 현상이 일어나게 된다.

그리고 도 2c에서와 같이 핀치-오프 상태에서 전자의 이동에 의한 전자 전공쌍이 형성되어 여기서 생긴 전자로 인해 게이트산화막으로 전자가 트램되는 핫-캐리어 문제가 발생된다.

상기에서와 같이 숏채널 문제와 펀치-스루우 현상과 핫-캐리어 문제가 발생하여 소자의 신뢰성 문제가 대두된다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 본 발명의 목적은 소자가 다운-스케일링 되더라도 숏채널 문제와 펀치-스루우 현상 및 핫-캐리어 문제가 발생하는 것을 방지하기에 효과적인 반도체소자 및 그 제조방법을 제 공하는데 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 반도체소자는 기판의 일영역상에 형성된 격리막과; 상기 격리막이 상부 측면이 드러나도록 상기 격리막 양측의 상기 기판상에 형성된 절연막과; 상기 격리막상에 형성된 채널층과; 상기 채널층의 일영역상에 적층 형성된 게이트절연막과 게이트전극과; 상기 게이트전극 양측 하부의 상기 채널층과 상기 격리막의 양측면에 형성된 소오스/드레인영역을 포함하여 구성됨을 특징으로 한다.

상기와 같은 구성을 갖는 본 발명의 반도체소자의 제조방법은 기판의 일영역이 드러나도록 제1홈을 갖는 절연막과 소오스/드레인영역을 적층 형성하는 단계; 상기 제1홈내에 격리막을 형성하는 단계; 상기 격리막과 이에 인접한 상기 소오스/드레인영역의 일영역을 식각하여 제2홈을 형성하는 단계; 상기 제2홈내에 채널층을 형성하는 단계; 상기 채널층의 일영역상에 게이트절연막과 게이트전극을 적층 형성하는 단계를 포함함을 특징으로 한다.

이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체소자 및 그 제조방법에 대하여 설명하면 다음과 같다.

먼저, 본 발명의 실시예에 따른 반도체소자의 구성에 대하여 설명하기로 한다.

도 3은 본 발명의 실시예에 따른 반도체소자의 구조단면도이다.

본 발명의 일실시예에 따른 반도체소자는 도 3에 도시한 바와 같이 반도체기 판(30)의 일영역상에 격리막(34a)이 형성되어 있고, 상기 격리막(34a)의 양측 반도체기판(30)상에 제1, 제2절연막(31,32)이 형성되어 있다.

그리고 상기 격리막(34a)상에 이보다 넓은 폭을 갖고 채널층(36a)이 형성되어 있다.

또한 상기 채널층(36a)상에는 게이트절연막(37a)과 다층의 게이트전극(38a)과 게이트캡(39a)이 형성되어 있고, 상기 게이트절연막(37a)과 다층의 게이트전극(38a)과 게이트캡(39a)의 측면에는 측벽스페이서(40)가 형성되어 있다.

그리고 상기 게이트전극(38a) 양측 하부의 상기 채널층(36a)과 격리막(34a)의 양측면에 소오스/드레인영역(33)이 형성되어 있다.

상기 채널층(36a)은 격리막(34a)에 의해서 반도체기판(30)과 격리되고, 소오스/드레인영역(33)은 제1, 제2절연막(31,32)과 격리막(34a)에 의해 반도체기판(30)과 격리된다.

상기에서와 같이 채널층(36a)의 두께 및 길이는 미리 설정되어 있다.

다음에, 상기 구성을 갖는 본 발명의 실시예에 따른 반도체소자의 제조방법에 대하여 설명하기로 한다.

도 4a 내지 도 4l은 종래기술에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.

먼저, 도 4a에 도시한 바와 같이 표면을 안정화 시키기 위해서 반도체기판(30)에 초기 세정공정을 진행한다.

이후에 도 4b에서와 같이 화학적 기상증착법으로 반도체기판(30)상에 제1절 연막(31)과 제2절연막(32)을 차례로 형성한다. 이때 제1, 제2절연막(31,32)는 산화막과 질화막중 어느 하나를 사용하여 형성할 수 있다.

그리고 에피택셜 성장공정으로 제2절연막(32)상에 에피택셜층을 형성하고, 도면에는 도시되지 않았지만 에피택셜층상에 정션영역을 정의하기 위한 마스크 물질을 도포한 후 노광 및 현상공정으로 마스크 물질을 패터닝한다.

이후에 패터닝된 마스크 물질을 이용해서 에피택셜층과 제2절연막(32)과 제1절연막을 차례로 식각해서, 도 4c에서와 같이 반도체기판(30)의 일영역이 노출되도록 제1홈을 형성한다.

이때 제1홈 양측의 제2절연막(32)상에는 소오스/드레인영역(33)이 형성된다.

다음에 도 4d에 도시한 바와 같이 화학적 기상증착법으로 제1홈을 채우도록 반도체기판(30) 전면에 제3절연막(34)을 증착한다.

이후에 도 4e에 도시한 바와 같이 제3절연막(34)을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)공정이나 에치백(etch-back)공정으로 평탄화하여 제1홈내에 격리막(34a)을 형성한다.

상기에서와 같이 소오스/드레인영역(33) 사이에 격리막(34a)을 형성하므로써 정션간 격리를 보다 확실하게 하여, 종래의 소오스/드레인영역 부근에서 레치-업 현상이 발생하는 것을 사전에 미리 예방할 수 있고, 이에 따라서 차후에 안정적인 채널층을 형성할 수 있다.

그리고 도 4f에 도시한 바와 같이 격리막(34a)과 소오스/드레인영역(33) 상에 감광막(35)을 증착한 후, 포토리소그래피 공정으로 감광막(35)을 선택적으로 패 터닝한다.

상기 포토리소그래피 공정에 의해서 감광막(35)은 상기 격리막(34a)의 폭보다 큰 간격을 갖고 소오스/드레인(33)영역 상에 형성된다.

다시말해서, 감광막(35)은 격리막(34a)에 인접한 소오스/드레인영역(33)의 가장자리가 일부 드러나도록 패터닝한다.

이후에 도 4g에 도시한 바와 같이 패터닝된 감광막(35)을 마스크로 소오스/드레인영역(33) 및 격리막(34a)을 소정두께 건식식각하여 제2홈을 형성하고, 감광막(35)을 제거한다.

이때 제2홈의 폭은 차후에 형성될 채널층의 길이에 대응되는 것으로, 제2홈의 폭을 조절하여 채널길이를 자유롭게 조절할 수 있다.

다음에 도 4h에 도시한 바와 같이 상기 제2홈을 채우도록 소오스/드레인영역(33)상에 반도체층(36)을 증착한다.

그리고 도 4i에 도시한 바와 같이 반도체층(36)을 화학적 기계적 연마(Chemical Mechanical Polishing : CMP)공정이나 에치백(etch-back)공정으로 평탄화하여 제2홈내에 채널층(36a)을 형성한다.

상기에서와 같이 제2홈내에 일명 반전층인 채널층(36a)만을 형성하므로써, 전계에 민감하게 반응하지 않는 안정적인 소자를 구현할 수 있다.

즉, 종래에 공핍층으로부터 발생되는 핫 캐리어(hot carrier)로부터 자유롭다.

다음에 도 4j에 도시한 바와 같이 채널층(36a) 및 소오스/드레인영역(33)을 포함한 반도체기판(30)상에 제4절연막(37)과 다층의 게이트전극 형성 물질(38)과, 제5절연막(39)을 차례로 증착한다.

이후에 도 4k에 도시한 바와 같이 포토리소그래피 공정으로 제5절연막(39)과 게이트전극 형성 물질(38)과 제4절연막(37)을 차례로 식각해서 채널층(36a)의 일영역상에 게이트절연막(37a)과 게이트전극(38a)과 게이트캡(39a)을 형성한다.

다음에 게이트절연막(37a)과 게이트전극(38a)과 게이트캡(39a)을 포함한 반도체기판(30)상에 제5절연막을 증착한 후 에치백공정을 진행하여 도 4l에서와 같이 게이트절연막(37a)과 게이트전극(38a)과 게이트캡(39a)의 측면에 측벽스페이서(40)를 형성한다.

상기에서와 같이 채널층(36a)을 미리 설정하므로써, 낮은 전극전압에서도 소자를 구동시킬 수 있고, 셀로우 소오스/드레인영역을 형성하기가 용이하다.

본 발명은 상기 실시예에 한정되는 것이 아니라, 상기 실시예로부터 당업자라면 용이하게 도출할 수 있는 여러 가지 형태를 포함한다.

상기와 같은 본 발명의 반도체소자 및 그 제조방법은 다음과 같은 효과가 있다.

첫째, 채널길이를 자유롭게 조절할 수 있으므로 소자가 다운 스케일링되더라도 숏채널로 인해 발생하는 문제를 미연에 방지할 수 있다.

둘째, 소오스/드레인영역을 일정하게 형성하므로써, 소자가 다운 스케일링됨에 따라 펀치-스루우 문제가 발생하는 것을 미연에 방지할 수 있다.

셋째, 소오스/드레인영역과 기판을 분리시키므로써 종래의 웰(Well)과 졍션간의 누설전류가 발생하는 것을 방지할 수 있다.

넷째, 소오스/드레인영역 사이의 채널층 하부에 격리막을 형성하므로써, 기생다이오드에 의한 레치업 현상이 발생하는 것을 방지할 수 있다.

Claims (7)

1. 기판의 일영역상에 형성된 격리막;

   상기 격리막이 상부 측면이 드러나도록 상기 격리막 양측의 상기 기판상에 형성된 절연막;

   상기 격리막상에 형성된 채널층;

   상기 채널층의 일영역상에 적층 형성된 게이트절연막과 게이트전극;

   상기 게이트전극 양측 하부의 상기 채널층과 상기 격리막의 양측면에 형성된 소오스/드레인영역을 포함하여 구성됨을 특징으로 하는 반도체소자.
2. 제1항에 있어서,

   상기 채널층은 상기 격리막보다 넓은 폭을 갖고 형성됨을 특징으로 하는 반도체소자.
3. 제1항에 있어서,

   상기 절연막은 2개의 층이 적층된 구조인 것을 포함함을 특징으로 하는 반도체소자.
4. 기판의 일영역이 드러나도록 제1홈을 갖는 절연막과 소오스/드레인영역을 적층 형성하는 단계;

   상기 제1홈내에 격리막을 형성하는 단계;

   상기 격리막과 이에 인접한 상기 소오스/드레인영역의 일영역을 식각하여 제2홈을 형성하는 단계;

   상기 제2홈내에 채널층을 형성하는 단계;

   상기 채널층의 일영역상에 게이트절연막과 게이트전극을 적층 형성하는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
5. 제4항에 있어서,

   상기 제1홈과 소오스/드레인영역은

   상기 기판에 절연막과 에피택셜층을 차례로 형성하는 단계,

   상기 기판의 일영역이 드러나도록 에피택셜층과 절연막을 차례로 식각하는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
6. 제4항에 있어서,

   상기 격리막은 상기 제1홈을 포함한 상기 기판 전면에 격리절연막을 증착하는 단계;

   상기 격리절연막을 화학적 기계적 연마공정이나 에치백 공정으로 평탄화하는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
7. 제4항에 있어서,

   상기 채널층은 상기 제2홈을 포함한 상기 기판 전면에 반도체층을 증착하는 단계;

   상기 반도체층을 상기 제2홈에만 남도록 화학적 기계적 연마공정이나 에치백 공정으로 평탄화하는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.

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