KR100374227B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 에스.오.아이.(Silicon-On-Insulator, 이하 SOI 라 함)기판에 트랜지스터를 형성하는 공정 시 상기 SOI기판의 실리콘 사이에 산화막을 제거하여 에어-터널(air-tunnel)을 형성하여 문턱전압을 개선시키고, 드레인-소오스 간의 내압 증대 및 서브트레쉬홀드 특성을 개선시켜 단채널효과(short channel effect)를 개선하는 동시에 ESD(electrostatic discharge) 특성도 개선할 수 있는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게 에스.오.아이.(silicon on insulator, 이하 SOI라 함)기판에 트랜지스터를 형성하는 공정 시 트랜지스터의 채널 하부에 에어-터널을 형성하여 반도체소자의 동작 특성 및 신뢰성을 향상시키는 방법에 관한 것이다.
일반적으로 SOI 기판을 제조하는 방법은 여러가지 형태가 있으나, 그 중의 하나로 접합에 의한 방법이 있다.
상기 접합에 의한 방법은 두 장의 웨이퍼를 접합한 후, 후면 연마와 식각을 통해 수 ㎛ 까지 씨닝(thinning) 공정을 진행한 뒤, 최종적으로 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)를 통해 소자 형성을 위한 얇은 실리콘층을 얻는 방법이다(상기 두 장의 웨이퍼 중, 후에 소자를 형성시킬 실리콘층을 제공하는 씨드 웨이퍼(seed wafer)와 이 얇은 실리콘층을 지지해주는 지지 웨이퍼(supporting wafer)라고 칭한다). 여기서, 상기와 같은 CMP공정은 주로 LOCOS(LOCal Oxidation of Silicon) 방법에서 소자분리용으로 사용하는 소자분리절연막을 연마정지층으로 사용하는 방법이 주종을 이루고 있다. 그러나 이러한 방법은 셀 영역(cell region)과 주변회로영역(periphery region)에서의 소자분리절연막의 두께 차이로 인하여 CMP공정 후, 활성영역의 불균일성을 야기하고, 이로 인해 후속 노광 공정에서 초점의 기준을 설정할 수 없게 되어 소자의 형성이 불가능하게 된다.
반도체소자가 고집적화되고, 상기의 문제점을 해결하기 위하여 얕은 트렌치 소자분리(shallow trench isolation)방법을 사용하게 되었다. 하지만, 계속적인 스케일링(scaling)은 면적을 적게 차지하면서 소자 간의 간섭이 없는 새로운 절연을요구하고 있다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 고성능의 SOI 소자는 지지웨이퍼와 씨드웨이퍼 간에 산화막이 가로막아 소오스/드레인 간의 내압이 저하되어 펀치 쓰루가 발생하기 쉽다. 이로 인하여 드레인전류는 포화영역에서도 포화되지 않고, 드레인의 전압 증가와 함께 급증한다. 또한, 서브트레쉬홀드 특성도 저하되어 비동작영역에서도 전류가 증가하여 게이트로 동작하는 제어소자로서의 원활한 역할을 기대하기 어려운 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위하여, SOI 기판에 트랜지스터를 형성하는 공정에서 지지웨이퍼와 씨드웨이퍼 간의 산화막을 제거하여 에어-터널을 형성함으로써 단채널효과 및 ESD 특성을 개선하여 소자의 동작특성 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 6 은 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 지지웨이퍼 13 : 산화막
15 : 씨드웨이퍼 17 : 베리어막
19 : 소자분리절연막 21 : 게이트절연막
23 : 게이트전극 25 : 마스크절연막패턴
27 : LDD영역 29 : 절연막 스페이서
31 : 홈 33 : 에어-터널
35 : 도전층 37 : 콘택플러그
39 : 제1층간절연막 41 : 제2층간절연막
43 : 비트라인 콘택플러그
상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 제조방법은,
지지웨이퍼, 산화막 및 씨드웨이퍼의 적층구조로 이루어지는 SOI 구조의 반도체기판에 활성영역을 정의하는 소자분리절연막을 형성하는 공정과,
상기 SOI 기판 상부에 게이트절연막패턴, 게이트전극 및 마스크절연막패턴의 적층구조를 형성하는 공정과,
상기 적층구조 양측 SOI 기판에 LDD영역을 형성하는 공정과,
상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,
상기 마스크절연막패턴과 절연막 스페이서를 식각마스크로 상기 씨드웨이퍼, 산화막 및 지지웨이퍼를 식각하여 소정 두께의 홈을 형성하는 공정과,
상기 홈에서 노출되는 산화막을 식각하여 에어-터널을 형성하는 공정과,
전체표면 상부에 도전층을 형성하는 공정과,
상기 도전층을 식각하여 상기 홈을 매립하는 활성영역과 콘택플러그를 동시에 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 1 내지 도 6 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도이다.
먼저, 지지웨이퍼(11), 산화막(13) 및 씨드웨이퍼(15)의 적층구조로 이루어진 SOI 기판에 소자분리영역으로 예정되는 부분에 트렌치를 형성한다.
다음, 트렌치 표면에 에피택셜 실리콘층, 다결정실리콘층 또는 산화막과 식각선택비 차이를 갖는 절연막으로 베리어막(17)을 형성한다. 이때, 상기 베리어막(17)은 후속공정에서 소자분리절연막이 손실되는 것을 방지한다.
그 다음, 상기 트렌치를 매립하는 제1소자분리절연막(19)을 형성한다. (도 1 참조)
다음, 전체표면 상부에 게이트절연막, 게이트전극용 도전층 및 마스크절연막의 적층구조를 형성한다.
그 다음, 게이트전극을 정의하는 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 게이트절연막패턴(21), 게이트전극(23) 및마스크절연막패턴(25)의 적층구조 패턴을 형성한다.
다음, 상기 적층구조 패턴의 양측 씨드웨이퍼(15)에 저농도의 불순물을 이온주입하여 LDD영역(27)을 형성한다. (도 2 참조)
그 다음, 상기 적층구조 패턴의 측벽에 절연막 스페이서(29)를 형성한다.
다음, 상기 절연막 스페이서(29)와 마스크절연막패턴(25)을 식각마스크로 상기 씨드웨이퍼(15), 산화막(13) 및 지지웨이퍼(11)를 소정 두께 제거하여 홈(31)을 형성한다. 상기 홈(31)은 1000 ∼ 2000Å 깊이로 형성된다.
그 다음, 상기 홈(31)을 통해서 노출되는 SOI 기판의 산화막(13)을 제거하여 에어-터널(33)을 형성한다. (도 3 참조)
다음, 전체표면 상부에 도전층(35)을 형성한다. 이때, 상기 도전층(35)은 다결정실리콘층으로 형성된다. (도 4 참조)
그 다음, 상기 도전층(35)을 전면식각 또는 CMP공정으로 제거하여 활성영역 및 콘택플러그(37)를 형성하되, 상기 전면식각 또는 CMP공정은 상기 마스크절연막패턴(25)을 식각장벽으로 사용한다. 상기 홈(31)에 매립된 상기 도전층(35)은 활성영역으로 된다. (도 5 참조)
다음, 상기 구조에서 소자분리영역으로 예정되는 부분을 노출시키는 소자분리마스크를 식각마스크로 상기 콘택플러그(37)를 제거한다.
그 다음, 상기 콘택플러그(37)가 제거된 부분을 절연막으로 매립하여 제2소자분리절연막(39)을 형성한다.
다음, 전체표면 상부에 층간절연막(41)을 형성한다.
그 다음, 상기 콘택플러그(37)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택마스크를 식각마스크로 상기 층간절연막(41)을 식각하여 비트라인 콘택홀을 형성한다.
다음, 상기 비트라인 콘택홀을 매립하는 비트라인 콘택플러그(43)를 형성한다. (도 6 참조)
상기한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, SOI 기판에 트랜지스터를 형성하는 공정 시 상기 SOI기판의 실리콘 사이에 산화막을 제거하여 에어-터널을 형성하여 문턱전압을 개선시키고, 드레인-소오스 간의 내압 증대 및 서브트레쉬홀드 특성을 개선시켜 단채널효과를 개선하는 동시에 ESD 특성도 개선할 수 이점이 있다.
Claims (7)
- 지지웨이퍼, 산화막 및 씨드웨이퍼의 적층구조로 이루어지는 SOI 구조의 반도체기판에 활성영역을 정의하는 소자분리절연막을 형성하는 공정과,상기 SOI 기판 상부에 게이트절연막패턴, 게이트전극 및 마스크절연막패턴의 적층구조를 형성하는 공정과,상기 적층구조 양측 SOI 기판에 LDD영역을 형성하는 공정과,상기 적층구조의 측벽에 절연막 스페이서를 형성하는 공정과,상기 마스크절연막패턴과 절연막 스페이서를 식각마스크로 상기 씨드웨이퍼, 산화막 및 지지웨이퍼를 식각하여 소정 두께의 홈을 형성하는 공정과,상기 홈에서 노출되는 산화막을 식각하여 에어-터널을 형성하는 공정과,전체표면 상부에 도전층을 형성하는 공정과,상기 도전층을 식각하여 상기 홈을 매립하는 활성영역과 콘택플러그를 동시에 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 소자분리절연막은 트렌치를 이용한 소자분리절연막으로, 트렌치 표면에 소정 두께의 베리어막을 형성한 다음, 산화막으로 상기 트렌치를 매립하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 2 항에 있어서,상기 베리어막은 에피택셜 실리콘층, 다결정실리콘층 및 산화막과 식각선택비 차이를 갖는 절연막으로 이루어지는 군에서 선택되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 LDD영역을 형성한 다음, 열처리공정을 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 홈은 상기 SOI 기판의 씨드웨이퍼, 산화막 및 소정 두께의 지지웨이퍼를 식각하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 홈은 1000 ∼ 2000Å 깊이로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 반도체소자의 제조방법은 실리콘기판 상에 소정 두께의 산화막을 형성하고, 상기 산화막 상부에 다결정실리콘층을 도포하여 형성되는 구조를 기판으로사용하는 것을 특징으로 하는 반도체소자의 제조방법.
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