KR20030002519A - 반도체소자의 트랜지스터 형성방법 - Google Patents

반도체소자의 트랜지스터 형성방법 Download PDF

Info

Publication number
KR20030002519A
KR20030002519A KR1020010038168A KR20010038168A KR20030002519A KR 20030002519 A KR20030002519 A KR 20030002519A KR 1020010038168 A KR1020010038168 A KR 1020010038168A KR 20010038168 A KR20010038168 A KR 20010038168A KR 20030002519 A KR20030002519 A KR 20030002519A
Authority
KR
South Korea
Prior art keywords
forming
gate electrode
transistor
insulating film
semiconductor device
Prior art date
Application number
KR1020010038168A
Other languages
English (en)
Inventor
이가원
이제희
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010038168A priority Critical patent/KR20030002519A/ko
Publication of KR20030002519A publication Critical patent/KR20030002519A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 반도체기판 상부에 게이트전극을 형성하고, 전체표면 상부에 층간절연막을 형성한 후, 콘택마스크를 식각마스크로 이용하여 상기 층간절연막을 식각하되, 상기 식각공정은 과도식각공정으로 소정 두께의 반도체기판을 식각하여 콘택홀을 형성한 후 상기 콘택홀을 매립하는 콘택플러그를 형성함으로써 상기 콘택플러그가 소오스/드레인영역을 대신하여 얕은 접합을 형성할 수 있고, 콘택홀 형성 시 그루브 식각(grooved etch)공정에 의해 숏 채널 마진(short channel margin)을 확보하여 고성능의 소자를 형성할 수 있다. 또한, 게이트 오프셋(off-set) 구조의 트랜지스터의 형성공정 시 게이트전극 측벽에 절연막 스페이서를 형성하지 않아도 되므로 공정을 단순화시킬 수 있고, 트랜지스터의 전기적 특성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 트랜지스터 형성방법{Forming method for transistor of semiconductor device}
본 발명은 반도체소자의 트랜지스터 형성방법에 관한 것으로, 보다 상세하게 고밀도 트랜지스터의 형성공정 시 소오스/드레인영역을 형성하기 위한 이온주입공정을 실시하지 않고, 숏 채널 마진(short channel margin)을 확보하고 공정 능력을 향상시킬 수 있는 반도체소자의 트랜지스터 형성방법에 관한 것이다.
반도체소자의 고집적화로 인해 트랜지스터의 채널 길이(channel length)가 크게 감소하고 있지만, 누설 전류에 대한 요구를 만족시키면서 기존의 스캐일링(scaling) 기술을 적용하는 것은 어려운 일이다. 게이트 길이의 감소에 의한 숏 채널 효과(short channel effect, 이하 SCE 라 함)를 억제하기 위해 기판의 도핑 농도를 높일 경우 접합 누설 전류의 증가가 커진다. 이러한 접합 누설 전류의 증가는 소비 전력의 증가를 야기시키는 동시에 DRAM의 경우 기억된 내용을유지(retention)하는 특성을 열화시키는 주요인이 될 수도 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명한다.
도 1 은 종래기술에 따른 반도체소자의 트랜지스터 형성방법에 의한 단면도이다.
먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(12)을 형성한다.
다음, 상기 반도체기판(11) 상부에 게이트절연막 및 게이트전극용 도전층의 적층구조를 형성한다.
그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 게이트전극(14) 및 게이트절연막패턴(13)을 형성한다.
다음, 상기 게이트전극(14)의 양측 반도체기판(11)에 LDD영역(15) 및 할로영역(16)을 형성한다.
그 다음, 상기 게이트전극(14)과 게이트절연막패턴(13)의 측벽에 절연막 스페이서(17)를 형성한다.
다음, 상기 절연막 스페이서(17)의 양측 반도체기판(11)에 고농도의 불순물을 이온주입하여 소오스/드레인영역(18)을 형성한다.
그 다음, 전체표면 상부에 콘택홀이 구비되는 층간절연막(19)을 형성한다.
다음, 상기 콘택홀에 매립되는 콘택플러그(20)를 형성한다. (도 1 참조)
상기와 같은 종래기술에 따른 반도체소자의 트랜지스터 형성방법은, 단채널 트랜지스터 구조로 SCE를 방지하기 위해 할로(halo) 임플란트 공정이 도입되었음을알 수 있다. 그러나, 할로 임플란트 공정을 수행하는 경우 소오스/드레인과의 접합 부분에서 기판의 도핑 농도가 더욱 커지기 때문에 앞서 언급하였던 바와 같이 접합 누설 전류의 증가와 이로 인한 접합 브레이크 다운 전압(junction breakdown voltage)이 감소하여 동작 전원의 크기가 제한된다.
이에 최근 들어 소오스/드레인 형성 시 낮은 에너지를 이용한 이온주입공정과 스파이크 어닐링(spike annealing) 등을 이용한 얕은 소오스/드레인 접합에 대한 많은 연구가 진행되어 오고 있다.
그러나, 얕은 소오스/드레인 접합 형성방법은 양산 공정으로는 아직 많은 문제가 있다. 이 중 하나가 소오스/드레인 콘택을 형성하기 위한 층간절연막 식각 시 소오스/드레인이 식각될 가능성이 있고, 이로 인하여 소오스/드레인 기생 저항이 증가되고, 트랜지스터의 동작 전류가 감소하게 되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 소오스/드레인영역을 형성하기 위한 임플란트 공정을 별도로 실시하지 않고, 게이트전극 양측 반도체기판을 소정 두께 식각한 후 콘택플러그를 형성하여 소오스/드레인영역으로 대체함으로써 숏 채널 효과를 방지하여 소자의 전기적 특성을 향상시키는 반도체소자의 트랜지스터 형성방법을 제공하는데 그 목적이 있다.
도 1 은 종래기술에 따른 반도체소자의 트랜지스터 형성방법에 의한 단면도.
도 2a 내지 도 2d 는 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 공정 단면도.
도 3 은 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법에 의한 단면도.
도 4a 는 본 발명에 따른 MOSFET의 도핑 프로파일을 시뮬레이션 결과를 도시한 도면.
도 4b 는 종래기술에 따른 MOSFET의 도핑 프로파일을 시뮬레이션 결과를 도시한 도면.
도 5 는 본 발명의 제3실시예에 따른 반도체소자의 트랜지스터 형성방법에 의한 단면도.
도 6 은 본 발명의 제4실시예에 따른 반도체소자의 트랜지스터 형성방법에 의한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 21 : 반도체기판 12, 22 : 소자분리절연막
13, 23 : 게이트절연막패턴 14, 24 : 게이트전극
15, 25 : LDD영역 16, 26 : 할로영역
17, 27 : 절연막 스페이서 18 : 소오스/드레인영역
19 : 층간절연막 20, 30, 35 : 콘택플러그
28 : 제1층간절연막 29 : 콘택홀
31 : 콘택패드 32 : 제2층간절연막
33 : 금속패드
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 트랜지스터 형성방법은,
반도체기판 상부에 게이트절연막과 게이트전극용 도전층의 적층구조를 형성하는 공정과,
게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 게이트절연막패턴 및 게이트전극을 형성하는 공정과,
상기 게이트전극 및 게이트절연막패턴 측벽에 절연막 스페이서를 형성하는 공정과,
전체표면 상부에 층간절연막을 형성하는 공정과,
콘택마스크를 식각마스크로 사용하여 상기 층간절연막을 식각하여 콘택홀을 형성하되, 과도식각공정을 실시하여 소정 두께의 반도체기판을 식각하는 공정과,
상기 콘택홀을 매립하여 소오스/드레인영역으로 사용되는 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 제1실시예에 따른 반도체소자의 트랜지스터 형성방법을 도시한 공정 단면도이다.
먼저, 반도체기판(21)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(22)을 형성한다.
다음, 상기 반도체기판(21) 상부에 게이트절연막 및 게이트전극용 도전층을 형성한다.
그 다음, 게이트전극 마스크를 식각마스크로 사용한 식각공정으로 상기 게이트전극용 도전층 및 게이트절연막을 식각하여 게이트전극(24)과게이트절연막패턴(23)을 형성한다.
다음, 상기 게이트전극(24)의 양측 반도체기판(21)에 불순물을 이온주입하여 LDD영역(25) 및 할로영역(26)을 형성한다. 이때, 상기 LDD영역(25)과 할로영역(26)의 형성공정은 생략할 수도 있다.
그 다음, 상기 게이트전극(24)의 측벽에 절연막 스페이서(27)를 형성한다. (도 2a 참조)
다음, 전체표면 상부에 제1층간절연막(28)을 형성한다.
그 다음, 콘택마스크를 식각마스크로 이용하여 상기 제1층간절연막(28)을 식각하여 콘택홀(29)을 형성한다. 이때, 상기 식각공정은 과도식각공정으로 실시하여 상기 게이트전극(24) 양측의 반도체기판(21)이 소정 깊이로 식각되도록 한다. (도 2b 참조)
다음, 전체표면 상부에 다결정실리콘층을 형성하고, 전면식각 또는 화학적 기계적 연마공정으로 상기 다결정실리콘층을 평탄화시켜 상기 콘택홀(29)에 매립되는 콘택플러그(30)를 형성한다. 이때, 상기 콘택플러그(30)는 에피택셜 실리콘층을 성장시켜 형성할 수도 있다. 또한, 상기 다결정실리콘층을 콘택플러그로 사용하는 경우 레이져 어닐링공정 또는 급속열처리공정 또는 수소분위기에서 열처리공정을 실시하여 상기 반도체기판(21)과 콘택플러그(30) 간의 계면 특성을 향상시킨다. (도 2c 참조)
그 다음, 전체표면 상부에 상기 콘택플러그(30)에 접속되는 콘택패드(31)가 구비되는 제2층간절연막(32)을 형성한다.
다음, 상기 콘택패드(31)에 접속되는 금속패드(33)를 형성한다. (도 2d 참조)
도 3 은 본 발명의 제2실시예에 따른 반도체소자의 트랜지스터 형성방법에 의한 단면도로서, 도 2b 의 공정에서 과도식각공정 시 그루브 식각(grooved etch)공정을 실시하여 콘택홀의 하부가 점점 좁아지도록 형성한 후 콘택플러그(35)를 형성한 것을 도시한다. 이는 채널의 유효길이(effective length) 증가와 이로 인한 숏 채널 마진(margin)의 확보를 위함이다.
도 4a 는 본 발명에 따른 MOSFET의 도핑 프로파일을 시뮬레이션 결과를 도시한 도면이고, 도 4b 는 종래기술에 따른 MOSFET의 도핑 프로파일을 시뮬레이션 결과를 도시한 도면으로서, 하기 표 1과 서로 연관지어 설명한다.
[표 1]
종래의 MOSFET 본 발명에 따른 MOSFET
게이트길이(㎛) 0.153 0.153
게이트 절연막 두께(㎛) 4.7 4.7
유효채널길이(㎛) 0.049 0.055
Vth_ext 0.703 0.694
Vtext 0.431 0.487
Ion/Ioff 1.19×102 4.45×103
DIBL(mV) 163 93.23
서브스레셜드슬로프(mV/dec) 77.35 64.05
여기서, 상기 Vth_ext는 채널의 가운데 영역에서의 기판 농도 프로파일로부터 구한 문턱전압이고, Vtext는 드레인전류로부터 추출한 문턱전압이고, DIBL(drain induced barrier lowering)은 숏 채널 효과에 대한 척도가 된다.
표 1을 참고로 하면, 종래기술에 따른 MOSFET보다 유효채널 길이가 증가하고, DIBL이 향상된 것을 알 수 있다. 또한, Ioff의 감소에 의해 Ion/Ioff가 향상된 것을 알 수 있다. 이때, 콘택플러그의 깊이(h)는 소오스/드레인영역의 깊이와 같게 형성하였지만, 콘택플러그의 깊이(h)를 감소시킬 경우 얕은 접합의 구현이 가능하고 이로 인하여 DIBL 특성이 더욱 향상될 수 있다.
도 5 는 본 발명의 제3실시예에 따른 반도체소자의 트랜지스터 형성방법에 의한 단면도로서, 자기정렬콘택(self aligned contact)방법에 의해 MOSFET를 형성한 것을 도시한다.
도 6 은 본 발명의 제4실시예에 따른 반도체소자의 트랜지스터 형성방법에 의한 단면도로서, 게이트 오프셋(offset) 구조의 트랜지스터에 본 발명을 적용한 예로 게이트전극 측벽에 절연막 스페이서 형성 공정을 생략하여 공정을 단순화한 발명이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 트랜지스터 형성방법은, 반도체기판 상부에 게이트전극을 형성하고, 전체표면 상부에 층간절연막을 형성한 후, 콘택마스크를 식각마스크로 이용하여 상기 층간절연막을 식각하되, 상기 식각공정은 과도식각공정으로 소정 두께의 반도체기판을 식각하여 콘택홀을 형성한 후 상기 콘택홀을 매립하는 콘택플러그를 형성함으로써 상기 콘택플러그가 소오스/드레인영역을 대신하여 얕은 접합을 형성할 수 있고, 콘택홀 형성 시 그루브 식각(grooved etch)공정에 의해 숏 채널 마진을 확보하여 고성능의 소자를 형성할수 있다. 또한, 게이트 오프셋 구조의 트랜지스터의 형성공정 시 게이트전극 측벽에 절연막 스페이서를 형성하지 않아도 되므로 공정을 단순화시킬 수 있고, 트랜지스터의 전기적 특성을 향상시킬 수 있는 이점이 있다.

Claims (6)

  1. 반도체기판 상부에 게이트절연막과 게이트전극용 도전층의 적층구조를 형성하는 공정과,
    게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 게이트절연막패턴 및 게이트전극을 형성하는 공정과,
    상기 게이트전극 및 게이트절연막패턴 측벽에 절연막 스페이서를 형성하는 공정과,
    전체표면 상부에 층간절연막을 형성하는 공정과,
    콘택마스크를 식각마스크로 사용하여 상기 층간절연막을 식각하여 콘택홀을 형성하되, 과도식각공정을 실시하여 소정 두께의 반도체기판을 식각하는 공정과,
    상기 콘택홀을 매립하여 소오스/드레인영역으로 사용되는 콘택플러그를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  2. 제 1 항에 있어서,
    상기 과도식각공정 시 그루브 식각공정을 실시하여 콘택홀의 하부가 점점 좁아지게 형성되도록 하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  3. 제 1 항에 있어서,
    상기 게이트전극을 형성하고 LDD영역 및 할로 영역을 형성하기 위한 임플란트공정을 실시하는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  4. 제 1 항에 있어서,
    상기 콘택플러그는 에피택셜 실리콘층을 성장시켜 형성되거나 다결정실리콘층을 증착한 후 평탄화시켜 형성되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 다결정실리콘층을 콘택플러그로 사용하는 경우 레이져 어닐링공정 또는 급속열처리공정 또는 수소분위기에서 열처리공정이 실시되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
  6. 제 1 항에 있어서,
    상기 반도체소자의 트랜지스터 형성방법은 게이트 오프셋 구조를 갖는 트랜지스터 형성 방법에 적용되는 것을 특징으로 하는 반도체소자의 트랜지스터 형성방법.
KR1020010038168A 2001-06-29 2001-06-29 반도체소자의 트랜지스터 형성방법 KR20030002519A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010038168A KR20030002519A (ko) 2001-06-29 2001-06-29 반도체소자의 트랜지스터 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010038168A KR20030002519A (ko) 2001-06-29 2001-06-29 반도체소자의 트랜지스터 형성방법

Publications (1)

Publication Number Publication Date
KR20030002519A true KR20030002519A (ko) 2003-01-09

Family

ID=27712237

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010038168A KR20030002519A (ko) 2001-06-29 2001-06-29 반도체소자의 트랜지스터 형성방법

Country Status (1)

Country Link
KR (1) KR20030002519A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100756815B1 (ko) * 2001-12-31 2007-09-07 주식회사 하이닉스반도체 트랜지스터의 제조 방법
US7338870B2 (en) 2003-12-31 2008-03-04 Dongbu Electronics Co., Ltd. Methods of fabricating semiconductor devices
US9496149B2 (en) 2014-04-14 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods for manufacturing the same

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5646557A (en) * 1979-09-26 1981-04-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Transistor
JPS62188267A (ja) * 1986-02-13 1987-08-17 Sony Corp 半導体装置及びその製造方法
JPH0786586A (ja) * 1993-09-17 1995-03-31 Toshiba Corp 半導体装置及びその製造方法
US5910666A (en) * 1996-08-21 1999-06-08 United Microelectronics Corporation High-voltage metal-oxide semiconductor (MOS) device
JPH11163329A (ja) * 1997-11-27 1999-06-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20000046073A (ko) * 1998-12-31 2000-07-25 김영환 반도체 소자의 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5646557A (en) * 1979-09-26 1981-04-27 Chiyou Lsi Gijutsu Kenkyu Kumiai Transistor
JPS62188267A (ja) * 1986-02-13 1987-08-17 Sony Corp 半導体装置及びその製造方法
JPH0786586A (ja) * 1993-09-17 1995-03-31 Toshiba Corp 半導体装置及びその製造方法
US5910666A (en) * 1996-08-21 1999-06-08 United Microelectronics Corporation High-voltage metal-oxide semiconductor (MOS) device
JPH11163329A (ja) * 1997-11-27 1999-06-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20000046073A (ko) * 1998-12-31 2000-07-25 김영환 반도체 소자의 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100756815B1 (ko) * 2001-12-31 2007-09-07 주식회사 하이닉스반도체 트랜지스터의 제조 방법
US7338870B2 (en) 2003-12-31 2008-03-04 Dongbu Electronics Co., Ltd. Methods of fabricating semiconductor devices
US9496149B2 (en) 2014-04-14 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods for manufacturing the same
US10269577B2 (en) 2014-04-14 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods for manufacturing the same
US10943790B2 (en) 2014-04-14 2021-03-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods for manufacturing the same

Similar Documents

Publication Publication Date Title
US6855588B1 (en) Method of fabricating a double gate MOSFET device
KR100794094B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100801729B1 (ko) 함몰된 게이트구조를 갖는 트랜지스터 및 그 제조방법
KR100668511B1 (ko) 핀 트랜지스터 및 그 제조 방법
KR100396896B1 (ko) 디램 반도체 소자의 제조방법
KR100463953B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
KR100718248B1 (ko) 리세스 구조의 형성 방법, 이를 이용한 리세스된 채널을갖는 트랜지스터 및 그 제조 방법
KR20010059185A (ko) 반도체소자의 소자분리막 형성방법
KR100374227B1 (ko) 반도체소자의 제조방법
KR100341182B1 (ko) 반도체소자의 모스 트랜지스터 형성방법
KR100649821B1 (ko) 반도체소자의 트랜지스터 제조방법
KR20030002519A (ko) 반도체소자의 트랜지스터 형성방법
KR100390907B1 (ko) 반도체 소자의 제조방법
KR20080081550A (ko) 모스펫 소자 및 그의 제조방법
KR20050002035A (ko) 리프레시타임을 개선시킨 반도체소자의 제조 방법
KR20080088095A (ko) 반도체 소자의 게이트 형성방법
KR100743647B1 (ko) 반도체 소자의 제조방법
US6720224B2 (en) Method for forming transistor of semiconductor device
KR20010066328A (ko) 반도체소자의 트랜지스터 제조방법
KR100503745B1 (ko) 반도체 소자의 제조방법
KR20030002701A (ko) 반도체 소자의 트랜지스터 제조 방법
KR20020044861A (ko) 모스형 전계효과 트랜지스터 제조방법
KR20100134231A (ko) 반도체 소자 및 그의 제조방법
KR20060077546A (ko) 반도체 소자의 제조 방법
KR20040009752A (ko) 모스펫의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application