JPH0786586A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0786586A JPH0786586A JP5230689A JP23068993A JPH0786586A JP H0786586 A JPH0786586 A JP H0786586A JP 5230689 A JP5230689 A JP 5230689A JP 23068993 A JP23068993 A JP 23068993A JP H0786586 A JPH0786586 A JP H0786586A
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- JP
- Japan
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- film
- source
- contact hole
- semiconductor substrate
- semiconductor
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- Pending
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】 ソース及びドレイン領域８にそれぞれ凹部１
２が形成された半導体基板１と、前記凹部１２に挾まれ
た半導体基板１上に形成されたゲート電極５と、前記半
導体基板１及び前記ゲート電極５上に設けられ、前記凹
部１２へ通ずるコンタクトホールが開孔された層間絶縁
膜６と、前記凹部１２及びコンタクトホール内に埋め込
まれ、導電型不純物が含有された不純物半導体膜９と、
前記層間絶縁膜６及び前記不純物半導体膜９上に形成さ
れた配線１０とを有することを特徴とする半導体装置。 【効果】 コンタクトホールのアスペクト比と無関係に
低抵抗コンタクトを形成し、安定した電気特性を有した
半導体装置を形成することができる。
２が形成された半導体基板１と、前記凹部１２に挾まれ
た半導体基板１上に形成されたゲート電極５と、前記半
導体基板１及び前記ゲート電極５上に設けられ、前記凹
部１２へ通ずるコンタクトホールが開孔された層間絶縁
膜６と、前記凹部１２及びコンタクトホール内に埋め込
まれ、導電型不純物が含有された不純物半導体膜９と、
前記層間絶縁膜６及び前記不純物半導体膜９上に形成さ
れた配線１０とを有することを特徴とする半導体装置。 【効果】 コンタクトホールのアスペクト比と無関係に
低抵抗コンタクトを形成し、安定した電気特性を有した
半導体装置を形成することができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関するもので、特にＭＯＳトランジスタのソー
ス・ドレイン及びコンタクト領域に用いられるものであ
る。
造方法に関するもので、特にＭＯＳトランジスタのソー
ス・ドレイン及びコンタクト領域に用いられるものであ
る。
【０００２】
【従来の技術】ＬＳＩの集積度の増大により、配線の微
細化、多層化が進み、コンタクトホールのアスペクト比
が増加する傾向にある。アスペクト比が増加すると上方
導電膜のステップカバレージ（半導体素子薄膜の表面に
おける微細段差部での膜の被覆状態）が悪くなる。特
に、コンタクト底部での膜のカバレージが悪くなり、薄
膜化すると高いコンタクト抵抗を示すだけでなく、極端
に薄い場合には断線する恐れがあり、信頼性の面で大き
な問題となっている。また、電極幅が微細化されると深
いソース・ドレイン領域を形成する場合、チャネルに向
かって深く不純物が拡散するため、トランジスタの制御
が困難になる。
細化、多層化が進み、コンタクトホールのアスペクト比
が増加する傾向にある。アスペクト比が増加すると上方
導電膜のステップカバレージ（半導体素子薄膜の表面に
おける微細段差部での膜の被覆状態）が悪くなる。特
に、コンタクト底部での膜のカバレージが悪くなり、薄
膜化すると高いコンタクト抵抗を示すだけでなく、極端
に薄い場合には断線する恐れがあり、信頼性の面で大き
な問題となっている。また、電極幅が微細化されると深
いソース・ドレイン領域を形成する場合、チャネルに向
かって深く不純物が拡散するため、トランジスタの制御
が困難になる。
【０００３】ここで、従来の半導体装置及びその製造方
法について、図６乃至図１０を用いて説明する。シリコ
ン基板１上に素子分離工程により、トランジスタ形成領
域２及びフィールド酸化膜３を形成する（図６
（ａ））。
法について、図６乃至図１０を用いて説明する。シリコ
ン基板１上に素子分離工程により、トランジスタ形成領
域２及びフィールド酸化膜３を形成する（図６
（ａ））。
【０００４】次に、トランジスタ形成領域２に熱酸化技
術を用いてシリコン酸化膜４を形成する（図６
（ｂ））。次に、ドープトポリシリコン膜５を全面に堆
積する（図７（ａ））。
術を用いてシリコン酸化膜４を形成する（図６
（ｂ））。次に、ドープトポリシリコン膜５を全面に堆
積する（図７（ａ））。
【０００５】そして、リソグラフィー技術を用いて、ゲ
ート電極領域をレジストパターンにより定義し、異方性
エッチング（ＲＩＥ）技術を用いて、ドープトポリシリ
コン膜５をエッチングする。その後、ゲートパターンレ
ジスト膜を除去することにより、ドープトポリシリコン
電極を形成する。さらに、セルフアラインで低ドーズイ
オン注入を行い、熱処理を施し、注入層の活性化を行
い、トランジスタの高抵抗ソース・ドレイン領域１３を
形成する（図７（ｂ））。
ート電極領域をレジストパターンにより定義し、異方性
エッチング（ＲＩＥ）技術を用いて、ドープトポリシリ
コン膜５をエッチングする。その後、ゲートパターンレ
ジスト膜を除去することにより、ドープトポリシリコン
電極を形成する。さらに、セルフアラインで低ドーズイ
オン注入を行い、熱処理を施し、注入層の活性化を行
い、トランジスタの高抵抗ソース・ドレイン領域１３を
形成する（図７（ｂ））。
【０００６】そして、ゲート電極の側壁を形成するため
のシリコン窒化膜１５を堆積し、ＲＩＥ技術を用いてエ
ッチングを行い、ゲート電極の側壁を形成する。引き続
き、セルフアラインで高ドーズイオン注入を行い、熱処
理を施し、注入層の活性化を行い、トランジスタの低抵
抗ソース、ドレイン領域１４を形成する（図８
（ａ））。
のシリコン窒化膜１５を堆積し、ＲＩＥ技術を用いてエ
ッチングを行い、ゲート電極の側壁を形成する。引き続
き、セルフアラインで高ドーズイオン注入を行い、熱処
理を施し、注入層の活性化を行い、トランジスタの低抵
抗ソース、ドレイン領域１４を形成する（図８
（ａ））。
【０００７】その上に、シリコン酸化膜６を堆積した
後、熱処理により平坦化を施す（図８（ｂ））。次に、
ソース・ドレイン領域上にコンタクトホール７を開孔す
る（図９（ａ））。
後、熱処理により平坦化を施す（図８（ｂ））。次に、
ソース・ドレイン領域上にコンタクトホール７を開孔す
る（図９（ａ））。
【０００８】さらに、アルミニウム膜１０を形成し、こ
れを配線に加工してシンタ−処理を施す（図９
（ｂ））。最後に、シリコン酸化膜１１を堆積し、アル
ミニウム膜１０上にパッドを開孔すると、ＭＯＳＦＥＴ
が形成される（図１０）。
れを配線に加工してシンタ−処理を施す（図９
（ｂ））。最後に、シリコン酸化膜１１を堆積し、アル
ミニウム膜１０上にパッドを開孔すると、ＭＯＳＦＥＴ
が形成される（図１０）。
【０００９】上記従来技術では、シリコン基板にイオン
注入を行い、ソース・ドレイン領域を形成するときに、
不純物が基板深さ方向とともにチャネル方向にも拡散す
る。このため、電極幅が微細化されると深いソース・ド
レイン領域を形成する場合、チャネルに向かって深く不
純物が拡散するため、トランジスタの制御が困難なもの
となっている。したがって浅い接合しか形成できず、そ
の後のコンタクト開孔時のオーバーエッチングにより、
ソース・ドレイン領域がエッチングされＰＮジャンクシ
ョン部の電気特性を劣化させ、トランジスタ不良の原因
となっている。さらに、ソース・ドレイン領域の寄生抵
抗も大きく、トランジスタの電気特性に大きな影響を与
えている。
注入を行い、ソース・ドレイン領域を形成するときに、
不純物が基板深さ方向とともにチャネル方向にも拡散す
る。このため、電極幅が微細化されると深いソース・ド
レイン領域を形成する場合、チャネルに向かって深く不
純物が拡散するため、トランジスタの制御が困難なもの
となっている。したがって浅い接合しか形成できず、そ
の後のコンタクト開孔時のオーバーエッチングにより、
ソース・ドレイン領域がエッチングされＰＮジャンクシ
ョン部の電気特性を劣化させ、トランジスタ不良の原因
となっている。さらに、ソース・ドレイン領域の寄生抵
抗も大きく、トランジスタの電気特性に大きな影響を与
えている。
【００１０】
【発明が解決しようとする課題】このようにＭＯＳＦＥ
Ｔを形成する従来の技術では、配線の微細化、多層化が
進み、コンタクトホールのアスペクト比が増加する傾向
にある。アスペクト比が増加すると上方導電膜のステッ
プカバレージ（半導体素子薄膜の表面における微細段差
部での膜の被覆状態）が悪くなる。また、半導体基板に
イオン注入を行い、ソース・ドレイン領域を形成すると
きに、不純物が基板深さ方向とともにチャネル方向にも
拡散する。このため、電極幅が微細化されると深いソー
ス・ドレイン領域を形成する場合、チャネルに向かって
深く不純物が拡散するため、トランジスタの制御が行え
なくなるという問題があった。
Ｔを形成する従来の技術では、配線の微細化、多層化が
進み、コンタクトホールのアスペクト比が増加する傾向
にある。アスペクト比が増加すると上方導電膜のステッ
プカバレージ（半導体素子薄膜の表面における微細段差
部での膜の被覆状態）が悪くなる。また、半導体基板に
イオン注入を行い、ソース・ドレイン領域を形成すると
きに、不純物が基板深さ方向とともにチャネル方向にも
拡散する。このため、電極幅が微細化されると深いソー
ス・ドレイン領域を形成する場合、チャネルに向かって
深く不純物が拡散するため、トランジスタの制御が行え
なくなるという問題があった。
【００１１】本発明は前記実情を鑑みて為されたもので
あり、コンタクトホールのアスペクト比に無関係に低抵
抗コンタクトかつ安定したトランジスタの電気的特性及
び信頼性を与える半導体装置及びその製造方法を提供す
ることを目的とする。
あり、コンタクトホールのアスペクト比に無関係に低抵
抗コンタクトかつ安定したトランジスタの電気的特性及
び信頼性を与える半導体装置及びその製造方法を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成させるた
めに本発明の第１においては、ソース及びドレイン領域
にそれぞれ凹部が形成された半導体基板と、前記凹部に
挾まれた半導体基板上に形成されたゲート電極と、前記
半導体基板及び前記ゲート電極上に設けられ、前記凹部
へ通ずるコンタクトホールが開孔された層間絶縁膜と、
前記凹部及びコンタクトホール内に埋め込まれ、導電型
不純物が含有された不純物半導体膜と、前記層間絶縁膜
及び前記不純物半導体膜上に形成された配線とを有する
半導体装置を提供する。
めに本発明の第１においては、ソース及びドレイン領域
にそれぞれ凹部が形成された半導体基板と、前記凹部に
挾まれた半導体基板上に形成されたゲート電極と、前記
半導体基板及び前記ゲート電極上に設けられ、前記凹部
へ通ずるコンタクトホールが開孔された層間絶縁膜と、
前記凹部及びコンタクトホール内に埋め込まれ、導電型
不純物が含有された不純物半導体膜と、前記層間絶縁膜
及び前記不純物半導体膜上に形成された配線とを有する
半導体装置を提供する。
【００１３】望ましくは、前記不純物半導体膜は、III
族またはＶ族の不純物元素が含まれた単結晶シリコン膜
であると良い。本発明の第２においては、半導体基板表
面の素子形成領域上にゲート電極を形成する工程と、前
記半導体基板及び前記ゲート電極を層間絶縁膜で被覆す
る工程と、異方性エッチングを用いて前記層間絶縁膜に
離間して前記半導体基板のソース・ドレイン形成予定領
域へ通ずるコンタクトホールを開孔し、前記半導体基板
を露出せしめる工程と、等方性エッチングを用いて前記
コンタクトホール底部に露出した前記半導体基板を加工
することにより、前記ソース・ドレイン形成予定領域に
凹部を形成する工程と、前記コンタクトホール及び凹部
に固相成長を用いて導電型不純物が含有された不純物半
導体膜を埋め込む工程と、前記層間絶縁膜及び前記不純
物半導体膜上に配線を形成する工程とを有する半導体装
置の製造方法を提供する。
族またはＶ族の不純物元素が含まれた単結晶シリコン膜
であると良い。本発明の第２においては、半導体基板表
面の素子形成領域上にゲート電極を形成する工程と、前
記半導体基板及び前記ゲート電極を層間絶縁膜で被覆す
る工程と、異方性エッチングを用いて前記層間絶縁膜に
離間して前記半導体基板のソース・ドレイン形成予定領
域へ通ずるコンタクトホールを開孔し、前記半導体基板
を露出せしめる工程と、等方性エッチングを用いて前記
コンタクトホール底部に露出した前記半導体基板を加工
することにより、前記ソース・ドレイン形成予定領域に
凹部を形成する工程と、前記コンタクトホール及び凹部
に固相成長を用いて導電型不純物が含有された不純物半
導体膜を埋め込む工程と、前記層間絶縁膜及び前記不純
物半導体膜上に配線を形成する工程とを有する半導体装
置の製造方法を提供する。
【００１４】
【作用】本発明は、異方性エッチングを用いて層間絶縁
膜に半導体基板のソース・ドレイン形成予定領域へ通ず
るコンタクトホールを開孔し、等方性エッチングを用い
て前記コンタクトホール底部に露出した前記半導体基板
を加工することにより、前記ソース・ドレイン形成予定
領域に前記コンタクトホール及び凹部内にエピタキシャ
ル成長を用いて不純物半導体膜を埋め込んでいる。
膜に半導体基板のソース・ドレイン形成予定領域へ通ず
るコンタクトホールを開孔し、等方性エッチングを用い
て前記コンタクトホール底部に露出した前記半導体基板
を加工することにより、前記ソース・ドレイン形成予定
領域に前記コンタクトホール及び凹部内にエピタキシャ
ル成長を用いて不純物半導体膜を埋め込んでいる。
【００１５】前記コンタクトホール及び凹部内の不純物
半導体膜は、下地基板よりエピタキシャル成長により形
成するため、寄生抵抗を小さくすることができる。ま
た、不純物半導体膜は、前記凹部内からコンタクトホー
ル上部まで形成されるため、コンタクトホールのアスペ
クト比が増加しても上方導電膜のステップカバレージは
良好である。さらに、ソ−ス・ドレインの形成をイオン
注入を用いず、下地基板より不純物半導体膜を固相成長
によりエピタキシャル成長させるため、ソース・ドレイ
ン領域を深く形成してもチャネルに向かって深く不純物
が拡散することを防止でき、ゲ−ト幅の縮小化にも適し
ている。
半導体膜は、下地基板よりエピタキシャル成長により形
成するため、寄生抵抗を小さくすることができる。ま
た、不純物半導体膜は、前記凹部内からコンタクトホー
ル上部まで形成されるため、コンタクトホールのアスペ
クト比が増加しても上方導電膜のステップカバレージは
良好である。さらに、ソ−ス・ドレインの形成をイオン
注入を用いず、下地基板より不純物半導体膜を固相成長
によりエピタキシャル成長させるため、ソース・ドレイ
ン領域を深く形成してもチャネルに向かって深く不純物
が拡散することを防止でき、ゲ−ト幅の縮小化にも適し
ている。
【００１６】
【実施例】以下、本発明による半導体装置及びその製造
方法の一実施例について、図面を参照しながら詳細に説
明する。図１乃至図５は、本発明の一実施例の半導体装
置及びその製造方法を示す工程断面図である。
方法の一実施例について、図面を参照しながら詳細に説
明する。図１乃至図５は、本発明の一実施例の半導体装
置及びその製造方法を示す工程断面図である。
【００１７】まず、シリコン基板１上に素子分離工程に
より、トランジスタ形成領域２、及びフィールド酸化膜
３を形成する（図１（ａ））。次に、トランジスタ形成
領域２に熱酸化技術を用いて、シリコン酸化膜４を形成
する（図１（ｂ））。
より、トランジスタ形成領域２、及びフィールド酸化膜
３を形成する（図１（ａ））。次に、トランジスタ形成
領域２に熱酸化技術を用いて、シリコン酸化膜４を形成
する（図１（ｂ））。
【００１８】次に、ドープトポリシリコン膜５を全面に
堆積する（図２（ａ））。そして、リソグラフィー技術
を用いて、ゲート電極領域をレジストパターンにより定
義し、ＲＩＥ技術を用いて、ドープトポリシリコン膜５
をエッチングする。その後、レジストパターン膜を除去
することにより、ドープトポリシリコン電極（ゲート電
極）５を形成する（図２（ｂ））。
堆積する（図２（ａ））。そして、リソグラフィー技術
を用いて、ゲート電極領域をレジストパターンにより定
義し、ＲＩＥ技術を用いて、ドープトポリシリコン膜５
をエッチングする。その後、レジストパターン膜を除去
することにより、ドープトポリシリコン電極（ゲート電
極）５を形成する（図２（ｂ））。
【００１９】さらに、シリコン酸化膜６を堆積し、熱処
理を施し平坦化する（図３（ａ））。その後、ソース・
ドレイン形成予定領域８上にＲＩＥ技術を用いて、コン
タクトホール７を開孔する（図３（ｂ））。
理を施し平坦化する（図３（ａ））。その後、ソース・
ドレイン形成予定領域８上にＲＩＥ技術を用いて、コン
タクトホール７を開孔する（図３（ｂ））。
【００２０】引き続き、コンタクトホール７の底部にあ
るソース・ドレイン形成予定領域８のシリコン基板１を
等方性イオンエッチング（ＣＤＥ）技術を用いることで
等方的にエッチングを行い、不純物領域となるソース・
ドレイン領域１２を形成する（図４（ａ））。ここで
は、コンタクトホール７はゲート電極５の端部とフィー
ルド酸化膜３の端部の中間位置に開孔されるとともに、
等方性エッチングは、フィールド酸化膜３に達するまで
行っている。
るソース・ドレイン形成予定領域８のシリコン基板１を
等方性イオンエッチング（ＣＤＥ）技術を用いることで
等方的にエッチングを行い、不純物領域となるソース・
ドレイン領域１２を形成する（図４（ａ））。ここで
は、コンタクトホール７はゲート電極５の端部とフィー
ルド酸化膜３の端部の中間位置に開孔されるとともに、
等方性エッチングは、フィールド酸化膜３に達するまで
行っている。
【００２１】その後、ＳｉＨ2 Ｃｌ2 とＨ2 をそれぞれ
０．５ｌ／分、２００ｌ／分のガス流量で、また、不純
物として例えばＢ2 Ｈ6 またはＰＨ3 等を１〜１０ｐｐ
ｍ含んだ雰囲気中で、固相成長により、不純物を含んだ
単結晶シリコン膜９をソース・ドレイン領域１２及びコ
ンタクトホール７内にエピタキシャル成長させて、ソー
ス・ドレイン及びコンタクト領域に活性層を形成する
（図４（ｂ））。この時、活性層を形成するために単結
晶シリコン膜９の形成は、例えば７５０℃で行う。な
お、固相成長の温度は、４００℃乃至９００℃が可能で
あるが特に、４００℃乃至８００℃が拡散層の拡がりを
抑える点で好ましい。
０．５ｌ／分、２００ｌ／分のガス流量で、また、不純
物として例えばＢ2 Ｈ6 またはＰＨ3 等を１〜１０ｐｐ
ｍ含んだ雰囲気中で、固相成長により、不純物を含んだ
単結晶シリコン膜９をソース・ドレイン領域１２及びコ
ンタクトホール７内にエピタキシャル成長させて、ソー
ス・ドレイン及びコンタクト領域に活性層を形成する
（図４（ｂ））。この時、活性層を形成するために単結
晶シリコン膜９の形成は、例えば７５０℃で行う。な
お、固相成長の温度は、４００℃乃至９００℃が可能で
あるが特に、４００℃乃至８００℃が拡散層の拡がりを
抑える点で好ましい。
【００２２】そして、アルミニウム膜１０を形成し、こ
れを配線に加工してシンタ−処理を施す（図５
（ａ））。最後に、シリコン酸化膜１１を堆積し、アル
ミニウム膜１０上にパッドを開孔すると、ＭＯＳＦＥＴ
が形成される（図５（ｂ））。
れを配線に加工してシンタ−処理を施す（図５
（ａ））。最後に、シリコン酸化膜１１を堆積し、アル
ミニウム膜１０上にパッドを開孔すると、ＭＯＳＦＥＴ
が形成される（図５（ｂ））。
【００２３】このように本実施例で形成されたＭＯＳＦ
ＥＴは、ソース・ドレイン領域内の燐等を含んだ単結晶
シリコン膜９を下地基板より固相成長により、寄生抵抗
を小さくすることができる。また、前記単結晶シリコン
膜９は、ソース・ドレイン領域内からコンタクトホール
上部まで形成されるため、コンタクトホールのアスペク
ト比が増加してもアルミニウム膜１０のステップカバレ
ージは良好である。さらに、ソ−ス・ドレインの形成を
イオン注入を用いず、下地基板より単結晶シリコン膜９
をエピタキシャル成長により形成するため、ソース・ド
レイン領域を深く形成してもチャネルに向かって深く不
純物が拡散することを防止でき、ゲ−ト幅の縮小化にも
適している。
ＥＴは、ソース・ドレイン領域内の燐等を含んだ単結晶
シリコン膜９を下地基板より固相成長により、寄生抵抗
を小さくすることができる。また、前記単結晶シリコン
膜９は、ソース・ドレイン領域内からコンタクトホール
上部まで形成されるため、コンタクトホールのアスペク
ト比が増加してもアルミニウム膜１０のステップカバレ
ージは良好である。さらに、ソ−ス・ドレインの形成を
イオン注入を用いず、下地基板より単結晶シリコン膜９
をエピタキシャル成長により形成するため、ソース・ド
レイン領域を深く形成してもチャネルに向かって深く不
純物が拡散することを防止でき、ゲ−ト幅の縮小化にも
適している。
【００２４】本実施例では、半導体基板にシリコン基板
を用いたが、ガリウム・ヒ素等、他の半導体基板でも良
く、また、これらの半導体基板にＭＥＳＦＥＴを形成し
ても良い。その他、本発明の要旨を逸脱しない範囲で種
々変形して実施することができる。
を用いたが、ガリウム・ヒ素等、他の半導体基板でも良
く、また、これらの半導体基板にＭＥＳＦＥＴを形成し
ても良い。その他、本発明の要旨を逸脱しない範囲で種
々変形して実施することができる。
【００２５】
【発明の効果】本発明によれば、コンタクトホールのア
スペクト比と無関係に低抵抗コンタクトを形成し、かつ
ソース・ドレイン領域の寄生抵抗を低減し、安定した電
気特性をもった半導体装置を形成することができる。ま
た、ソ−ス・ドレインの形成をイオン注入を用いず、下
地基板より不純物半導体膜を固相成長によりエピタキシ
ャル成長させるため、ソース・ドレイン領域を深く形成
してもチャネルに向かって深く不純物が拡散することを
防止でき、ゲ−ト幅の縮小化にも適している。
スペクト比と無関係に低抵抗コンタクトを形成し、かつ
ソース・ドレイン領域の寄生抵抗を低減し、安定した電
気特性をもった半導体装置を形成することができる。ま
た、ソ−ス・ドレインの形成をイオン注入を用いず、下
地基板より不純物半導体膜を固相成長によりエピタキシ
ャル成長させるため、ソース・ドレイン領域を深く形成
してもチャネルに向かって深く不純物が拡散することを
防止でき、ゲ−ト幅の縮小化にも適している。
【図１】 本発明の半導体装置及びその製造方法の一実
施例を示した工程断面図。
施例を示した工程断面図。
【図２】 本発明の半導体装置及びその製造方法の一実
施例を示した図１に続く工程断面図。
施例を示した図１に続く工程断面図。
【図３】 本発明の半導体装置及びその製造方法の一実
施例を示した図２に続く工程断面図。
施例を示した図２に続く工程断面図。
【図４】 本発明の半導体装置及びその製造方法の一実
施例を示した図３に続く工程断面図。
施例を示した図３に続く工程断面図。
【図５】 本発明の半導体装置及びその製造方法の一実
施例を示した図４に続く工程断面図。
施例を示した図４に続く工程断面図。
【図６】 従来技術による半導体装置及びその製造方法
を示した工程断面図。
を示した工程断面図。
【図７】 従来技術による半導体装置及びその製造方法
を示した図６に続く工程断面図。
を示した図６に続く工程断面図。
【図８】 従来技術による半導体装置及びその製造方法
を示した図７に続く工程断面図。
を示した図７に続く工程断面図。
【図９】 従来技術による半導体装置及びその製造方法
を示した図８に続く工程断面図。
を示した図８に続く工程断面図。
【図１０】 従来技術による半導体装置及びその製造方
法を示した図９に続く工程断面図。
法を示した図９に続く工程断面図。
１・・・シリコン基板 ２・・・トランジスタ形成領域 ３・・・フィールド酸化膜 ４・・・シリコン酸化膜 ５・・・ドープトポリシリコン膜 ６・・・シリコン酸化膜 ７・・・コンタクトホール ８・・・ソース・ドレイン形成予定領域 ９・・・単結晶シリコン膜 １０・・アルミニウム膜 １１・・シリコン酸化膜 １２・・ソース・ドレイン領域 １３・・高抵抗ソース・ドレイン領域 １４・・低抵抗ソース・ドレイン領域 １５・・シリコン窒化膜
Claims (3)
- 【請求項１】 ソース及びドレイン領域にそれぞれ凹部
が形成された半導体基板と、前記凹部に挾まれた半導体
基板上に形成されたゲート電極と、前記半導体基板及び
前記ゲート電極上に設けられ、前記凹部へ通ずるコンタ
クトホールが開孔された層間絶縁膜と、前記凹部及びコ
ンタクトホール内に埋め込まれ、導電型不純物が含有さ
れた不純物半導体膜と、前記層間絶縁膜及び前記不純物
半導体膜上に形成された配線とを有することを特徴とす
る半導体装置。 - 【請求項２】 前記不純物半導体膜は、III 族またはＶ
族の不純物元素が含まれた単結晶シリコン膜であること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板表面の素子形成領域上にゲー
ト電極を形成する工程と、前記半導体基板及び前記ゲー
ト電極を層間絶縁膜で被覆する工程と、異方性エッチン
グを用いて前記層間絶縁膜に離間して前記半導体基板の
ソース・ドレイン形成予定領域へ通ずるコンタクトホー
ルを開孔し、前記半導体基板を露出せしめる工程と、等
方性エッチングを用いて前記コンタクトホール底部に露
出した前記半導体基板を加工することにより、前記ソー
ス・ドレイン形成予定領域に凹部を形成する工程と、前
記コンタクトホール及び凹部内に固相成長を用いて導電
型不純物が含有された不純物半導体膜を埋め込む工程
と、前記層間絶縁膜及び前記不純物半導体膜上に配線を
形成する工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5230689A JPH0786586A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5230689A JPH0786586A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786586A true JPH0786586A (ja) | 1995-03-31 |
Family
ID=16911773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5230689A Pending JPH0786586A (ja) | 1993-09-17 | 1993-09-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786586A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996030946A1 (fr) * | 1995-03-29 | 1996-10-03 | Hitachi, Ltd. | Dispositif semi-conducteur et son procede de fabrication |
| KR100326248B1 (ko) * | 1999-06-24 | 2002-03-08 | 박종섭 | 선택적 에피택셜 성장에 의한 플러그를 구비한 사선형 셀구조의반도체 메모리장치 제조방법 |
| KR20030002519A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
-
1993
- 1993-09-17 JP JP5230689A patent/JPH0786586A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996030946A1 (fr) * | 1995-03-29 | 1996-10-03 | Hitachi, Ltd. | Dispositif semi-conducteur et son procede de fabrication |
| KR100326248B1 (ko) * | 1999-06-24 | 2002-03-08 | 박종섭 | 선택적 에피택셜 성장에 의한 플러그를 구비한 사선형 셀구조의반도체 메모리장치 제조방법 |
| KR20030002519A (ko) * | 2001-06-29 | 2003-01-09 | 주식회사 하이닉스반도체 | 반도체소자의 트랜지스터 형성방법 |
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