JPH07120795B2 - 半導体デバイスの製作方法 - Google Patents

Description

【発明の詳細な説明】 ［発明の利用分野］ 本発明は半導体デバイスの製作方法にかかわるもので、
とくにトレンチ形成技術を用いてMOS電流源回路として
のMOSトランジスタを製作する方法に関するものであ
る。

［従来技術］ 集積回路技術の進展にともなつて、単位センチメートル
平方当りの集積密度をより高くし、電力消費量をより低
くし、さらに種々の技術間に両立性を確立する必要度が
高まつてきている。高集積密度は通常の場合、デバイス
を縮小することにより得られるものであるが、そのため
には電子ビームによるリソグラフイや、反応性イオンエ
ツチング法、過渡的アニーリング法などのように非常に
複雑な製作手法を必要とする。しかも、寸法を縮小して
シリコン基板の所要総面積を低減させるためには、これ
らの手法にくわえて数々の技法が必要である。

MOSFET回路に広く用いられているデバイスのひとつに電
流源回路がある。従来この電流源回路は、トランジスタ
のゲートをそのソースに接続するか、あるいはゲートを
そのドレインに接続するかのいずれかの方法により製作
しており、この結果、２端子デバイスが得られることと
なる。従来のレイアウト設計においては、このデバイス
要素自体としては２端子のみを必要とするものであるに
もかかわらず、不純物導入ドレインないしはソース領域
にゲートを接続するのに必要な面積に加えて、３端子ト
ランジスタの場合と等しい面積が必要とする。こうした
電流源回路の従来の製作方法においては、埋込みソース
領域およびドレイン領域を、ゲートにより被覆されたチ
ヤンネル領域の両方の側にそれぞれ設け、さらにポリシ
リコン層を被覆してゲートからソースまたはドレインに
延在させる。このようにして構成された電流源回路は、
単に３端子デバイスを変形したものにすぎないものとな
つて、なんらシリコンの総面積を節約することにはなら
ない。

［発明の目的］ かくて本発明の目的は、現状における電流源回路の平面
構造の設計技術における欠点に鑑み、シリコンの所要面
積を最小限とするように電流源回路を構成することにあ
る。

［問題点を解決しようとするための手段］ 本発明は、半導体装置電流源回路の製造方法を開示す
る。

すなわち本発明は、半導体電流源回路を製作するにあた
つて、まず第１の伝導型を有するシリコン基板に第２の
伝導型の不純物をドーピングすることにより、第１の埋
込み領域を形成する。つぎにこの第１の埋込み領域の下
に、前記シリコン基板に異方性エツチングを施すことに
より、所定深さのトレンチを形成する。ついでこのトレ
ンチの側壁上にゲートとしての酸化物層を形成し、該ト
レンチ内部に前記第２の伝導型の不純物をイオン注入す
ることによつて、このトレンチの底部に第２の埋込み領
域を画定する。さらに、ポリシリコン層を基板上にコン
フオーマルに被着して、前記トレンチの側壁および底面
を覆うように該トレンチに充填する。つぎにこのポリシ
リコン層をパターン化しエツチすることにより、電流源
回路の第１の端子を画定する。ついで金属のコンタクト
部を前記第１の埋込み領域に対して形成し、これにより
前記電流源回路の第２の端子を形成する。かくて前記第
１の埋込み領域と第２の埋込み領域との間のシリコン基
板中に、トレンチの側壁に隣接するチヤンネル領域が画
定されることとなる。

［実施例］ つぎに添付の図面にもとづいて、本発明の一実施例を説
明する。

まず第1a図に電流源回路10を示す。この電流源回路10は
ドレーン、ゲート、およびソースを有するデプレツシヨ
ン型トランジスタを有し、そのゲートはソースに接続さ
れて２端子回路要素を形成している。他方、第1b図にゲ
ートをドレーンに接続したエンハンスメント型トランジ
スタにより形成した電流源回路11を示す。さらに第1c図
は従来の電流源回路の平面構造王を示すもので、第1a図
の電流源回路10に対応するものである。この平面構造に
おいて、Ｎ＋＋型埋込み領域12をパターン化しイオン打
込みを行なうことによつてソースを画定し、またＮ＋＋
型領域14をパターン化しイオン打込みを行なうことによ
つてドレーンを画定してある。これらＮ＋＋型埋込み領
域12,14は、上方に配した多結晶シリコン（ポリシリコ
ン）により形成したゲート18によつて互いに分離された
Ｎ＋型ソース／ドレーン領域17,19とそれぞれ接続され
ている。なおこのゲート18の下方には、チヤンネル領域
が形成される。上記ソース（Ｎ＋＋型埋込み）領域12に
はコンタクト部20を接触させ、このコンタクト部20をポ
リシリコン配線層22を介してゲート18に接続することに
より、ゲート・ソース間（あるいはゲート・ドレーン
間）の接続構造を形成する。さらに上記ドレーン（Ｎ＋
＋）領域14にはコンタクト部24を接触させ、金属配線層
26と相互接続する。このような回路構成において、最小
線幅（フイーチヤー）を１ミクロンとし、アライメント
誤差許容量を４分の１ミクロンとするプロセスを行なう
ためには、第1b図の構成はその一辺を6.5ミクロンと
し、他の辺を4.5ミクロンとする構成となる。

第２図は本発明によるトレンチ構造型電流源回路の製作
方法の初期の工程を示す断面図である。ただし下記の実
施例においては、Ｎ型MOSの製作方法を例にとつて説明
することとする。すなわち、本発明においては従来のMO
SFETの製作方法におけると同様に、まずある伝導型の半
導体材料からなる薄いウエハ、たとえば符号28で示す半
導体基板を酸化物および窒化物の積層によつて第一回目
のマスキングを行なう。ついでこの窒化物をパターン化
して除去することにより、フイールド酸化物を形成する
ための領域のみを露出させる。つづいて前記基板28を約
900℃の周囲温度で水蒸気中にて酸化させる。かくて当
該製作プロセスにおける酸化物の成長および拡散工程を
経ることにより、シリコンのフイールド酸化物と称され
ている表面絶縁層30が形成されて、これにより充分な厚
さの絶縁層が得られ、後の工程において薄いメタライゼ
ーシヨン層が形成された際に、各種デバイスが正常な動
作を行なう際に生成される電界がいずれも充分小さな値
となり、絶縁層を意図的に薄くしたところ以外では、半
導体素子の一部の動作に悪影響が及ぶことはない。

こうしたフイールド酸化物となる前記表面絶縁層30を形
成した後、Ｎ＋＋型埋込み領域32をモート領域の内に形
成する。このＮ＋＋型埋込み領域32は、ひ素の注入を行
なつた後にアニール処理を施すことにより形成する。こ
の場合、注入するひ素のドーズ量はこれを5E15/cm²のレ
ベルとして、ドープ領域の厚みが約0.5ミクロンとなる
ようにする。

上記Ｎ＋＋型埋込み領域32の形成後、第３図に示すよう
に基板28上に酸化物層34を被着する。しかる後この基板
28の表面をパターン化し、異方性エツチング処理により
この酸化物層34および上記Ｎ＋＋型埋込み領域32にトレ
ンチ36を形成する。このエツチング処理は本質的には塩
化水素による反応性イオンエツチング法（RIE）を用い
るものである。上記トレンチ36はこれを例えば深さ約２
ミクロン、幅約１ミクロンとして形成し、該トレンチ36
の底面が前記Ｎ＋＋型埋込み領域32より下方に位置する
ようにする。つづいてドーズ量を約5E14/cm²としてひ素
を前記トレンチ36の底部に注入することにより、Ｎ＋型
埋込み領域38を形成する。なお、シリコン基板28のうち
トレンチ36の側壁に隣接しかつＮ＋＋型埋込み領域32と
トレンチ36底面との間に介在する個所は、当該電流源回
路のチヤンネル領域となるものであるが、これについて
は後述する。

ついで上記トレンチ36の内面にダミーゲート酸化物層を
成長させた後、ウエツトエツチによりこのダミーゲート
酸化物層を除去する。これはトレンチ36の表面を修正す
るためのものである。

つぎに上記トレンチ36の露出したシリコン表面にゲート
酸化物層40を成長させる。このゲート酸化物層40の形成
は、温度約900℃で約60分間、酸素雰囲気に当該ウエハ
をさらすことにより行なう。この結果、上記露出したシ
リコン表面は厚みが約300Åの二酸化シリコン層（Si
O₂）となる。

上記ゲート酸化物層40の形成後、第４図に示すように、
Ｎ＋型ドープポリシリコン層42を厚みが約1000Åとなる
ように被着形成する。このＮ＋型ドープポリシリコン層
42はこれをコンフオーマルな層、すなわち下層の起伏構
造（トポグラフイ）に従う層とするとともに、不純物導
入物質としてアルシンガスあるいはホスフイン（PH₃）
ガスを用いた同時（in situ）ドーピング法によつて蒸
着する。このＮ＋型ドープポリシリコン層42を形成する
目的は、後続する各処理工程において前記ゲート酸化物
層40が劣化することのないようにすることにある。なお
このゲート酸化物層40を形成したことの結果として、前
記Ｎ＋型埋込み領域38が基板28中にさらに深く拡散する
とともに、横方向外方にも拡がることとなる。

前記ゲート酸化物層40およびＮ＋型ドープポリシリコン
層42の形成後、方向性をもつたエツチング処理法として
異方性プラズマエツチ処理をウエハに施す。このエツチ
処理により、第５図に示すように、Ｎ＋型ドープポリシ
リコン層42のうち、前記酸化物層34の上をおおう部分、
および前記Ｎ＋型埋込み領域38の上をおおう部分がエツ
チ除去される。なおこのプラズマエツチング処理には、
HCl−HBrによるプラズマエツチ法を用いることとする。

かくてＮ＋型埋込み領域38の表面を露出した後、前記同
様のインサイテユードーピング法によりドープしたポリ
シリコン層46を、LPCVD法（低圧化学蒸着法）により厚
み約0.5ミクロンに蒸着する（第６図）。この蒸着層も
コンフオーマルな層として、前記トレンチ36の側壁上の
Ｎ＋型ドープポリシリコン層42を被覆するとともに、ト
レンチ36全体を該層46により充填するようにする。この
ポリシリコン層46は前記Ｎ＋型埋込み領域38と直接接触
して該領域38とのコンタクト部を形成するとともに、前
記Ｎ＋型ドープポリシリコン層42とあいまつてゲートを
形成する。かくて上記構成によりゲートおよびソース
（またはドレーン）が互いに接続された状態となる。

上記ポリシリコン層46の厚みは、該層により前記トレン
チ36に完全に充填されるような値とする必要はないが、
ポリシリコン層46がＮ＋型ドープポリシリコン層42から
外方に延びて「しわ」部48を形成する部分ではギヤツプ
が現れることのないように、上記厚みはトレンチ36を完
全に充填するような値とすることが望ましい。すなわ
ち、この「しわ」部48はこれを閉じた状態とするのがよ
く、このような状態とならない場合には、後工程におい
てたとえばレジストのスピンオン等の処理法を用いたと
きに、基板表面を適切に清浄化することができなくなる
おそれがある。

第２図ないし第６図に示すトランジスタは、そのチヤン
ネル領域が前記Ｎ＋型埋込み領域38とＮ＋＋型埋込み領
域32との間のゲート酸化物層40に直接隣接するようにし
て形成されている。すなわち第６図からわかるように、
このチヤンネル領域はトレンチ36の側壁を一周するよう
に形成されており、その結果、当該トランジスタの長さ
に対する幅の比が増大して相対的に「幅広の」デバイス
が得られることとなる。従来はデバイスの寸法が減少す
るのにともなつてチヤンネル領域が減少し、その結果
「狭い」トランジスタとなる。このため、通常の場合は
トランジスタの性能上何らかの妥協が必要となる。これ
に反して本発明の製作方法によれば、チヤンネル幅はト
レンチ36の周長によつて決定されるものであるため、デ
バイスの構造を比較的コンパクトとして、なおかつ必要
なチヤンネル幅を維持することができるのである。

前記ポリシリコン層46の蒸着後、該ポリシリコン層46を
パターン化した後エツチすることにより、ポリシリコン
配線層49を画定する。しかる後、LPCVD酸化物による第
３のコンフアーマルな層を、厚みが約4500Åとなるよう
に基板28上に蒸着する。ついでこのコンフオーマルな酸
化物層に対して異方性エツチ処理を施して、基板の平坦
な表面部分から酸化物層を除去する。このエツチ処理に
より、ポリシリコン配線層49の露出した端縁部の近傍に
側壁酸化物部50が残される。この側壁酸化物部50を設け
る目的は、次のシリサイド化工程にそなえてポリシリコ
ン配線層49の端部を封止しておくことにある。

上記側壁酸化物部50の形成後、真空装置中で当該デバイ
スの表面にチタンを厚み約900Åにスパツタ形成する。
ついでこのチタンをヘリウム、アルゴン等の不活性ガス
中または真空中において30分間、約675℃で反応させ
る。この反応によつて当該チタン層のうちこれがシリコ
ンまたはポリシリコンと接触している部位のみにおい
て、該シリコンまたはポリシリコンと結合して、２珪化
チタン層を形成する。この結果約1500Åの厚みの２珪化
チタン層となる。つぎに基板を酸の溶液中でエツチする
ことにより、上記２珪化チタンに影響を及ぼすことなく
チタンを除去する。このためには例えば、チタンを用い
た場合のエツチング法としてH₂SO₄とH₂O₂の溶液を用い
るウエトエツチ法を用いるのが適当である。この場合、
チタンはシリコンのみと反応するため、酸化物により被
覆されたすべての領域からチタンが除去されることにな
る。ついで基板を約800℃の温度で30分間アニール処理
することにより安定化させるとともに、２珪化チタンの
抵抗率を減少させる。この２珪化チタン層は、これが形
成されたシリコン領域のすべてにわたつてその導電率を
増大させるものであるとともに、自己整合法を可能とす
るものである。以上のようにして、第７図に示すように
ポリシリコン配線層49の上部にシリサイド層52が形成さ
れることとなる。なお上述したような２珪化チタンの形
成方法については、本出願人を譲受人とする米国特許出
願第492,069号にその記載がある。

上記チタンシリサイド層52の形成後、基板を酸化物層54
で被覆した後、前記Ｎ＋＋型埋込み領域32に対するコン
タクト孔56を該層54に形成する。つづいて従来の方法を
用いて、アルミニウム等による金属のコンタクト部58を
このコンタクト孔領域56に形成する。

つぎに第８図に本発明による電流源回路の平面構造を示
す。本図においては前記ドレーンとしてのＮ＋＋型埋込
み領域32が金属コンタクト部58およびゲート／ソース領
域38に連るポリシリコン配線層49の外側にまで延在する
ように示してあるが、本実施例では必ずしもその程度に
までこのＮ＋＋型領域を延在させる必要はない。要は、
このＮ＋＋型領域32がトレンチ36を一周してコンタクト
部56と接触する点にまで延びてさえいれば足りる。かく
て前記Ｎ＋＋型埋込み領域32は、その周縁部が前記金属
コンタクト部58およびポリシリコン配線層49の周縁部と
垂直方向に整合することになる。このような平面構成と
したことにより、例えば前述した第1c図図示の構成によ
る電流源回路トランジスタを形成するにあたつて、その
領域の一辺を4.25ミクロンとし、他の辺を2.25ミクロン
とすることが可能となる。したがつて、前述のように線
幅を１ミクロンとした場合には、従来のデバイスに比べ
て一方の辺については2.25ミクロン、他の辺について
は、2.0ミクロンだけそれぞれ減少することとなり、こ
れはすなわち集積度が約３倍向上するということにほか
ならない。

以上述べたように、本発明はトレンチ構造に基づく電流
源回路を提供するものであり、Ｎ＋＋型ドレーン領域に
これを貫通するようにトレンチを形成するとともに、ソ
ース領域をこのトレンチの底部の側壁周辺に形成し、し
かる後トレンチ内部にメタライゼーシヨン層を形成して
ゲート領域およびＮ＋＋型埋込み領域との接触部を形成
する。かくて垂直方向に形成されたゲート領域によつて
チヤンネル領域も同じく垂直方向に形成されることにな
り、チヤンネル領域によつてシリコン基板の面積を徒ら
に占有することがなくなる。

［発明の効果］ たとえば、電流源としてのMOSFETを製作するにあたつ
て、Ｎ＋＋型ドレーン（またはソース）領域32内にトレ
ンチ36を形成する。さらにゲート酸化物層40をこのトレ
ンチ36の側壁に配置するとともに、トレンチ36の底部に
導電領域38を形成する。ついでポリシリコン配線層49を
トレンチ36内部に形成することにより、ドレーン（また
はソース）のコンタクト部58を形成する。このように、
本発明によれば、垂直なゲート構造により垂直なチヤン
ネル領域をトレンチ36の側面のすべてにわたつて形成
し、より小さなシリコン面積内により幅広のデバイスを
製作することが可能となるという効果が得られることと
なる。

以上の説明に関連してさらに以下の項を開示する。

（１） 第１の伝導型のシリコン基板をととのえ、この
シリコン基板に第２の伝導型の第１の埋込み領域を形成
し、 前記シリコン基板の前記第１の埋込み領域に隣接して、
側壁と前記第１の埋込み領域の下方に至るまで前記基板
中に延在する底部とを有するトレンチを形成し、 このトレンチの側壁上に絶縁層を形成し、 前記トレンチの底部の前記シリコン基板内に第２の伝導
型の第２の埋込み領域を形成し、 前記トレンチ底部の上方でかつ前記絶縁層の上方に、該
トレンチの側壁を被覆して前記第２の埋込み領域と電気
的に結合するゲート領域を形成する導電層を形成し、 かくて前記トレンチの近傍および前記第１および第２の
埋込み領域間のシリコン基板の領域によりチヤンネル領
域を形成し、 前記導電層に第１の相互配線部を形成するとともにゆ、
前記第１の埋込み領域に第２の相互配線部を形成し、こ
れら第１および第２の相互配線部を外部回路と接続可能
とするようにした半導体デバイスの製作方法。

（２） 前記第１の埋込み領域および第２の埋込み領域
はこれをシリコン基板中に前記第２の伝導型の不純物を
イオン注入することにより形成したことを特徴とする第
１項に記載の半導体デバイスの製作方法。

（３） 前記トレンチはこれを前記第１の埋込み領域の
境界部に形成し、該トレンチを前記第１の埋込み領域が
取り囲むようにしたことを特徴とする第１項に記載の半
導体デバイスの製作方法。

（４） 前記トレンチを形成するにあたつて、反応性イ
オンエツチング法を用いて前記シリコン基板に対して異
方性エツチ処理を施すようにしたことを特徴とする第１
項に記載の半導体デバイスの製作方法。

（５） 前記絶縁層を形成する工程は、前記トレンチの
側壁の露出したシリコン表面上に酸化物層を成長させ、
かつ該トレンチの底面上の酸化物層に対して異方性エツ
チ処理を施す工程としたことを特徴とする第１項に記載
の半導体デバイスの製作方法。

（６） 前記導電層を形成する工程は、ポリシリコンに
前記第２の伝導型の不純物ドープしつつ該ポリシリコン
を基板上に被着することにより該基板および前記トレン
チをコンフオーマルに被覆し、該ポリシリコン層を前記
第２の埋込み領域および前記絶縁層に接触させるととも
に、該絶縁層を被覆するようにしたことを特徴とする第
１項に記載の半導体デバイスの製作方法。

（７） 前記トレンチを前記ポリシリコン層により完全
に充填して、該層中に空所が残らないようにしたことを
特徴とする第６項に記載の半導体デバイスの製造方法。

（８） 半導体電流源回路を製作方法するにあたつて、 第１の伝導型のシリコン基板中にモート領域を画定し、 第２の伝導型の不純物を前記モート領域にイオン注入す
ることにより第１の埋込み領域を画定し、 前記基板上に保護用の酸化物層を被着し、 側壁と前記第１の埋込み領域より所定距離だけ下方に底
面とを有するトレンチを異方性エツチングにより前記第
１の埋込み領域に形成し、 前記第２の伝導型の不純物を前記トレンチの底部にイオ
ン注入することにより第２の埋込み領域を画定して、前
記第１の埋込み領域と第２の埋込み領域との間において
前記トレンチの側壁に隣接するシリコン基板の一部をチ
ヤンネル領域とし、 前記トレンチの底部において前記トレンチの側壁上で露
出するシリコン基板部分を酸化して所定の厚みのゲート
酸化物層を形成し、 前記ゲート酸化物層のうち前記トレンチの底面部分を覆
う部分を除去し、 基板上にポリシリコンのコンフオーマルな層を被着して
前記トレンチ内のゲート酸化物および前記第２の埋込み
領域を被覆するとともに、該コンフオーマルな層が第２
の埋込み領域と接触するようにし、 前記ポリシリコン層をパターン化しエツチ処理すること
により前記ポリシリコンが前記トレンチ内のゲート酸化
物層および第２の埋込み領域の上方に残留し、かつ基板
の上方に延在するようにすることにより電流源回路の第
１の端子を画定し、 前記第１の埋込み領域に金属のコンタクト部を形成する
ことにより前記電流源回路の第２の端子を画定するよう
にした半導体電流源回路の製作方法。

（９） 前記トレンチの底面上方の酸化物の一部を除去
する工程は、 該トレンチ内部の基板部分にポリシリコンのコンフオー
マルな層を被着し、その場合、該ポリシリコン層の厚み
がトレンチの底部の幅と比較して相対的に薄くなるよう
にし、 この薄いポリシリコン層に異方性エツチングを施し、前
記ゲート酸化物を被覆しているトレンチ側壁上のポリシ
リコン層の一部には影響を及ぼすことのないようにして
該トレンチの底面部分を露出させるとともに、前記薄い
ポリシリコン層により前記ゲート酸化物層を保護するよ
うにしたことを特徴とする第８項に記載の半導体電流源
回路の製作方法。

（10） 前記ポリシリコンのコンフオーマルな層の厚み
を前記トレンチの幅の２分の１以上とすることにより、
該トレンチ内に空所が残らないように完全に充填される
ようにしたことを特徴とする第８項に記載の半導体電流
源回路の製作方法。

（11） 前記トレンチを異方性エツチングにより形成す
る工程はこれを反応性イオンエツチング工程としたこと
を特徴とする第８項に記載の半導体電流源回路の製作方
法。

（12） 第１の伝導型を有するシリコン基板と、 該基板の表面に配した第２の伝導型を有する第１の埋込
み領域と、 側壁および底面部分を有しかつ前記第１の埋込み領域に
隣接すべく配置して、該側壁のひとつが前記第１の埋込
み領域に隣接して位置するとともに前記底面部分が前記
第１の埋込み領域の下方において所定の間隔をへだてた
位置にあるようにしたトレンチを前記基板中に画定し、 このトレンチの底面と接触するように前記シリコン基板
中に配した第２の伝導型の第２の埋込み領域と、 前記トレンチの側壁上において前記第１の埋込み領域と
第２の埋込み領域との間に形成したゲート酸化物層と、 このゲート酸化物層に隣接すべく前記トレンチ内に配
し、かつ前記第２の埋込み領域と電気的に結合するよう
に境界を接するとともに、前記基板上に延在して電流源
回路の第１の端子を形成する導電層と、 前記第１の埋込み領域と第２の埋込み領域との間におい
て前記トレンチの側壁に隣接するように画定したチヤン
ネル領域と、 前記第１の埋込み領域のうち特定領域に形成して前記電
流源回路の第２の端子を形成する金属コンタクト部とを
有する半導体電流源回路。

（13） 前記トレンチを前記第１の埋込み領域に対して
相対的に配置し、該第１の埋込み領域が前記トレンチの
周囲全体に配置されるようにしたことを特徴とする第12
項に記載の半導体電流源回路。

（14） 前記トレンチ内部に形成した前記導電層が該ト
レンチを完全に充填して該トレンチ内に空所が存在しな
いようにしたことを特徴とする第12項に記載の半導体電
流源回路。

【図面の簡単な説明】

第1a図および第1b図は従来の電流源回路の例を示す概略
図、第1c図はこれら従来の電流源回路（とくに第1a図）
の平面構造を示す平面図、第２図ないし第７図は本発明
による半導体デバイスの製作方法を工程順に示すもの
で、第２図はシリコン基板を製作するための初期の工程
において、モート領域を画定しかつＮ＋＋型領域を形成
した状態を示す断面図、第３図はシリコン基板中にトレ
ンチを画定し、その底部にＮ＋型埋込み領域を形成した
状態のシリコン基板を示す断面図、第４図はトレンチ内
部にゲート酸化物層およびポリシリコン層を形成したシ
リコン基板を示す断面図、第５図は上記ポリシリコン層
および酸化物層をエツチ除去し、トレンチ底面にＮ＋型
領域を露出させたシリコン基板を示す断面図、第６図は
上記トレンチにポリシリコンをデポジツトしたシリコン
基板を示す断面図、第７図はドレーン（またはソース）
領域にコンタクト部を形成する最後のメタライゼーシヨ
ン工程により形成したゲート・ソース間（またはゲート
・ドレイン間）のコンタクト部を有するシリコン基板を
示す断面図、第８図は本発明による電流源回路の平面構
造を示す平面図である。 28……シリコン基板 32……Ｎ＋＋埋込み領域 36……トレンチ 38……Ｎ＋埋込み領域 40……ゲート酸化物層 42……Ｎ＋型ドープポリシリコン層 46……ポリシリコン層 56……コンタクト孔 58……金属コンタクト部

Claims (1)

【特許請求の範囲】
1. 【請求項１】ソース若しくはドレインのいずれかと連結
   されたゲートを持つ半導体装置の製作方法であって， 第１の伝導型のシリコン基板を準備し， このシリコン基板に第２の伝導型の第１の埋込み領域を
   形成し， 側壁と前記第１の埋込み領域より下方に位置する底部と
   を有するトレンチを前記第１の埋込み領域を通り抜ける
   ようにして前記シリコン基板に形成し， 前記トレンチの前記側壁を被覆するが前記底部は被覆し
   ない絶縁層を形成し， 前記トレンチの前記底部を構成するシリコン基板内に前
   記第２の伝導型の第２の埋込み領域を形成し， 前記第２の埋込み領域へ接続するように前記トレンチの
   前記底部の上へ及び前記トレンチの前記側壁を被覆して
   いる前記絶縁層の上へ導電層を形成することにより，前
   記第２の埋込み領域と導電的に接続されたゲート領域を
   前記側壁上に形成し， かくして前記トレンチに隣接し前記第１及び第２の埋込
   み領域の間にある前記シリコン基板の領域によりチャネ
   ル領域を形成し， 前記導電層に対して第１の相互配線部を形成し，前記第
   １の埋込み領域に第２の相互配線部を形成し，これら第
   １及び第２の相互配線部を外部回路と接続可能とするよ
   うにした半導体デバイスの製作方法。