JPS6273772A - 半導体デバイスの製作方法 - Google Patents
半導体デバイスの製作方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
[発明の利用分野]
本発明は半導体デバイスの製作方法にかかわるもので、
とくにトレンチ形成技術を用いてMO8電流源回路とし
てのMOSトランジスタを製作する方法に関するしので
ある。 [従来技術] 集積回路技術の進展にともなって、単位センチメートル
平方当りの集積密度をより高くし、電力消![をより低
くし、さらに種々の技術間に両立性を確立する必要度が
高まってきている。高集積密度は通常の場合、デバイス
を縮小することにより得られるものであるが、そ−のた
めには電子ビームによるリソグラノィや、反応性イオン
Tツチング法、過渡的アニーリング法4fどのようC非
常に複雑な製作手法を必要とする。しかも、寸法を縮小
してシリコン基板の所要総面積を低減さ1!るためには
、これらの手法にくわえて数々の肢法が必要である。 MO3FET回路に広く用いられ−Cいるデバイスのひ
とつに電流源回路がある。従来この電流源回路は、トラ
ンジスタのゲートをそのソースに接続するか、あるいは
ゲートをそのトレーインに接続するかのいずれかの方法
により製作し−Cおり、この結果、2端子デバイスが得
られることと4
とくにトレンチ形成技術を用いてMO8電流源回路とし
てのMOSトランジスタを製作する方法に関するしので
ある。 [従来技術] 集積回路技術の進展にともなって、単位センチメートル
平方当りの集積密度をより高くし、電力消![をより低
くし、さらに種々の技術間に両立性を確立する必要度が
高まってきている。高集積密度は通常の場合、デバイス
を縮小することにより得られるものであるが、そ−のた
めには電子ビームによるリソグラノィや、反応性イオン
Tツチング法、過渡的アニーリング法4fどのようC非
常に複雑な製作手法を必要とする。しかも、寸法を縮小
してシリコン基板の所要総面積を低減さ1!るためには
、これらの手法にくわえて数々の肢法が必要である。 MO3FET回路に広く用いられ−Cいるデバイスのひ
とつに電流源回路がある。従来この電流源回路は、トラ
ンジスタのゲートをそのソースに接続するか、あるいは
ゲートをそのトレーインに接続するかのいずれかの方法
により製作し−Cおり、この結果、2端子デバイスが得
られることと4
【る。
従来のレイアウト設π1に、13いては、このデバイス
要素自体としては2端子のみを必要とするbのであるに
もかかわらず、不純物導入ドレインないしはソース領域
にゲートを接続するのに必要な面積に加えて、3端了ト
ランジスタの場合と等しい面積が必要どする。こうした
電流源回路の従来の製作方法においては、埋込みソース
領tgおよびドレイン領域を、ゲートにより被覆された
チャンネル1mの両方の側にそれぞれ設け、さらにポリ
シリコン層を被覆してゲー]−からソースまたはトレイ
ンに延在させる。このようにして構成された電流源回路
は、単に3端子デバイスを変形したものにすぎないもの
となって、なんらシリコンの総面積を節約することには
ならない。 [発明の目的] かくて本発明の目的は、現状における電流源回路の一平
面構造の設計技術における欠点に鑑み、シリコンの所要
総面積を最小限とするように電流源回路を構成すること
にある。 [問題点を解決しようとするための手段1本発明は、半
導体装置電流源回路の製造方法を開示する。 すなわち本発明は、半導体電流源回路を製作するにあた
って、まず第1の伝導型を有するシリコン基板に第2の
伝導型の不純物をドーピングすることにより、第1の埋
込み領域を形成する。つぎにこの第1の埋込み領域の下
に、前記シリコン基板に異方性エツチングを施すことに
より、所定深さのトレンチを形成する。ついでこのトレ
ンチの側壁上にゲートとしての酸化物層を形成し、該ト
レンチ内部に前記第2の伝導型の不純物をイオン注入す
ることによって、このトレンチの底部に第2の埋込み領
域を画定する。さらに、ポリシリコン層を基板上にコン
フォーマルに被着して、前記トレンチの側壁および底面
を覆うように該トレンチに充填する。つぎにこのポリシ
リコン留をパターン化しエッチすることにより、電流源
回路の第1の端子を画定する。ついで金属の]ンタク1
へ部を前記第1の埋込み領域に対して形成し、これによ
り前記電流源回路の第2の端子を形成する。かくて前記
第1の埋込み領域と第2の埋込み領域との間のシリコン
基板中に、トレンチの側壁に隣接するチャンネル領域が
画定されることとなる。 [実施例] つぎに添付の図面にもとづいて、本発明の一実施例を説
明する。 まず第1a図に゛市流源回路1oを示す。この電流源回
路10はドレーン、ゲート、およびソースを右するデプ
レッション型トランジスタを有し、そのグ〜トーはソー
スに接続されて2端子回路要素を形成している。他方、
第1b図にゲートをドレーンに接続したエンハンスメン
ト型トランジスタにより形成した電流源回路11を示す
。さらに第1C図は従来の電流源回路の平面構造を示す
もので、第1a図の電流源回路10に対応するものであ
る。この平面構造において、N十÷型埋込みfi域12
をパターン化しイオン打込みを行なうことによつ−Cソ
ースを画定し、またN+十梨型領域14パターン化しイ
オン打込みを行なうことによってドレーンを画定しであ
る。これらN+十梨型埋込領域12.14は、−F方に
配した多結晶シリコン(ポリシリコン)により形成した
ゲート18によって互いに分離されたN中型ソース/ド
レーン領域17.19とそれぞれ接続されている。なお
このゲ−l−18の下方には、チャンネル領域が形成さ
れる。上記ソース(N+十梨型埋込)領[12にはコン
タクト部20を接触させ、このコンタクト部20をポリ
シリコン配線層22を介してゲート18に接続すること
により、ゲート・ソース間(あるいはゲート・ドレーン
間)の接続構造を形成する。 さらに上記ドレーン(N+)領域14にはコンタクト部
24を接触させ、金属配線層26と相互接続する。この
ような回路構成において、最小線幅(フィーチャー)を
1ミクロンとし、アラインメント誤差許容量を4分の1
ミクロンとするプロセスを行なうためには、第1b図の
構成はその一辺を6.5ミクロンとし、他の辺を4.5
ミクロンとする構成となる。 第2図は本発明によるトレンチ槙造型電流源回路の製作
方法の初期の工程を示す断面図である。 ただし下記の実施例においては、N型MO3の製作方法
を例にとって説明することとする。すなわち、本発明に
おいては従来のMOSFETの製作方法におけると同様
に、まずある伝導型の半導体材料からなる薄いウェハ、
たとえば符号28で示す半導体析板を酸化物および窒化
物の積層によって第一−回目のマスキングを行なう。つ
いでこの窒化物をパターン化して除去することにより、
フィールド酸化物を形成するための領域のみを露出させ
る。つづいて前記基板28を約900℃の周囲温度で水
蒸気中にて酸化させる。かくて当該製作プロセスにおり
る酸化物の成長および拡散工程を経ることにより、シリ
コンのフィールド酸化物と称されている表面絶縁層30
が形成されて、これにより充分な厚さの絶縁層が得られ
、後の工程に43いて薄いメタライゼーション層が形成
された際に、各種デバイスが正常な動作を行なう際に生
成される電界がいずれも充分小さな値となり、絶縁層を
意図的に薄くしたところ以外では、半導体素子の一部の
動作に悪影響が及ぶことはない。 こうしたフィールド酸化物となる前記表面絶縁層30を
形成した後、N+÷型埋込み領域32をモート領域の内
に形成する。このN÷十型埋込み領域32は、ひ素の注
入を行なった後にアニール処理を施すことにより形成覆
る。この場合、注入するひ素のドーズ量はこれを5E1
5/CII+2のレベルとして、ドープ領域の厚みが約
0.5ミクロンとなるようにする。 上記N+十梨型埋込領域32の形成後、第3図に示すよ
うに基板28上に酸化物wJ34を被着する。 しかる模この基板28の表面をパターン化し、異方性エ
ツチング処理によりこの酸化物層34および上記N+十
梨型埋込領域32にトレンチ36を形成する。このエツ
チング処理は本質的には塩化水素による反応性イオンエ
ツチング法(RIE)を用いるものである。上記トレン
チ36はこれを例えば深さ約2ミクロン、幅約1ミクロ
ンとして形成し、該トレンチ36の底面が前記N+十梨
型埋込領域32より下方に位置するようにする。つづい
てドーズmを約5E14/ia2としてひ素を前記トレ
ンチ36の底部に注入することにより、N++埋込み領
域38を形成する。なお、シリコン基板28のうちトレ
ンチ36の側壁に隣接しかつN+十梨型埋込領域32と
トレンチ36底面との間に介在する個所は、当該電流源
回路のチャンネル領域となるものであるが、これについ
ては後述する。 ついで上記トレンチ36の内面にダミーゲート酸化物層
を成長させた後、ウェットエッチによりこのダミーゲー
ト酸化物層を除去する。これは1〜レンチ360表面を
修正するためのものである。 つぎに上記トレンチ36の露出したシリコン表面にゲー
ト酸化物層40を成長させる。このゲート酸化物層40
の形成は、温度約900℃で約60分間、酸素雰囲気に
当該ウェハをさらすことにより行なう。この結果、上記
露出したシリコン表面は厚みが約300人の二酸化シリ
コン層(Si02)となる。 上記ゲート酸化物層40の形成後、第4図に示すように
、N+型ドープポリシリコン層42を厚みが約1000
人となるように被着形成する。このN+型ドープポリシ
リコン層42はこれをコンフォーマルな層、すなわち下
層の起伏構造(トポグラフィ)に従う層とするとともに
、不純物導入物質としてアルシンガスあるいはホスフィ
ン(PH3)ガスを用いた同時(in 5itu )ド
ーピング法によって蒸着する。このN+型ドープポリシ
リコン層42を形成すろL1的は、後続する各処理工程
において前記グーl−酸化物層40が劣化り−ることの
ないようにすることにある。なおこのゲート酸化物層4
0を形成したことの結果どして、前記N中型埋込み領域
38が基板28中にざらに深く拡散するとともに、横方
向外方にも拡がることとなる。 前記ゲート酸化物層40およびN十望ドープポリシリコ
ン層42の形成後、方向性をしったエツチング処理法と
して異方性プラズマ」9ツヂ処理をウェハに施す。この
エッチ処理により、第5図に示すように、N中型ドープ
ポリシリコン層42のうち、前記酸化物層34の上をお
おう部分、および前記N中型埋込み領域38の上をおお
う部分がエッチ除去される。なおこのプラズマエツチン
グ処理には、H(、!−HBrによるプラズマエッチ法
を用いることとする。 かくてN中型埋込み領域38の表面を露出しIこ後、前
記同様のインサイチュ−ドーピング法によリドーブした
ポリシリコン層46を、LPCVD法(低圧化学蒸着法
)により厚み約0.5ミクロンに蒸着する(第6図)。 この蒸着層もコンフォーマルな層として、前記トレンチ
36の側壁上のN生型ドープポリシリコン層42を被覆
するとともに、トレンチ36全体を該層46により充填
するようにする。このポリシリコン層46は前記N中型
埋込み領域38と直接接触して該領域38とのコンタク
ト部を形成するとともに、前記N+型ドープポリシリコ
ン層42とあいまってゲートを形成する。かくて上記構
成によりゲートおよびソース(またはドレーン)が互い
に接続された状態となる。 上記ポリシリコン層46の厚みは、該層により前記トレ
ンチ36に完全に充填されるような値とする必要はない
が、ポリシリコン層46がN÷型ドープポリシリコン層
42から外方に延びて「しわ」部48を形成する部分で
はギャップが現れることのないように、上記厚みはl−
レンチ36を完全に充填するような値とすることが望ま
しい。すなわち、この「しわ」部48はこれを閉じた状
態とするのがよく、このよう13【状態とならない場合
には、後工程においてたとλ、ばレジストのスピンオン
等の処理法を用いたとぎに、基板表面を適切に清浄化す
ることができなくなるおそれがある。 第2図ないし第6図に示ずトランジスタは、そのチャン
ネル領域が前記N中型埋込み領域38とN÷十型埋込み
領域32との間のゲート酸化物層40に直接隣接するよ
うにして形成されている。、すなわち第6図かられかる
ように、このヂA7ンネルfr4mはトレンチ36の側
壁を一周するように形成されており、その結果、当該ト
ランジスタの艮ざに対する幅の比が増大して相対的に「
幅広の」デバイスが得られることとなる。従来はデバイ
スの寸法が減少づるのにともなってチャンネル領域が減
少し、その結果[狭い」トランジスタどなる。 このため、通常の場合はトランジスタの性能1何らかの
妥協が必要となる。これに反して本発明の製作方法によ
れば、ヂA7ンネル幅はトレンチ36の周長によ゛つて
決定されるしのであるため、デバイスの構造を比較的コ
ンバク1−とじて、なおかつ必要なチA7ンネル幅を維
持1−ることができるのである。 前記ポリシリコン位46の蒸着((、該ポリシリコン層
46をパターン化した後エッチすることにより、ポリシ
リコン配線層49を画定する。しかる後、LPCVD@
化物による第3のコンフォーマルな層を、厚みが約45
00人となるように1j板28上に蒸着する。ついでこ
のコンフォーマルな酸化物層に対して異方性エッチ処理
を施して、基板の平1uな表面部分から酸化物層を除去
する。 このエッチ処理により、ポリシリコン配線層49の露出
した端縁部の近傍に側壁酸化物部50が残される。この
側壁酸化物部50を設fJる目的は、次のシリサイド化
工程にそなえてポリシリコン配線層49の端部を封止し
ておくことにある。 上記側壁酸化物部50の形成後、真空装置中で化法デバ
イスの表面にヂタン庖厚み約900人にスパッタ形成す
る。ついでこのチタンをヘリウム、アルゴン等の不活性
ガス中または真空中に43いて30分間、約675℃で
反応させる。この反応によって当該ヂ々ン閾のj j5
これがシリコン3t、たiよポリシリコンと接触しくい
る部位のみにおいて、該シリコンまたはポリシリコンと
結合して、2Y1−化チタン医を形成づ−る。この結宋
約1500人の厚みの2珪化ブ一タン層となる。つぎに
基板を酸の溶液中でエッチ−することにより、■−記2
If化ブチタン影響を及ぼすことなくチタンを除去す
る。このためには例えば、チタンを用いた場合のエツチ
ング法としτ1304どH,,02の溶液を用いるウエ
トエツヂ法を用いるのが適当ぐある。この場合、チタン
はシリコンのみと反応するため、酸化物により被覆され
た寸べての領域からブタンが除去されることになる。つ
いで基板を約800℃の温度で30分間アニール処1!
l!り−ることにより安定化させるとともに、2珪化チ
タンの抵抗率を減少ざi!る。この2珪化チタン層は、
これが形成されたシリコン領域のすべてにわたってその
導電率を増大させるものであるとともに、自己整合法を
可能とするものである。以上のようにして、第7図に示
すようにポリシリコン配線層4つの上部にシリサイド層
52が形成されることとなる。なお上述したような2珪
化チタンの形成方法については、本出願人を譲受人とす
る米国特許出願用492.069号にその記載がある。 上記チタンシリサイド層52の形成後、基板を酸化物層
54で被覆した後、前記N+十型埋込み領域32に対す
るコンタクト孔56を該層54に形成する。つづいて従
来の方法を用いて、アルミニウム等による金属の]ンタ
ク1一部58をこのコンタクト孔vA域56に形成Jる
。 つぎに第8図に本発明による電流源回路の平面IA造を
示−す。本図においては前記ドレーンどしてのN+十型
埋込み領ll1132が金属コンタク1一部58および
ゲート/ソース領域38に連るポリシリコン配線層49
の外側にまで延在りるように示しであるが、本実施例で
(。1必ずしもその程度にまでこのN+十生型滅を延在
さIJる必L!はない、、弁は、このN+十生型戚32
が1〜レンチ36を一周して]ンタクl〜部5Gと接触
(るj;Jに、t’c′Iiびて−さえいれば足りる。 かくて前記N÷十型埋込み領1432は、その周縁部が
前記金属−ンタクト部58I3よびポリシリコン配線層
49の周縁部と垂直方向に整合することに4Tる。この
ような平面構成としたことにより、例えば前述した第1
c図図示の構成に」、る電流源回路トランジスタを形成
するにあたっC1その領域の一辺を4.25ミク1−]
ンとし、他の辺を2.25ミクロンとすることが可能と
4【る。したがって、前述のように線幅を1ミクロンと
しI、=場合には、従来のデバイスに比べて−・方の辺
については2.25ミクロン、他の辺についてLt、2
.0ミク1]ンだけぞれぞれ減少することとなり、これ
は′tJなわら集積瓜が約3倍向上りるということにほ
かならない。 以上述べたように、本発明は[ヘレンヂ溝造にIBく電
流源回路を促供するしのであり、N ++望トドレーン
領域これを山道するようにi−しノンチを形成するとと
もに、ソース領域をこの1・しン゛fの底部の側壁周辺
に形成し、しかる後1−レンブー内部(Jメタライぜ−
ション層を形成しくグー1− IIl或J3よひN(+
へり埋込み領域との接触部を形成する。かくで垂直方向
に形成されたグー1〜領域によってヂ)7ンネル領域し
同じく垂ll′lIJ向に形成されることになり、チャ
ンネル領域によってシリ」ンE41の面積を徒らに占4
11′ることがなくなる。 [発明の効果1 にとlぽ、電流源としてのMOSFETを製作りるにめ
たって、NI+型ドレーン(またはソース頭載32内に
トレンチ36を形成する。さらにグー1−酸化物層40
をこのトレンチ36の側壁に配置づるとともに、トレン
チ36の底部に導電領域38を形成する。ついでポリシ
リコン配′6層49を1−1ノン136内部に形成する
ことにより、ドレーン(まlこはソース)のコンタクト
部58を形成づる。このように、本発明によれば、重直
なグーl−構造により垂直なチャンネル領域をトレンチ
36の側面のすべてにわたって形成し、より小さなシリ
コン面積内により幅広のデバイスを製作することか可能
どなるという効果が得られることとなる。 以上の説明に関連しくさらに以ド17j) Inを開示
する。 (1) 第1の伝S型のシリ」ン1.を板をととのえ
、このシリ−1ン基板に第2の仏心1°1の第1の埋込
み領域を形成し、 11を記シリー]ンM板の前記第1の埋込4i^i¥1
4域に隣接して、側壁と前記第1の埋込み領域の1・方
に〒ゝ るまで前記基板中に延(■する底部とを右づ゛
るトレンチを形成し、 このトレンチの側壁上に絶縁層を形成し、前記)−レン
チの底部の前記シリ−]ンV板内に第2の伝導型の第2
の埋込み領域を形成1ノ、前記トレンチ底部の上方でか
つ前記絶縁層の上方に、該トレンチの側壁を・被覆()
で前記第2の埋込み領域と電気的[結合重?)グー l
−領域を形成するi#電電層影形成、 かくて前記1−レンツ−の近傍お↓び前記第1および第
2の埋込み領域間のシリコン基板の領域によりチャンネ
ル領域を形成し、 前記導′心層に第1の相互配線部を形成するととしにゆ
、liO記第1の埋込み領域に第2の相互配線部を形成
し、これら第1および第2の相互配線部を外部回路と接
続可能とするようにした半導体デバーイスの製作方法。 (2)+iFj記第1の埋込み領域および第2の埋込み
領域はこれをシリコン基板中に前記第2の伝導型の不純
物をイオン注入することにより形成したことを特徴とす
る第1項に記載の半導体デバイスの製作方法。 (3) 前記トレンチはこれを前記第1の埋込み領域
の境界部に形成し、該トレンチを前記第1の埋込み領域
が取り囲むようにしたことを特徴とする第1項に記載の
半導体デバイスの製作方法。 (4) 前記i・レンチを形成1゛るにあたっ−(、
反応性イオンエツチング法を用いて1)b記シリコン基
板に対して責り性エッチlI8埋を施ずようにしたこと
を特徴こする第1項に記載の半導体デバイスの製作方法
。 (5) 前記絶縁層を形成する工程は、l’lら記ト
レンチの側壁の露出したシリコン表面上に酸化物層を成
長させ、かつ訊トレンチの底面−しの酸化vA層に対し
て異方性丁ツf ’5%埋を施ツ工程としたことを特徴
とする第1項に記載の半導体デバイスの製作方法。 (6) 前記導電層を形成する工程は、ポリシリコン
に1ν1記第2の伝′4型の不純物ド〜ブ()つつ践ポ
リシリコンを基板上に被着ケることにより該基板および
前記]・レンチ−をコンフォーマルに被覆し、該ポリシ
リコン關を前記第2の埋込み領I11!および前記絶縁
層に接触させるとともに、該絶縁層を被覆するようにし
たことを特徴とする第1項に記載の半導体デバイスの製
作方法。 (7) 前記トレンチを前記ポリシリコン層により完
全に充填して、該層中に空所が残らないようにしたこと
を特徴とプる第6項に記載の半導体デバイスの製造方法
。 (8) 半導体電流源回路を製作方法するにあたって
、 第1の伝4IXl!のシリコン基板中にモート領域を画
定し、 第2の伝導型の不純物を前記[−川・領域にイオン注入
することにより第1の埋込みγ1域を画定し、前記基板
上に保護用の酸化物層を波谷し、側壁と前記第1の埋込
み領域より所定距離だけ下方に底面とを有するトレンチ
を異方性−Lツチングにより前記第1の埋込み領域に形
成し、前記第2の伝導型の不純物を前記i−レンチの底
部にイオン注入することにより第2の埋込み領域を画定
して、前記第1の埋込み領域と第2の埋込み領域との間
において前記トレンチの側壁に隣接するシリコン基板の
一部をチャンネル領域とし、前記トレンチの底部におい
C前記トレンチの側壁Eで露出するシリコン基板部分を
醇化して所定の厚みのゲート酸化物層を形成し、 前記グー1へ酸化物層のうり前記トレンチの底面部分を
覆う部分を除去し、 基板上にポリシリコンのコンフォーマルな層を被着して
前記トレンチ内のゲート酸化物および前記第2の埋込み
領域を被覆するとともに、該コンフォーマルな層が第2
の埋込み領域と接触するようにし、 前記ポリシリコン層イーパターン化しLツブダハ即する
ことにより前記ポリシリ1ンが前記1・1ノン−L内の
グー1〜酸化物層および第2の埋込み領域の1一方に残
留し、かつ単板の−に方に延在するJ、うにすることに
にり電流源回路の第1の端子を画定し、1ν]記第1の
埋込み領域に金属の−】ンタク1〜部を形成することに
より前記電流源回路の第2の端子を画定するようにし/
j半導体゛1ii流源回路の製作fi法。 (9) 前記トレンチの底面り方の酸化物の一部を除
去する工程は、 該1ヘレンチ内部の基板部分にポリシリコンの]1ン゛
フオーマルな層を被着し、(−の場合、該ポリシリコン
層の)りみが]−レンヂの底部の幅と比較して相対的に
薄くなるようにし、 この薄いポリシリコン層に異I)性上ツチングを施し、
前記グー1〜酸化物を′m而しているト1ノンチ側壁上
のポリシリコン層の一部には影響を及ぼり−ことのない
ようにして該トレンチの底面部分を露出させるとともに
、前記薄いポリシリコン層により前記ゲート酸化物層を
保護するようにしたことを特徴とする第8項に記載の半
導体電流源回路の製作方法。 (10)前記ポリシリコンの]ンフォーマルな岡の厚み
を前記トレンチの幅の2分の1以上とすることにより、
該l・レンチ内に空所が残らないように完全に充填され
るようにしたことを特徴とする第8項に記載の半導体電
流源回路の製作方法。 (11) 前記トレンチを異方性エツチングにより形
成する工程はこれを反応性イAンエッヂング工程とした
ことを特徴とする第8項に記載の半導体電流源回路の製
作方法。 (12)第1の伝導型を有するシリコン基板と、該基板
の表面に配した第2の伝導型をイ1する第1の埋込み領
域と、 側壁J3よび底面部分をイjしかつ111j記第1の埋
込み領域に隣接すべく配置して、該側壁のひとつが前記
第1の埋込み領域に隣接して位置するとと6に前記底面
部分が前記第1の埋込み領域の下方において所定の間隔
をへだてた位置にあるようにしたトレンチを前記37t
&中に画定し、このトレンチの底面ど接触す゛るLう
に前記シリコン基板中に配した第2の伝導型の第2の埋
込み領域と、 前記トレンチの側壁上において前記第1の埋込み領域と
第2の埋込み領域との間に形成したゲート酸化物層と、 このゲート酸化物層に隣接すべく前記1ヘレンチ内に配
し、かつ前記第2の埋込み領域と電気的に結合づ−るよ
うに境界を接−4るどともに、前記見板上に延在して電
?M源回路の第1の端fを形成4る導電層ど、 11ら開用1の埋込み領域と第2の1.I−p込み領域
どの間において前記トレンチの側壁に隣接(Jるように
画定したヂ\7ンネル領域と、 前記第1の叩込み領域の−うら特定領域に11兵成(−
7て前記電流源回路の第2の端子を形成する金属−1ン
タク1一部とを0づ゛るり1′−導体111流源回路4
、(13) ’1iii記i〜レンチを前記第1の埋
込み領域にχ・]して相対的に配置し、法用1の叩込み
領域が前記]−レンチの周囲金体に配置されるようにし
たことへ特徴どする第12)fJに記載の半導体重PQ
源回路。 (14)前記トレンチ内部に形成した前記導電層が該ト
レンチを完全に充填して該トレンチ内に空所がr=在し
ないようにしたことを特徴と16第12)負に記載の半
導体電流源回路。 4 図面の簡!Jiへ説明 第1a図および第1b図は従来の電流源回路の例を示す
概略図、第1C図はこれら従来の電流源回路(どくに第
1a図)の平面構造を示すii1面図、第2図ないし第
7図は本発明による半導体デバイスの製作り法を工程順
に示すもので、第2図はシリ:】ンIJ仮を製作するた
めの初期の工程において、Tニー1−領域を画定しかつ
N++¥!領域を形成した状態を示す断面図、第3図は
シリコン基板中にトレンチを画定し、その底部にN+型
叩込み領域を形成した状態のシリコン基板を示す断面図
、第4図はl−レンチ内部にゲート酸化物層およびポリ
シリ〕〕/層を形成したシリコン基板を示す断面図、第
5図(ま上記・iCリシリ1ンHg3よび酸化物層を1
ツナ除去し、[−1ノンチ底而しこN+)や領域を露出
させたシリ−」ン基根を示−!J断面図、第6図は上記
トレンチにポリシリコンをデボジン1−シたシリア」ン
早板を承り断面図、第一7図はドレーン(またはソース
)領域に=1ンタクl一部を形成するf[!後のメタン
・イゼーシ:うン工程により形成したグー1−・ソース
間(またt、Lグー・I−・ドレイン間)のコンタクト
・部をイ〕するシリ]j〕llt板を示3j断面図、第
E3図(11本発明による電流源回路の平面構造を示−
リi7’7面図ξ゛ある、1 28・・・シリコン基板 32・・・N(十埋込、b領域 36・・・]・レシン1 −8・・・N十埋込み領域 40・・・グーl−酸化物層 42・・・N+型ドープポリシリコン腎46・・・・j
(99912層 56・・・コ〕・・タクト孔 58・・・金属コンタクト部
要素自体としては2端子のみを必要とするbのであるに
もかかわらず、不純物導入ドレインないしはソース領域
にゲートを接続するのに必要な面積に加えて、3端了ト
ランジスタの場合と等しい面積が必要どする。こうした
電流源回路の従来の製作方法においては、埋込みソース
領tgおよびドレイン領域を、ゲートにより被覆された
チャンネル1mの両方の側にそれぞれ設け、さらにポリ
シリコン層を被覆してゲー]−からソースまたはトレイ
ンに延在させる。このようにして構成された電流源回路
は、単に3端子デバイスを変形したものにすぎないもの
となって、なんらシリコンの総面積を節約することには
ならない。 [発明の目的] かくて本発明の目的は、現状における電流源回路の一平
面構造の設計技術における欠点に鑑み、シリコンの所要
総面積を最小限とするように電流源回路を構成すること
にある。 [問題点を解決しようとするための手段1本発明は、半
導体装置電流源回路の製造方法を開示する。 すなわち本発明は、半導体電流源回路を製作するにあた
って、まず第1の伝導型を有するシリコン基板に第2の
伝導型の不純物をドーピングすることにより、第1の埋
込み領域を形成する。つぎにこの第1の埋込み領域の下
に、前記シリコン基板に異方性エツチングを施すことに
より、所定深さのトレンチを形成する。ついでこのトレ
ンチの側壁上にゲートとしての酸化物層を形成し、該ト
レンチ内部に前記第2の伝導型の不純物をイオン注入す
ることによって、このトレンチの底部に第2の埋込み領
域を画定する。さらに、ポリシリコン層を基板上にコン
フォーマルに被着して、前記トレンチの側壁および底面
を覆うように該トレンチに充填する。つぎにこのポリシ
リコン留をパターン化しエッチすることにより、電流源
回路の第1の端子を画定する。ついで金属の]ンタク1
へ部を前記第1の埋込み領域に対して形成し、これによ
り前記電流源回路の第2の端子を形成する。かくて前記
第1の埋込み領域と第2の埋込み領域との間のシリコン
基板中に、トレンチの側壁に隣接するチャンネル領域が
画定されることとなる。 [実施例] つぎに添付の図面にもとづいて、本発明の一実施例を説
明する。 まず第1a図に゛市流源回路1oを示す。この電流源回
路10はドレーン、ゲート、およびソースを右するデプ
レッション型トランジスタを有し、そのグ〜トーはソー
スに接続されて2端子回路要素を形成している。他方、
第1b図にゲートをドレーンに接続したエンハンスメン
ト型トランジスタにより形成した電流源回路11を示す
。さらに第1C図は従来の電流源回路の平面構造を示す
もので、第1a図の電流源回路10に対応するものであ
る。この平面構造において、N十÷型埋込みfi域12
をパターン化しイオン打込みを行なうことによつ−Cソ
ースを画定し、またN+十梨型領域14パターン化しイ
オン打込みを行なうことによってドレーンを画定しであ
る。これらN+十梨型埋込領域12.14は、−F方に
配した多結晶シリコン(ポリシリコン)により形成した
ゲート18によって互いに分離されたN中型ソース/ド
レーン領域17.19とそれぞれ接続されている。なお
このゲ−l−18の下方には、チャンネル領域が形成さ
れる。上記ソース(N+十梨型埋込)領[12にはコン
タクト部20を接触させ、このコンタクト部20をポリ
シリコン配線層22を介してゲート18に接続すること
により、ゲート・ソース間(あるいはゲート・ドレーン
間)の接続構造を形成する。 さらに上記ドレーン(N+)領域14にはコンタクト部
24を接触させ、金属配線層26と相互接続する。この
ような回路構成において、最小線幅(フィーチャー)を
1ミクロンとし、アラインメント誤差許容量を4分の1
ミクロンとするプロセスを行なうためには、第1b図の
構成はその一辺を6.5ミクロンとし、他の辺を4.5
ミクロンとする構成となる。 第2図は本発明によるトレンチ槙造型電流源回路の製作
方法の初期の工程を示す断面図である。 ただし下記の実施例においては、N型MO3の製作方法
を例にとって説明することとする。すなわち、本発明に
おいては従来のMOSFETの製作方法におけると同様
に、まずある伝導型の半導体材料からなる薄いウェハ、
たとえば符号28で示す半導体析板を酸化物および窒化
物の積層によって第一−回目のマスキングを行なう。つ
いでこの窒化物をパターン化して除去することにより、
フィールド酸化物を形成するための領域のみを露出させ
る。つづいて前記基板28を約900℃の周囲温度で水
蒸気中にて酸化させる。かくて当該製作プロセスにおり
る酸化物の成長および拡散工程を経ることにより、シリ
コンのフィールド酸化物と称されている表面絶縁層30
が形成されて、これにより充分な厚さの絶縁層が得られ
、後の工程に43いて薄いメタライゼーション層が形成
された際に、各種デバイスが正常な動作を行なう際に生
成される電界がいずれも充分小さな値となり、絶縁層を
意図的に薄くしたところ以外では、半導体素子の一部の
動作に悪影響が及ぶことはない。 こうしたフィールド酸化物となる前記表面絶縁層30を
形成した後、N+÷型埋込み領域32をモート領域の内
に形成する。このN÷十型埋込み領域32は、ひ素の注
入を行なった後にアニール処理を施すことにより形成覆
る。この場合、注入するひ素のドーズ量はこれを5E1
5/CII+2のレベルとして、ドープ領域の厚みが約
0.5ミクロンとなるようにする。 上記N+十梨型埋込領域32の形成後、第3図に示すよ
うに基板28上に酸化物wJ34を被着する。 しかる模この基板28の表面をパターン化し、異方性エ
ツチング処理によりこの酸化物層34および上記N+十
梨型埋込領域32にトレンチ36を形成する。このエツ
チング処理は本質的には塩化水素による反応性イオンエ
ツチング法(RIE)を用いるものである。上記トレン
チ36はこれを例えば深さ約2ミクロン、幅約1ミクロ
ンとして形成し、該トレンチ36の底面が前記N+十梨
型埋込領域32より下方に位置するようにする。つづい
てドーズmを約5E14/ia2としてひ素を前記トレ
ンチ36の底部に注入することにより、N++埋込み領
域38を形成する。なお、シリコン基板28のうちトレ
ンチ36の側壁に隣接しかつN+十梨型埋込領域32と
トレンチ36底面との間に介在する個所は、当該電流源
回路のチャンネル領域となるものであるが、これについ
ては後述する。 ついで上記トレンチ36の内面にダミーゲート酸化物層
を成長させた後、ウェットエッチによりこのダミーゲー
ト酸化物層を除去する。これは1〜レンチ360表面を
修正するためのものである。 つぎに上記トレンチ36の露出したシリコン表面にゲー
ト酸化物層40を成長させる。このゲート酸化物層40
の形成は、温度約900℃で約60分間、酸素雰囲気に
当該ウェハをさらすことにより行なう。この結果、上記
露出したシリコン表面は厚みが約300人の二酸化シリ
コン層(Si02)となる。 上記ゲート酸化物層40の形成後、第4図に示すように
、N+型ドープポリシリコン層42を厚みが約1000
人となるように被着形成する。このN+型ドープポリシ
リコン層42はこれをコンフォーマルな層、すなわち下
層の起伏構造(トポグラフィ)に従う層とするとともに
、不純物導入物質としてアルシンガスあるいはホスフィ
ン(PH3)ガスを用いた同時(in 5itu )ド
ーピング法によって蒸着する。このN+型ドープポリシ
リコン層42を形成すろL1的は、後続する各処理工程
において前記グーl−酸化物層40が劣化り−ることの
ないようにすることにある。なおこのゲート酸化物層4
0を形成したことの結果どして、前記N中型埋込み領域
38が基板28中にざらに深く拡散するとともに、横方
向外方にも拡がることとなる。 前記ゲート酸化物層40およびN十望ドープポリシリコ
ン層42の形成後、方向性をしったエツチング処理法と
して異方性プラズマ」9ツヂ処理をウェハに施す。この
エッチ処理により、第5図に示すように、N中型ドープ
ポリシリコン層42のうち、前記酸化物層34の上をお
おう部分、および前記N中型埋込み領域38の上をおお
う部分がエッチ除去される。なおこのプラズマエツチン
グ処理には、H(、!−HBrによるプラズマエッチ法
を用いることとする。 かくてN中型埋込み領域38の表面を露出しIこ後、前
記同様のインサイチュ−ドーピング法によリドーブした
ポリシリコン層46を、LPCVD法(低圧化学蒸着法
)により厚み約0.5ミクロンに蒸着する(第6図)。 この蒸着層もコンフォーマルな層として、前記トレンチ
36の側壁上のN生型ドープポリシリコン層42を被覆
するとともに、トレンチ36全体を該層46により充填
するようにする。このポリシリコン層46は前記N中型
埋込み領域38と直接接触して該領域38とのコンタク
ト部を形成するとともに、前記N+型ドープポリシリコ
ン層42とあいまってゲートを形成する。かくて上記構
成によりゲートおよびソース(またはドレーン)が互い
に接続された状態となる。 上記ポリシリコン層46の厚みは、該層により前記トレ
ンチ36に完全に充填されるような値とする必要はない
が、ポリシリコン層46がN÷型ドープポリシリコン層
42から外方に延びて「しわ」部48を形成する部分で
はギャップが現れることのないように、上記厚みはl−
レンチ36を完全に充填するような値とすることが望ま
しい。すなわち、この「しわ」部48はこれを閉じた状
態とするのがよく、このよう13【状態とならない場合
には、後工程においてたとλ、ばレジストのスピンオン
等の処理法を用いたとぎに、基板表面を適切に清浄化す
ることができなくなるおそれがある。 第2図ないし第6図に示ずトランジスタは、そのチャン
ネル領域が前記N中型埋込み領域38とN÷十型埋込み
領域32との間のゲート酸化物層40に直接隣接するよ
うにして形成されている。、すなわち第6図かられかる
ように、このヂA7ンネルfr4mはトレンチ36の側
壁を一周するように形成されており、その結果、当該ト
ランジスタの艮ざに対する幅の比が増大して相対的に「
幅広の」デバイスが得られることとなる。従来はデバイ
スの寸法が減少づるのにともなってチャンネル領域が減
少し、その結果[狭い」トランジスタどなる。 このため、通常の場合はトランジスタの性能1何らかの
妥協が必要となる。これに反して本発明の製作方法によ
れば、ヂA7ンネル幅はトレンチ36の周長によ゛つて
決定されるしのであるため、デバイスの構造を比較的コ
ンバク1−とじて、なおかつ必要なチA7ンネル幅を維
持1−ることができるのである。 前記ポリシリコン位46の蒸着((、該ポリシリコン層
46をパターン化した後エッチすることにより、ポリシ
リコン配線層49を画定する。しかる後、LPCVD@
化物による第3のコンフォーマルな層を、厚みが約45
00人となるように1j板28上に蒸着する。ついでこ
のコンフォーマルな酸化物層に対して異方性エッチ処理
を施して、基板の平1uな表面部分から酸化物層を除去
する。 このエッチ処理により、ポリシリコン配線層49の露出
した端縁部の近傍に側壁酸化物部50が残される。この
側壁酸化物部50を設fJる目的は、次のシリサイド化
工程にそなえてポリシリコン配線層49の端部を封止し
ておくことにある。 上記側壁酸化物部50の形成後、真空装置中で化法デバ
イスの表面にヂタン庖厚み約900人にスパッタ形成す
る。ついでこのチタンをヘリウム、アルゴン等の不活性
ガス中または真空中に43いて30分間、約675℃で
反応させる。この反応によって当該ヂ々ン閾のj j5
これがシリコン3t、たiよポリシリコンと接触しくい
る部位のみにおいて、該シリコンまたはポリシリコンと
結合して、2Y1−化チタン医を形成づ−る。この結宋
約1500人の厚みの2珪化ブ一タン層となる。つぎに
基板を酸の溶液中でエッチ−することにより、■−記2
If化ブチタン影響を及ぼすことなくチタンを除去す
る。このためには例えば、チタンを用いた場合のエツチ
ング法としτ1304どH,,02の溶液を用いるウエ
トエツヂ法を用いるのが適当ぐある。この場合、チタン
はシリコンのみと反応するため、酸化物により被覆され
た寸べての領域からブタンが除去されることになる。つ
いで基板を約800℃の温度で30分間アニール処1!
l!り−ることにより安定化させるとともに、2珪化チ
タンの抵抗率を減少ざi!る。この2珪化チタン層は、
これが形成されたシリコン領域のすべてにわたってその
導電率を増大させるものであるとともに、自己整合法を
可能とするものである。以上のようにして、第7図に示
すようにポリシリコン配線層4つの上部にシリサイド層
52が形成されることとなる。なお上述したような2珪
化チタンの形成方法については、本出願人を譲受人とす
る米国特許出願用492.069号にその記載がある。 上記チタンシリサイド層52の形成後、基板を酸化物層
54で被覆した後、前記N+十型埋込み領域32に対す
るコンタクト孔56を該層54に形成する。つづいて従
来の方法を用いて、アルミニウム等による金属の]ンタ
ク1一部58をこのコンタクト孔vA域56に形成Jる
。 つぎに第8図に本発明による電流源回路の平面IA造を
示−す。本図においては前記ドレーンどしてのN+十型
埋込み領ll1132が金属コンタク1一部58および
ゲート/ソース領域38に連るポリシリコン配線層49
の外側にまで延在りるように示しであるが、本実施例で
(。1必ずしもその程度にまでこのN+十生型滅を延在
さIJる必L!はない、、弁は、このN+十生型戚32
が1〜レンチ36を一周して]ンタクl〜部5Gと接触
(るj;Jに、t’c′Iiびて−さえいれば足りる。 かくて前記N÷十型埋込み領1432は、その周縁部が
前記金属−ンタクト部58I3よびポリシリコン配線層
49の周縁部と垂直方向に整合することに4Tる。この
ような平面構成としたことにより、例えば前述した第1
c図図示の構成に」、る電流源回路トランジスタを形成
するにあたっC1その領域の一辺を4.25ミク1−]
ンとし、他の辺を2.25ミクロンとすることが可能と
4【る。したがって、前述のように線幅を1ミクロンと
しI、=場合には、従来のデバイスに比べて−・方の辺
については2.25ミクロン、他の辺についてLt、2
.0ミク1]ンだけぞれぞれ減少することとなり、これ
は′tJなわら集積瓜が約3倍向上りるということにほ
かならない。 以上述べたように、本発明は[ヘレンヂ溝造にIBく電
流源回路を促供するしのであり、N ++望トドレーン
領域これを山道するようにi−しノンチを形成するとと
もに、ソース領域をこの1・しン゛fの底部の側壁周辺
に形成し、しかる後1−レンブー内部(Jメタライぜ−
ション層を形成しくグー1− IIl或J3よひN(+
へり埋込み領域との接触部を形成する。かくで垂直方向
に形成されたグー1〜領域によってヂ)7ンネル領域し
同じく垂ll′lIJ向に形成されることになり、チャ
ンネル領域によってシリ」ンE41の面積を徒らに占4
11′ることがなくなる。 [発明の効果1 にとlぽ、電流源としてのMOSFETを製作りるにめ
たって、NI+型ドレーン(またはソース頭載32内に
トレンチ36を形成する。さらにグー1−酸化物層40
をこのトレンチ36の側壁に配置づるとともに、トレン
チ36の底部に導電領域38を形成する。ついでポリシ
リコン配′6層49を1−1ノン136内部に形成する
ことにより、ドレーン(まlこはソース)のコンタクト
部58を形成づる。このように、本発明によれば、重直
なグーl−構造により垂直なチャンネル領域をトレンチ
36の側面のすべてにわたって形成し、より小さなシリ
コン面積内により幅広のデバイスを製作することか可能
どなるという効果が得られることとなる。 以上の説明に関連しくさらに以ド17j) Inを開示
する。 (1) 第1の伝S型のシリ」ン1.を板をととのえ
、このシリ−1ン基板に第2の仏心1°1の第1の埋込
み領域を形成し、 11を記シリー]ンM板の前記第1の埋込4i^i¥1
4域に隣接して、側壁と前記第1の埋込み領域の1・方
に〒ゝ るまで前記基板中に延(■する底部とを右づ゛
るトレンチを形成し、 このトレンチの側壁上に絶縁層を形成し、前記)−レン
チの底部の前記シリ−]ンV板内に第2の伝導型の第2
の埋込み領域を形成1ノ、前記トレンチ底部の上方でか
つ前記絶縁層の上方に、該トレンチの側壁を・被覆()
で前記第2の埋込み領域と電気的[結合重?)グー l
−領域を形成するi#電電層影形成、 かくて前記1−レンツ−の近傍お↓び前記第1および第
2の埋込み領域間のシリコン基板の領域によりチャンネ
ル領域を形成し、 前記導′心層に第1の相互配線部を形成するととしにゆ
、liO記第1の埋込み領域に第2の相互配線部を形成
し、これら第1および第2の相互配線部を外部回路と接
続可能とするようにした半導体デバーイスの製作方法。 (2)+iFj記第1の埋込み領域および第2の埋込み
領域はこれをシリコン基板中に前記第2の伝導型の不純
物をイオン注入することにより形成したことを特徴とす
る第1項に記載の半導体デバイスの製作方法。 (3) 前記トレンチはこれを前記第1の埋込み領域
の境界部に形成し、該トレンチを前記第1の埋込み領域
が取り囲むようにしたことを特徴とする第1項に記載の
半導体デバイスの製作方法。 (4) 前記i・レンチを形成1゛るにあたっ−(、
反応性イオンエツチング法を用いて1)b記シリコン基
板に対して責り性エッチlI8埋を施ずようにしたこと
を特徴こする第1項に記載の半導体デバイスの製作方法
。 (5) 前記絶縁層を形成する工程は、l’lら記ト
レンチの側壁の露出したシリコン表面上に酸化物層を成
長させ、かつ訊トレンチの底面−しの酸化vA層に対し
て異方性丁ツf ’5%埋を施ツ工程としたことを特徴
とする第1項に記載の半導体デバイスの製作方法。 (6) 前記導電層を形成する工程は、ポリシリコン
に1ν1記第2の伝′4型の不純物ド〜ブ()つつ践ポ
リシリコンを基板上に被着ケることにより該基板および
前記]・レンチ−をコンフォーマルに被覆し、該ポリシ
リコン關を前記第2の埋込み領I11!および前記絶縁
層に接触させるとともに、該絶縁層を被覆するようにし
たことを特徴とする第1項に記載の半導体デバイスの製
作方法。 (7) 前記トレンチを前記ポリシリコン層により完
全に充填して、該層中に空所が残らないようにしたこと
を特徴とプる第6項に記載の半導体デバイスの製造方法
。 (8) 半導体電流源回路を製作方法するにあたって
、 第1の伝4IXl!のシリコン基板中にモート領域を画
定し、 第2の伝導型の不純物を前記[−川・領域にイオン注入
することにより第1の埋込みγ1域を画定し、前記基板
上に保護用の酸化物層を波谷し、側壁と前記第1の埋込
み領域より所定距離だけ下方に底面とを有するトレンチ
を異方性−Lツチングにより前記第1の埋込み領域に形
成し、前記第2の伝導型の不純物を前記i−レンチの底
部にイオン注入することにより第2の埋込み領域を画定
して、前記第1の埋込み領域と第2の埋込み領域との間
において前記トレンチの側壁に隣接するシリコン基板の
一部をチャンネル領域とし、前記トレンチの底部におい
C前記トレンチの側壁Eで露出するシリコン基板部分を
醇化して所定の厚みのゲート酸化物層を形成し、 前記グー1へ酸化物層のうり前記トレンチの底面部分を
覆う部分を除去し、 基板上にポリシリコンのコンフォーマルな層を被着して
前記トレンチ内のゲート酸化物および前記第2の埋込み
領域を被覆するとともに、該コンフォーマルな層が第2
の埋込み領域と接触するようにし、 前記ポリシリコン層イーパターン化しLツブダハ即する
ことにより前記ポリシリ1ンが前記1・1ノン−L内の
グー1〜酸化物層および第2の埋込み領域の1一方に残
留し、かつ単板の−に方に延在するJ、うにすることに
にり電流源回路の第1の端子を画定し、1ν]記第1の
埋込み領域に金属の−】ンタク1〜部を形成することに
より前記電流源回路の第2の端子を画定するようにし/
j半導体゛1ii流源回路の製作fi法。 (9) 前記トレンチの底面り方の酸化物の一部を除
去する工程は、 該1ヘレンチ内部の基板部分にポリシリコンの]1ン゛
フオーマルな層を被着し、(−の場合、該ポリシリコン
層の)りみが]−レンヂの底部の幅と比較して相対的に
薄くなるようにし、 この薄いポリシリコン層に異I)性上ツチングを施し、
前記グー1〜酸化物を′m而しているト1ノンチ側壁上
のポリシリコン層の一部には影響を及ぼり−ことのない
ようにして該トレンチの底面部分を露出させるとともに
、前記薄いポリシリコン層により前記ゲート酸化物層を
保護するようにしたことを特徴とする第8項に記載の半
導体電流源回路の製作方法。 (10)前記ポリシリコンの]ンフォーマルな岡の厚み
を前記トレンチの幅の2分の1以上とすることにより、
該l・レンチ内に空所が残らないように完全に充填され
るようにしたことを特徴とする第8項に記載の半導体電
流源回路の製作方法。 (11) 前記トレンチを異方性エツチングにより形
成する工程はこれを反応性イAンエッヂング工程とした
ことを特徴とする第8項に記載の半導体電流源回路の製
作方法。 (12)第1の伝導型を有するシリコン基板と、該基板
の表面に配した第2の伝導型をイ1する第1の埋込み領
域と、 側壁J3よび底面部分をイjしかつ111j記第1の埋
込み領域に隣接すべく配置して、該側壁のひとつが前記
第1の埋込み領域に隣接して位置するとと6に前記底面
部分が前記第1の埋込み領域の下方において所定の間隔
をへだてた位置にあるようにしたトレンチを前記37t
&中に画定し、このトレンチの底面ど接触す゛るLう
に前記シリコン基板中に配した第2の伝導型の第2の埋
込み領域と、 前記トレンチの側壁上において前記第1の埋込み領域と
第2の埋込み領域との間に形成したゲート酸化物層と、 このゲート酸化物層に隣接すべく前記1ヘレンチ内に配
し、かつ前記第2の埋込み領域と電気的に結合づ−るよ
うに境界を接−4るどともに、前記見板上に延在して電
?M源回路の第1の端fを形成4る導電層ど、 11ら開用1の埋込み領域と第2の1.I−p込み領域
どの間において前記トレンチの側壁に隣接(Jるように
画定したヂ\7ンネル領域と、 前記第1の叩込み領域の−うら特定領域に11兵成(−
7て前記電流源回路の第2の端子を形成する金属−1ン
タク1一部とを0づ゛るり1′−導体111流源回路4
、(13) ’1iii記i〜レンチを前記第1の埋
込み領域にχ・]して相対的に配置し、法用1の叩込み
領域が前記]−レンチの周囲金体に配置されるようにし
たことへ特徴どする第12)fJに記載の半導体重PQ
源回路。 (14)前記トレンチ内部に形成した前記導電層が該ト
レンチを完全に充填して該トレンチ内に空所がr=在し
ないようにしたことを特徴と16第12)負に記載の半
導体電流源回路。 4 図面の簡!Jiへ説明 第1a図および第1b図は従来の電流源回路の例を示す
概略図、第1C図はこれら従来の電流源回路(どくに第
1a図)の平面構造を示すii1面図、第2図ないし第
7図は本発明による半導体デバイスの製作り法を工程順
に示すもので、第2図はシリ:】ンIJ仮を製作するた
めの初期の工程において、Tニー1−領域を画定しかつ
N++¥!領域を形成した状態を示す断面図、第3図は
シリコン基板中にトレンチを画定し、その底部にN+型
叩込み領域を形成した状態のシリコン基板を示す断面図
、第4図はl−レンチ内部にゲート酸化物層およびポリ
シリ〕〕/層を形成したシリコン基板を示す断面図、第
5図(ま上記・iCリシリ1ンHg3よび酸化物層を1
ツナ除去し、[−1ノンチ底而しこN+)や領域を露出
させたシリ−」ン基根を示−!J断面図、第6図は上記
トレンチにポリシリコンをデボジン1−シたシリア」ン
早板を承り断面図、第一7図はドレーン(またはソース
)領域に=1ンタクl一部を形成するf[!後のメタン
・イゼーシ:うン工程により形成したグー1−・ソース
間(またt、Lグー・I−・ドレイン間)のコンタクト
・部をイ〕するシリ]j〕llt板を示3j断面図、第
E3図(11本発明による電流源回路の平面構造を示−
リi7’7面図ξ゛ある、1 28・・・シリコン基板 32・・・N(十埋込、b領域 36・・・]・レシン1 −8・・・N十埋込み領域 40・・・グーl−酸化物層 42・・・N+型ドープポリシリコン腎46・・・・j
(99912層 56・・・コ〕・・タクト孔 58・・・金属コンタクト部
Claims (2)
- (1)第1の伝導型のシリコン基板をととのえ、このシ
リコン基板に第2の伝導型の第1の埋込み領域を形成し
、 前記シリコン基板の前記第1の埋込み領域に隣接し、側
壁と底部とを有し、底部は前記基板中に延在して前記第
1の埋込み領域より下方に至るトレンチを形成し、 このトレンチの側壁上に絶縁層を形成し、 トレンチの底部のシリコン基板内に第2の伝導型の第2
の埋込み領域を形成し、 トレンチ底部の上および前記トレンチの側壁を被覆して
いる前記絶縁層の上に導電層を形成し、第2の埋込み領
域と導電的に接続されたゲート領域を側壁上に形成し、 かくてトレンチに隣接し第1および第2の埋込み領域の
間にあるシリコン基板の領域によりチャンネル領域を形
成し、 前記導電層に対して第1の相互配線部を形成し、前記第
1の埋込み領域に第2の相互配線部を形成し、これら第
1および第2の相互配線部を外部回路と接続可能とする
ようにした半導体デバイスの製作方法。 - (2)第1の伝導型を有するシリコン基板と、該基板の
表面に配した第2の伝導型を有する第1の埋込み領域と
、 側壁および底面部分を有し、前記第1の埋込み領域に隣
接し、側壁のひとつが前記第1の埋込み領域に隣接して
位置し、底面部分が前記第1の埋込み領域の下方に所定
の間隔をへだてた位置にあるように基板中に画定したト
レンチと、このトレンチの底面と接触するように前記シ
リコン基板中に配した第2の伝導型の第2の埋込み領域
と、前記トレンチの側壁上において前記第1の埋込み領
域と第2の埋込み領域との間に形成したゲート酸化物層
と、 このゲート酸化物層に隣接して前記トレンチ内に配され
、第2の埋込み領域と導電的に結合され、基板上に延在
して電流源回路の第1の端子を形成する導電層と、 前記第1の埋込み領域と第2の埋込み領域との間におい
て前記トレンチの側壁に隣接するようにシリコン基板内
に画定したチャンネル領域と、前記第1の埋込み領域の
うち特定の領域に形成して前記電流源回路の第2の端子
を形成する金属コンタクト部とを有する半導体電流源回
路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/779,748 US4689871A (en) | 1985-09-24 | 1985-09-24 | Method of forming vertically integrated current source |
US779748 | 1985-09-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6273772A true JPS6273772A (ja) | 1987-04-04 |
JPH07120795B2 JPH07120795B2 (ja) | 1995-12-20 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5017504A (en) * | 1986-12-01 | 1991-05-21 | Mitsubishi Denki Kabushiki Kaisha | Vertical type MOS transistor and method of formation thereof |
US5082795A (en) * | 1986-12-05 | 1992-01-21 | General Electric Company | Method of fabricating a field effect semiconductor device having a self-aligned structure |
DE3752259T2 (de) * | 1986-12-19 | 1999-10-14 | Applied Materials | Bromine-Ätzverfahren für Silizium |
US4890144A (en) * | 1987-09-14 | 1989-12-26 | Motorola, Inc. | Integrated circuit trench cell |
US4987090A (en) * | 1987-07-02 | 1991-01-22 | Integrated Device Technology, Inc. | Static ram cell with trench pull-down transistors and buried-layer ground plate |
US4845051A (en) * | 1987-10-29 | 1989-07-04 | Siliconix Incorporated | Buried gate JFET |
US5077228A (en) * | 1989-12-01 | 1991-12-31 | Texas Instruments Incorporated | Process for simultaneous formation of trench contact and vertical transistor gate and structure |
US5293061A (en) * | 1990-04-09 | 1994-03-08 | Seiko Instruments Inc. | Semiconductor device having an isolation layer region on the side wall of a groove |
US5250450A (en) * | 1991-04-08 | 1993-10-05 | Micron Technology, Inc. | Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance |
KR940006679B1 (ko) * | 1991-09-26 | 1994-07-25 | 현대전자산업 주식회사 | 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 |
US5528062A (en) * | 1992-06-17 | 1996-06-18 | International Business Machines Corporation | High-density DRAM structure on soi |
US5283453A (en) * | 1992-10-02 | 1994-02-01 | International Business Machines Corporation | Trench sidewall structure |
KR0137975B1 (ko) * | 1994-01-19 | 1998-06-15 | 김주용 | 반도체 장치 및 그 제조방법 |
US5479048A (en) * | 1994-02-04 | 1995-12-26 | Analog Devices, Inc. | Integrated circuit chip supported by a handle wafer and provided with means to maintain the handle wafer potential at a desired level |
US5362665A (en) * | 1994-02-14 | 1994-11-08 | Industrial Technology Research Institute | Method of making vertical DRAM cross point memory cell |
US6917083B1 (en) * | 1995-07-27 | 2005-07-12 | Micron Technology, Inc. | Local ground and VCC connection in an SRAM cell |
US5846862A (en) * | 1997-05-20 | 1998-12-08 | Advanced Micro Devices | Semiconductor device having a vertical active region and method of manufacture thereof |
US6316807B1 (en) * | 1997-12-05 | 2001-11-13 | Naoto Fujishima | Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same |
US6191446B1 (en) * | 1998-03-04 | 2001-02-20 | Advanced Micro Devices, Inc. | Formation and control of a vertically oriented transistor channel length |
US6013927A (en) * | 1998-03-31 | 2000-01-11 | Vlsi Technology, Inc. | Semiconductor structures for suppressing gate oxide plasma charging damage and methods for making the same |
US6333230B1 (en) * | 2000-05-15 | 2001-12-25 | International Business Machines Corporation | Scalable high-voltage devices |
US6633063B2 (en) * | 2001-05-04 | 2003-10-14 | Semiconductor Components Industries Llc | Low voltage transient voltage suppressor and method of making |
US6569738B2 (en) * | 2001-07-03 | 2003-05-27 | Siliconix, Inc. | Process for manufacturing trench gated MOSFET having drain/drift region |
DE10240893A1 (de) * | 2002-09-04 | 2004-03-18 | Infineon Technologies Ag | Verfahren zur Herstellung von SONOS-Speicherzellen, SONOS-Speicherzelle und Speicherzellenfeld |
JP3927111B2 (ja) * | 2002-10-31 | 2007-06-06 | 株式会社東芝 | 電力用半導体装置 |
US6747306B1 (en) | 2003-02-04 | 2004-06-08 | International Business Machines Corporation | Vertical gate conductor with buried contact layer for increased contact landing area |
TWI231960B (en) * | 2004-05-31 | 2005-05-01 | Mosel Vitelic Inc | Method of forming films in the trench |
US7982284B2 (en) * | 2006-06-28 | 2011-07-19 | Infineon Technologies Ag | Semiconductor component including an isolation structure and a contact to the substrate |
US8796760B2 (en) * | 2012-03-14 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transistor and method of manufacturing the same |
US10141426B2 (en) * | 2016-02-08 | 2018-11-27 | International Business Macahines Corporation | Vertical transistor device |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5575267A (en) * | 1978-11-27 | 1980-06-06 | Xerox Corp | Method of fabricating unstring gate vmosfet |
JPS6094778A (ja) * | 1983-10-28 | 1985-05-27 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3920482A (en) * | 1974-03-13 | 1975-11-18 | Signetics Corp | Method for forming a semiconductor structure having islands isolated by adjacent moats |
US4116720A (en) * | 1977-12-27 | 1978-09-26 | Burroughs Corporation | Method of making a V-MOS field effect transistor for a dynamic memory cell having improved capacitance |
FR2480501A1 (fr) * | 1980-04-14 | 1981-10-16 | Thomson Csf | Dispositif semi-conducteur a grille profonde accessible par la surface et procede de fabrication |
US4353086A (en) * | 1980-05-07 | 1982-10-05 | Bell Telephone Laboratories, Incorporated | Silicon integrated circuits |
US4476622A (en) * | 1981-12-24 | 1984-10-16 | Gte Laboratories Inc. | Recessed gate static induction transistor fabrication |
DE3242113A1 (de) * | 1982-11-13 | 1984-05-24 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper |
-
1985
- 1985-09-24 US US06/779,748 patent/US4689871A/en not_active Expired - Fee Related
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1986
- 1986-09-22 JP JP61222278A patent/JPH07120795B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5575267A (en) * | 1978-11-27 | 1980-06-06 | Xerox Corp | Method of fabricating unstring gate vmosfet |
JPS6094778A (ja) * | 1983-10-28 | 1985-05-27 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタおよびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH07120795B2 (ja) | 1995-12-20 |
US4689871A (en) | 1987-09-01 |
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