JPH11340341A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH11340341A JPH11340341A JP10144312A JP14431298A JPH11340341A JP H11340341 A JPH11340341 A JP H11340341A JP 10144312 A JP10144312 A JP 10144312A JP 14431298 A JP14431298 A JP 14431298A JP H11340341 A JPH11340341 A JP H11340341A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B20/00—Read-only memory [ROM] devices
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- H10B20/38—Doping programmed, e.g. mask ROM
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 埋込デジット線の層抵抗の維持、セルのチャ
ネル長のＬマージン確保を同時に実現しつつセルの縮小
を図ることが困難。 【解決手段】 半導体基板１表面の活性領域上にゲート
絶縁膜２を介して設けられた半導体層３と導電層１１か
らなるゲート電極１２と、ゲート電極１２に自己整合的
に半導体基板１内まで貫通する様に設けられた溝７と、
溝７内に形成された半導体基板と逆導電型の拡散層８か
ら成る埋め込みデジット線と、溝の表面およびゲート電
極を構成する半導体層側面の少なくとも一部を覆う第１
の絶縁膜９と、溝に埋め込まれたリフロー性の高い第２
の絶縁膜１０と、半導体基板表面を溝に対して直交し、
活性領域上ではゲート電極となり、溝上では配線層とな
るワード線と、を有する。
ネル長のＬマージン確保を同時に実現しつつセルの縮小
を図ることが困難。 【解決手段】 半導体基板１表面の活性領域上にゲート
絶縁膜２を介して設けられた半導体層３と導電層１１か
らなるゲート電極１２と、ゲート電極１２に自己整合的
に半導体基板１内まで貫通する様に設けられた溝７と、
溝７内に形成された半導体基板と逆導電型の拡散層８か
ら成る埋め込みデジット線と、溝の表面およびゲート電
極を構成する半導体層側面の少なくとも一部を覆う第１
の絶縁膜９と、溝に埋め込まれたリフロー性の高い第２
の絶縁膜１０と、半導体基板表面を溝に対して直交し、
活性領域上ではゲート電極となり、溝上では配線層とな
るワード線と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に係わり、特に埋め込みデジット線を有
する半導体記憶装置、例えば大容量ＮＯＲ型マスクＲＯ
Ｍの構造および製造方法に関する。
びその製造方法に係わり、特に埋め込みデジット線を有
する半導体記憶装置、例えば大容量ＮＯＲ型マスクＲＯ
Ｍの構造および製造方法に関する。
【０００２】
【従来の技術】従来の技術について、図３，図４を用い
て説明する。
て説明する。
【０００３】図３は、埋め込みデジット線を有するＮＯ
Ｒ型マスクＲＯＭの一般的なセルレイアウトの平面図で
ある。複数本の埋め込みデジット線８が活性領域６と交
互に並んでいる。そして、これに直交するように、複数
本のワード線１３が走っている。図３で点線で囲んでい
るところが単位セルに相当する。ここで、Ｌは、チャネ
ル長、Ｗはチャネル幅を示す。
Ｒ型マスクＲＯＭの一般的なセルレイアウトの平面図で
ある。複数本の埋め込みデジット線８が活性領域６と交
互に並んでいる。そして、これに直交するように、複数
本のワード線１３が走っている。図３で点線で囲んでい
るところが単位セルに相当する。ここで、Ｌは、チャネ
ル長、Ｗはチャネル幅を示す。
【０００４】次に従来の技術による埋め込みデジット線
を有するＮＯＲ型マスクＲＯＭの製造方法について図４
を用いて説明する。図４の断面図は、図３のＡ−Ａ’線
断面に相当する。
を有するＮＯＲ型マスクＲＯＭの製造方法について図４
を用いて説明する。図４の断面図は、図３のＡ−Ａ’線
断面に相当する。
【０００５】まず図４（ａ）に示す様に、Ｐ型シリコン
基板１上に酸化膜４を形成する。次にフォトレジスト膜
５の、将来、活性領域６を挟んで形成される埋め込みデ
ジット線８となる領域を開口する。さらに、図４（ｂ）
に示す様に、フォトレジスト膜５をマスクにＮ型不純
物、例えばヒ素を注入し、埋め込みデジット線８を形成
する。次にフォトレジスト膜５、酸化膜４を続けて除去
した後、図４（ｃ）に示す様に酸化を行いゲート酸化膜
２を形成する。さらに全面に多結晶シリコン膜３、タン
グステンシリサイド膜１１を形成する。
基板１上に酸化膜４を形成する。次にフォトレジスト膜
５の、将来、活性領域６を挟んで形成される埋め込みデ
ジット線８となる領域を開口する。さらに、図４（ｂ）
に示す様に、フォトレジスト膜５をマスクにＮ型不純
物、例えばヒ素を注入し、埋め込みデジット線８を形成
する。次にフォトレジスト膜５、酸化膜４を続けて除去
した後、図４（ｃ）に示す様に酸化を行いゲート酸化膜
２を形成する。さらに全面に多結晶シリコン膜３、タン
グステンシリサイド膜１１を形成する。
【０００６】その後、タングステンシリサイド膜１１及
び多結晶シリコン膜３を選択的に除去すると、図４
（ｄ）に示す様な活性領域６上ではタングステンシリサ
イド膜１１及び多結晶シリコン膜３からなるポリサイド
ゲート電極１２からなるワード線１３が形成される。
び多結晶シリコン膜３を選択的に除去すると、図４
（ｄ）に示す様な活性領域６上ではタングステンシリサ
イド膜１１及び多結晶シリコン膜３からなるポリサイド
ゲート電極１２からなるワード線１３が形成される。
【０００７】なお、ＮＯＲ型マスクＲＯＭとしては、例
えば特開平５−３３０３号公報に示すものもある。
えば特開平５−３３０３号公報に示すものもある。
【０００８】
【発明が解決しようとする課題】上記のＮＯＲ型マスク
ＲＯＭにおいて、高速動作マージン確保という回路的要
請から、埋め込みデジット線の層抵抗は、セルの縮小化
を行っても維持されることが望ましいが、セルトランジ
スタのチャネル長のＬマージン（Ｌmin）も同時に確保
せねばならない。それにはＮ型不純物のドーズを減らし
て、横方向拡散を抑制するのが望ましいのであるが、こ
れでは、埋め込みデジット線８の層抵抗が高くなってし
まう。このトーレードオフの関係のため、従来の技術で
は、埋め込みデジット線の層抵抗の維持と、セルのチャ
ネル長のＬマージン（Ｌmin）確保を同時に実現しなが
らセルの縮小を図ることが困難であった。
ＲＯＭにおいて、高速動作マージン確保という回路的要
請から、埋め込みデジット線の層抵抗は、セルの縮小化
を行っても維持されることが望ましいが、セルトランジ
スタのチャネル長のＬマージン（Ｌmin）も同時に確保
せねばならない。それにはＮ型不純物のドーズを減らし
て、横方向拡散を抑制するのが望ましいのであるが、こ
れでは、埋め込みデジット線８の層抵抗が高くなってし
まう。このトーレードオフの関係のため、従来の技術で
は、埋め込みデジット線の層抵抗の維持と、セルのチャ
ネル長のＬマージン（Ｌmin）確保を同時に実現しなが
らセルの縮小を図ることが困難であった。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板表面の活性領域上にゲート絶縁膜を介し
て設けられた半導体層と導電層からなるゲート電極と、
該ゲート電極に自己整合的に半導体基板内まで貫通する
様に設けられた溝と、該溝の表面に形成された前記半導
体基板と逆導電型の拡散層から成る埋め込みデジット線
と、前記溝の表面および前記ゲート電極を構成する半導
体層側面の少なくとも一部を覆う第１の絶縁膜と、前記
溝に埋め込まれたリフロー性の高い第２の絶縁膜と、前
記半導体基板表面を溝に対して直交し、前記活性領域上
では前記ゲート電極となり、前記溝上では配線層となる
ワード線と、を有するものである。
は、半導体基板表面の活性領域上にゲート絶縁膜を介し
て設けられた半導体層と導電層からなるゲート電極と、
該ゲート電極に自己整合的に半導体基板内まで貫通する
様に設けられた溝と、該溝の表面に形成された前記半導
体基板と逆導電型の拡散層から成る埋め込みデジット線
と、前記溝の表面および前記ゲート電極を構成する半導
体層側面の少なくとも一部を覆う第１の絶縁膜と、前記
溝に埋め込まれたリフロー性の高い第２の絶縁膜と、前
記半導体基板表面を溝に対して直交し、前記活性領域上
では前記ゲート電極となり、前記溝上では配線層となる
ワード線と、を有するものである。
【００１０】本発明の半導体記憶装置の製造方法は、半
導体基板表面にゲート絶縁膜を介して半導体層を形成す
る工程と、活性領域となる部分を挟む様に形成される埋
め込みデジット線領域に前記半導体基板内まで貫通する
様に溝を形成する工程と、前記半導体基板の少なくとも
前記溝表面に前記半導体基板と逆導電型の不純物を導入
する工程と、前記半導体基板に第１の絶縁膜を堆積する
工程と、リフロー性の高い第２の絶縁膜で前記第１の絶
縁膜が形成された溝を埋め込み、半導体基板表面を平坦
化する工程と、前記半導体層表面を基準として前記第１
及び第２の絶縁膜を除去し、前記溝内に前記第１及び第
２の絶縁膜を残存せしめる工程と、前記半導体基板に導
電層を形成する工程と、前記導電層及び前記半導体層の
一部を除去し、前記半導体基板表面を溝に対して直交
し、前記活性領域上では前記ゲート電極となり、前記溝
上では配線層となるワード線を形成する工程と、を有す
るものである。
導体基板表面にゲート絶縁膜を介して半導体層を形成す
る工程と、活性領域となる部分を挟む様に形成される埋
め込みデジット線領域に前記半導体基板内まで貫通する
様に溝を形成する工程と、前記半導体基板の少なくとも
前記溝表面に前記半導体基板と逆導電型の不純物を導入
する工程と、前記半導体基板に第１の絶縁膜を堆積する
工程と、リフロー性の高い第２の絶縁膜で前記第１の絶
縁膜が形成された溝を埋め込み、半導体基板表面を平坦
化する工程と、前記半導体層表面を基準として前記第１
及び第２の絶縁膜を除去し、前記溝内に前記第１及び第
２の絶縁膜を残存せしめる工程と、前記半導体基板に導
電層を形成する工程と、前記導電層及び前記半導体層の
一部を除去し、前記半導体基板表面を溝に対して直交
し、前記活性領域上では前記ゲート電極となり、前記溝
上では配線層となるワード線を形成する工程と、を有す
るものである。
【００１１】上記本発明により、セル縮小化の際、セル
埋め込みデジット線の層抵抗の少なくとも維持が可能と
なる。
埋め込みデジット線の層抵抗の少なくとも維持が可能と
なる。
【００１２】本発明において、溝形状をテーパー状とす
れば、セル縮小化の際、セルトランジスタのＬマージン
（Ｌmin）の確保、及びセル埋め込みデジット線の層抵
抗の少なくとも維持または、減少を同時に実現すること
ができる。
れば、セル縮小化の際、セルトランジスタのＬマージン
（Ｌmin）の確保、及びセル埋め込みデジット線の層抵
抗の少なくとも維持または、減少を同時に実現すること
ができる。
【００１３】本発明において、溝の形成方法は、半導体
層上にパターニングされたフォトレジスト膜をマスクに
用いても良いし、半導体層上に堆積された絶縁膜をパタ
ーニングし、それをマスクに形成しても良い。
層上にパターニングされたフォトレジスト膜をマスクに
用いても良いし、半導体層上に堆積された絶縁膜をパタ
ーニングし、それをマスクに形成しても良い。
【００１４】また、本発明において、半導体基板内溝部
表面およびゲート電極を構成する半導体層側面を少なく
とも一部を覆う絶縁膜は、溝に埋め込まれたリフロー性
の高い絶縁膜よりもエッチレートの小さい絶縁膜とする
ことが望ましい。
表面およびゲート電極を構成する半導体層側面を少なく
とも一部を覆う絶縁膜は、溝に埋め込まれたリフロー性
の高い絶縁膜よりもエッチレートの小さい絶縁膜とする
ことが望ましい。
【００１５】また、本発明において、溝内に半導体基板
と逆導電型の不純物を注入する工程が、斜め回転注入で
あることが望ましい。
と逆導電型の不純物を注入する工程が、斜め回転注入で
あることが望ましい。
【００１６】また、本発明において、溝の形成方法が、
半導体層上にパターニングされたフォトレジスト膜をマ
スクに用いて行われ、かつ半導体基板全面に半導体基板
と逆導電型の不純物を導入する工程において、それまで
半導体基板と逆導電型にドープされていなかった半導体
層もドープされるようにしてもよい。
半導体層上にパターニングされたフォトレジスト膜をマ
スクに用いて行われ、かつ半導体基板全面に半導体基板
と逆導電型の不純物を導入する工程において、それまで
半導体基板と逆導電型にドープされていなかった半導体
層もドープされるようにしてもよい。
【００１７】また、本発明において、前記半導体層とし
ては、例えば多結晶シリコン膜または、アモルファスシ
リコン膜が挙げられる。この半導体層の不純物は形成時
と同時に半導体基板と逆導電型にドープされている場合
もあるし、後工程でドープされる場合もあり得る。
ては、例えば多結晶シリコン膜または、アモルファスシ
リコン膜が挙げられる。この半導体層の不純物は形成時
と同時に半導体基板と逆導電型にドープされている場合
もあるし、後工程でドープされる場合もあり得る。
【００１８】また、本発明において、前記導電層は、タ
ングステンシリサイド膜等の高融点金属が挙げられる。
また多結晶シリコン膜または、アモルファスシリコン膜
でもよい。
ングステンシリサイド膜等の高融点金属が挙げられる。
また多結晶シリコン膜または、アモルファスシリコン膜
でもよい。
【００１９】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００２０】（第１の実施例）図１（ａ）〜（ｇ）は、
本発明の第１の実施例の製造方法を示す断面図であり、
図１（ｇ）は作製されたＮＯＲ型マスクＲＯＭの構造を
示している。図１（ｇ）は図３のＡ−Ａ’線断面に相当
する。
本発明の第１の実施例の製造方法を示す断面図であり、
図１（ｇ）は作製されたＮＯＲ型マスクＲＯＭの構造を
示している。図１（ｇ）は図３のＡ−Ａ’線断面に相当
する。
【００２１】図１（ａ）〜（ｇ）に示す様に、Ｐ型シリ
コン基板１表面の活性領域６にゲート酸化膜２を介して
設けられた多結晶シリコン膜３及びタングステンシリサ
イド膜１１からなるゲート電極１２と、それに自己整合
的に活性領域６を挟みＰ型シリコン基板１内まで貫通す
る様に垂直に設けられた溝７と、Ｐ型シリコン基板１内
溝部表面に形成されたＮ+型拡散層から成る埋め込みデ
ジット線８と、Ｐ型シリコン基板１内溝部表面およびゲ
ート電極１２側面を少なくとも一部を覆うＣＶＤ酸化膜
９と、溝７に埋め込まれた、ＣＶＤ酸化膜９よりエッチ
ングレートの大きいＢＰＳＧ膜１０と、半導体基板表面
を溝７に直交し、活性領域６上では多結晶シリコン膜３
及びタングステンシリサイド膜１１からなるポリサイド
ゲート電極１２として、溝７上ではタングステンシリサ
イド膜１１からなる配線層で構成されるワード線１３
と、を有する。
コン基板１表面の活性領域６にゲート酸化膜２を介して
設けられた多結晶シリコン膜３及びタングステンシリサ
イド膜１１からなるゲート電極１２と、それに自己整合
的に活性領域６を挟みＰ型シリコン基板１内まで貫通す
る様に垂直に設けられた溝７と、Ｐ型シリコン基板１内
溝部表面に形成されたＮ+型拡散層から成る埋め込みデ
ジット線８と、Ｐ型シリコン基板１内溝部表面およびゲ
ート電極１２側面を少なくとも一部を覆うＣＶＤ酸化膜
９と、溝７に埋め込まれた、ＣＶＤ酸化膜９よりエッチ
ングレートの大きいＢＰＳＧ膜１０と、半導体基板表面
を溝７に直交し、活性領域６上では多結晶シリコン膜３
及びタングステンシリサイド膜１１からなるポリサイド
ゲート電極１２として、溝７上ではタングステンシリサ
イド膜１１からなる配線層で構成されるワード線１３
と、を有する。
【００２２】次に本発明の第１の実施例の製造方法を図
１（ａ）〜（ｇ）を用いて説明する。
１（ａ）〜（ｇ）を用いて説明する。
【００２３】図１（ａ）に示す様に、Ｐ型シリコン基板
１上にゲート酸化膜２を０．００５〜０．０３μｍ、多
結晶シリコン膜３を０．１〜０．３μｍ、酸化膜４を
０．１〜０．３μｍ、続けて形成する。
１上にゲート酸化膜２を０．００５〜０．０３μｍ、多
結晶シリコン膜３を０．１〜０．３μｍ、酸化膜４を
０．１〜０．３μｍ、続けて形成する。
【００２４】次に図１（ｂ）に示す様に、フォトレジス
ト膜５をマスクとして、酸化膜４、多結晶シリコン膜
３、ゲート酸化膜２を続けてエッチングする。さらに図
１（ｃ）に示す様に、フォトレジスト膜５を除去した後
に酸化膜４をマスクとしてＰ型シリコン基板１をエッチ
ングして、活性領域６を挟むように将来形成される埋め
込みデジット線となる領域に幅０．２〜０．５μｍの溝
７を垂直に形成する。ここで溝７は、多結晶シリコン膜
３を形成した後、フォトレジスト膜５をマスクに直接形
成してもかまわない。
ト膜５をマスクとして、酸化膜４、多結晶シリコン膜
３、ゲート酸化膜２を続けてエッチングする。さらに図
１（ｃ）に示す様に、フォトレジスト膜５を除去した後
に酸化膜４をマスクとしてＰ型シリコン基板１をエッチ
ングして、活性領域６を挟むように将来形成される埋め
込みデジット線となる領域に幅０．２〜０．５μｍの溝
７を垂直に形成する。ここで溝７は、多結晶シリコン膜
３を形成した後、フォトレジスト膜５をマスクに直接形
成してもかまわない。
【００２５】次に図１（ｄ）に示す様に、Ｐ型シリコン
基板１全面にＮ型不純物、例えばヒ素を４０〜１００ｋ
ｅＶ、１×１０14−６×１０15／ｃｍ2の条件で斜め回
転注入し、溝７の表面に埋め込みデジット線８を形成す
る。
基板１全面にＮ型不純物、例えばヒ素を４０〜１００ｋ
ｅＶ、１×１０14−６×１０15／ｃｍ2の条件で斜め回
転注入し、溝７の表面に埋め込みデジット線８を形成す
る。
【００２６】次に図１（ｅ）に示す様に、ＣＶＤ酸化膜
９を０．１〜０．３μｍ、ＢＰＳＧ膜１０を０．２〜
１．０μｍ続けて形成し、８００℃〜９５０℃の窒素雰
囲気でのアニールを５分〜５０分行い、溝７をＢＰＳＧ
膜１０で埋め込むと共にＰ型シリコン基板１の表面を平
坦化する。
９を０．１〜０．３μｍ、ＢＰＳＧ膜１０を０．２〜
１．０μｍ続けて形成し、８００℃〜９５０℃の窒素雰
囲気でのアニールを５分〜５０分行い、溝７をＢＰＳＧ
膜１０で埋め込むと共にＰ型シリコン基板１の表面を平
坦化する。
【００２７】次に図１（ｆ）に示す様に、多結晶シリコ
ン膜３をストッパーとしてドライエッチバックし溝７内
のみにＣＶＤ酸化膜９及びＢＰＳＧ膜１０を残す。この
時、ＢＰＳＧ膜１０よりＣＶＤ酸化膜９の方がエッチン
グレートが小さいので、仮にオーバーエッチになった時
でも、溝７側部でＰ型シリコン基板１が露出せずにす
む。
ン膜３をストッパーとしてドライエッチバックし溝７内
のみにＣＶＤ酸化膜９及びＢＰＳＧ膜１０を残す。この
時、ＢＰＳＧ膜１０よりＣＶＤ酸化膜９の方がエッチン
グレートが小さいので、仮にオーバーエッチになった時
でも、溝７側部でＰ型シリコン基板１が露出せずにす
む。
【００２８】次に図１（ｇ）に示す様に、全面にタング
ステンシリサイド膜１１を形成する。その後、タングス
テンシリサイド膜１１及び多結晶シリコン膜３の一部を
除去すると、Ｐ型シリコン基板１表面を溝７に直交し、
活性領域６上ではタングステンシリサイド膜１１及び多
結晶シリコン膜３からなるポリサイドゲート電極１２と
して、溝７上ではタングステンシリサイド膜１１からな
る配線層で構成されるワード線１３が形成される。
ステンシリサイド膜１１を形成する。その後、タングス
テンシリサイド膜１１及び多結晶シリコン膜３の一部を
除去すると、Ｐ型シリコン基板１表面を溝７に直交し、
活性領域６上ではタングステンシリサイド膜１１及び多
結晶シリコン膜３からなるポリサイドゲート電極１２と
して、溝７上ではタングステンシリサイド膜１１からな
る配線層で構成されるワード線１３が形成される。
【００２９】このように、本発明の第１の実施例は、Ｐ
型シリコン基板１内の溝７表面すべてを埋め込みデジッ
ト線８として用いることが出来るので、従来技術に比し
てセルの縮小化を図りつつセル埋め込みデジット線の層
抵抗の少なくとも維持または減少を実現できる。
型シリコン基板１内の溝７表面すべてを埋め込みデジッ
ト線８として用いることが出来るので、従来技術に比し
てセルの縮小化を図りつつセル埋め込みデジット線の層
抵抗の少なくとも維持または減少を実現できる。
【００３０】（第２の実施例）図２（ａ）〜（ｇ）は、
本発明の第２の実施例の製造方法を示す断面図であり、
図２（ｇ）は作製されたＮＯＲ型マスクＲＯＭの構造を
示している。図２（ｇ）は図３のＡ−Ａ’線断面に相当
する。
本発明の第２の実施例の製造方法を示す断面図であり、
図２（ｇ）は作製されたＮＯＲ型マスクＲＯＭの構造を
示している。図２（ｇ）は図３のＡ−Ａ’線断面に相当
する。
【００３１】図２（ａ）〜（ｇ）に示す様に、Ｐ型シリ
コン基板１表面の活性領域６にゲート酸化膜２を介して
設けられた多結晶シリコン膜３及びタングステンシリサ
イド膜１１からなるゲート電極１２と、それに自己整合
的に活性領域６を挟みＰ型シリコン基板１内まで貫通す
る様にテーパー状に設けられた溝７と、Ｐ型シリコン基
板１内溝部表面に形成されたＮ+型拡散層から成る埋め
込みデジット線８と、Ｐ型シリコン基板１内溝部表面お
よびゲート電極１２側面を少なくとも一部を覆うＣＶＤ
酸化膜９と、溝７に埋め込まれた、ＣＶＤ酸化膜９より
エッチレートの大きいＢＰＳＧ膜１０と、半導体基板表
面を溝７に直交し、活性領域６上では多結晶シリコン膜
３及びタングステンシリサイド膜１１からなるポリサイ
ドゲート電極１２として、溝７上ではタングステンシリ
サイド膜１１からなる配線層で構成されるワード線１３
と、を有する。
コン基板１表面の活性領域６にゲート酸化膜２を介して
設けられた多結晶シリコン膜３及びタングステンシリサ
イド膜１１からなるゲート電極１２と、それに自己整合
的に活性領域６を挟みＰ型シリコン基板１内まで貫通す
る様にテーパー状に設けられた溝７と、Ｐ型シリコン基
板１内溝部表面に形成されたＮ+型拡散層から成る埋め
込みデジット線８と、Ｐ型シリコン基板１内溝部表面お
よびゲート電極１２側面を少なくとも一部を覆うＣＶＤ
酸化膜９と、溝７に埋め込まれた、ＣＶＤ酸化膜９より
エッチレートの大きいＢＰＳＧ膜１０と、半導体基板表
面を溝７に直交し、活性領域６上では多結晶シリコン膜
３及びタングステンシリサイド膜１１からなるポリサイ
ドゲート電極１２として、溝７上ではタングステンシリ
サイド膜１１からなる配線層で構成されるワード線１３
と、を有する。
【００３２】次に本発明の第２の実施例の製造方法を図
２（ａ）〜（ｇ）を用いて説明する。
２（ａ）〜（ｇ）を用いて説明する。
【００３３】図２（ａ）に示す様に、Ｐ型シリコン基板
１上にゲート酸化膜２を０．００５〜０．０３μｍ、多
結晶シリコン膜３を０．１〜０．３μｍ、酸化膜４を
０．１〜０．３μｍ、続けて形成する。
１上にゲート酸化膜２を０．００５〜０．０３μｍ、多
結晶シリコン膜３を０．１〜０．３μｍ、酸化膜４を
０．１〜０．３μｍ、続けて形成する。
【００３４】次に図２（ｂ）に示す様に、フォトレジス
ト膜５をマスクとして、酸化膜４、多結晶シリコン膜
３、ゲート酸化膜２を続けてエッチングする。さらに図
２（ｃ）に示す様に、フォトレジスト膜５を除去した後
に酸化膜４をマスクとしてＰ型シリコン基板１をエッチ
ングして、活性領域６を挟むように将来形成される埋め
込みデジット線となる領域に幅０．２〜０．５μｍの溝
７をテーパー状に形成する。ここで溝７は、多結晶シリ
コン膜３を形成した後、フォトレジスト膜５をマスクに
直接形成してもかまわない。
ト膜５をマスクとして、酸化膜４、多結晶シリコン膜
３、ゲート酸化膜２を続けてエッチングする。さらに図
２（ｃ）に示す様に、フォトレジスト膜５を除去した後
に酸化膜４をマスクとしてＰ型シリコン基板１をエッチ
ングして、活性領域６を挟むように将来形成される埋め
込みデジット線となる領域に幅０．２〜０．５μｍの溝
７をテーパー状に形成する。ここで溝７は、多結晶シリ
コン膜３を形成した後、フォトレジスト膜５をマスクに
直接形成してもかまわない。
【００３５】次に図２（ｄ）に示す様に、Ｐ型シリコン
基板１全面にＮ型不純物、例えばヒ素を４０〜１００ｋ
ｅＶ、１×１０14−６×１０15／ｃｍ2、注入角度０゜
で注入し、溝７表面に埋め込みデジット線８を形成す
る。
基板１全面にＮ型不純物、例えばヒ素を４０〜１００ｋ
ｅＶ、１×１０14−６×１０15／ｃｍ2、注入角度０゜
で注入し、溝７表面に埋め込みデジット線８を形成す
る。
【００３６】次に図２（ｅ）に示す様に、ＣＶＤ酸化膜
９を０．１〜０．３μｍと、ＢＰＳＧ膜１０を０．２〜
１．０μｍ続けて形成し、８００℃〜９５０℃の窒素雰
囲気でのアニールを５分〜５０分行い、溝７をＢＰＳＧ
膜１０で埋め込むと共にＰ型シリコン基板１の表面を平
坦化する。
９を０．１〜０．３μｍと、ＢＰＳＧ膜１０を０．２〜
１．０μｍ続けて形成し、８００℃〜９５０℃の窒素雰
囲気でのアニールを５分〜５０分行い、溝７をＢＰＳＧ
膜１０で埋め込むと共にＰ型シリコン基板１の表面を平
坦化する。
【００３７】次に図２（ｆ）に示す様に、多結晶シリコ
ン膜３をストッパーとしてドライエッチバックし溝７内
のみにＣＶＤ酸化膜９及びＢＰＳＧ膜１０を残す。この
時、ＢＰＳＧ膜１０よりＣＶＤ酸化膜９の方がエッチン
グレートが小さいので、仮にオーバーエッチになった時
でも、溝７側部でＰ型シリコン基板１が露出せずにす
む。
ン膜３をストッパーとしてドライエッチバックし溝７内
のみにＣＶＤ酸化膜９及びＢＰＳＧ膜１０を残す。この
時、ＢＰＳＧ膜１０よりＣＶＤ酸化膜９の方がエッチン
グレートが小さいので、仮にオーバーエッチになった時
でも、溝７側部でＰ型シリコン基板１が露出せずにす
む。
【００３８】次に図２（ｇ）に示す様に、全面にタング
ステンシリサイド膜１１を形成する。その後、タングス
テンシリサイド膜１１及び多結晶シリコン膜３の一部を
除去すると、Ｐ型シリコン基板１表面を溝７に直交し、
活性領域６上ではタングステンシリサイド膜１１及び多
結晶シリコン膜３からなるポリサイドゲート電極１２と
して、溝７上ではタングステンシリサイド膜１１からな
る配線層で構成されるワード線１３が形成される。
ステンシリサイド膜１１を形成する。その後、タングス
テンシリサイド膜１１及び多結晶シリコン膜３の一部を
除去すると、Ｐ型シリコン基板１表面を溝７に直交し、
活性領域６上ではタングステンシリサイド膜１１及び多
結晶シリコン膜３からなるポリサイドゲート電極１２と
して、溝７上ではタングステンシリサイド膜１１からな
る配線層で構成されるワード線１３が形成される。
【００３９】本実施例では溝７がテーパー形状なので、
溝７表面の埋め込みデジット線８形成の為のＮ型不純物
注入を斜め回転注入にしなくても良く、また、深いとこ
ろほど埋め込みデジット線８間を広げられるので、ポリ
サイドゲート電極１２で制御出来ない深いところのパン
チスルーも抑制可能となる。よって、本発明の第２の実
施例は、セルトランジスタのＬマージン（Ｌmin）の確
保と、セル埋め込みデジット線の層抵抗の少なくとも維
持または、減少を同時に実現できる。
溝７表面の埋め込みデジット線８形成の為のＮ型不純物
注入を斜め回転注入にしなくても良く、また、深いとこ
ろほど埋め込みデジット線８間を広げられるので、ポリ
サイドゲート電極１２で制御出来ない深いところのパン
チスルーも抑制可能となる。よって、本発明の第２の実
施例は、セルトランジスタのＬマージン（Ｌmin）の確
保と、セル埋め込みデジット線の層抵抗の少なくとも維
持または、減少を同時に実現できる。
【００４０】
【発明の効果】以上詳細に説明したように本発明によれ
ば次の効果を得ることができる。 （１）．セルトランジスタのＬマージン（Ｌmin）を確
保できる。なぜならば、溝をテーパー状に形成している
ため、深い所でのソース・ドレイン間のパンチスルーを
回避出来るからである。 （２）．埋め込みデジット線の層抵抗の少なくとも維持
または、減少を可能とする。なぜならば、溝深さおよび
溝形状を調整することにより溝の内側の表面積を変化さ
せ確保できるからである。 （３）．セルトランジスタのチャネル（Ｌ）方向のコー
ドボロンのしみだしを抑制できる。なぜなら、チャネル
（Ｌ）方向は、溝により分離されているためである。 （４）．ワード線容量を軽減できる。なぜならば、溝深
さ分の絶縁膜の厚さにより軽減可能となるからである。
ば次の効果を得ることができる。 （１）．セルトランジスタのＬマージン（Ｌmin）を確
保できる。なぜならば、溝をテーパー状に形成している
ため、深い所でのソース・ドレイン間のパンチスルーを
回避出来るからである。 （２）．埋め込みデジット線の層抵抗の少なくとも維持
または、減少を可能とする。なぜならば、溝深さおよび
溝形状を調整することにより溝の内側の表面積を変化さ
せ確保できるからである。 （３）．セルトランジスタのチャネル（Ｌ）方向のコー
ドボロンのしみだしを抑制できる。なぜなら、チャネル
（Ｌ）方向は、溝により分離されているためである。 （４）．ワード線容量を軽減できる。なぜならば、溝深
さ分の絶縁膜の厚さにより軽減可能となるからである。
【図１】本発明の第１の実施例の構造および製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の第２の実施例の構造および製造方法を
示す断面図である。
示す断面図である。
【図３】埋め込みデジット線を有するＮＯＲ型マスクＲ
ＯＭの一般的なセルレイアウトの平面図である。
ＯＭの一般的なセルレイアウトの平面図である。
【図４】従来のＮＯＲ型マスクＲＯＭの構造を示す断面
図である。
図である。
１ Ｐ型シリコン基板 ２ ゲート酸化膜 ３ 多結晶シリコン膜 ４ 酸化膜 ５ フォトレジスト膜 ６ 活性領域 ７ 溝 ８ 埋め込みデジット線 ９ ＣＶＤ酸化膜 １０ ＢＰＳＧ膜 １１ タングステンシリサイド膜 １２ ゲート電極 １３ ワード線
Claims (17)
- 【請求項１】 半導体基板表面の活性領域上にゲート絶
縁膜を介して設けられた半導体層と導電層からなるゲー
ト電極と、該ゲート電極に自己整合的に半導体基板内ま
で貫通する様に設けられた溝と、該溝内に形成された前
記半導体基板と逆導電型の拡散層から成る埋め込みデジ
ット線と、前記溝の表面および前記ゲート電極を構成す
る半導体層側面の少なくとも一部を覆う第１の絶縁膜
と、前記溝に埋め込まれたリフロー性の高い第２の絶縁
膜と、前記半導体基板表面を溝に対して直交し、前記活
性領域上では前記ゲート電極となり、前記溝上では配線
層となるワード線と、を有する半導体記憶装置。 - 【請求項２】 前記溝の形状がテーパー状であることを
特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１の絶縁膜は、前記第２の絶縁膜
よりもエッチングレートの小さい絶縁膜であることを特
徴とする請求項１に記載の半導体記憶装置。 - 【請求項４】 前記半導体層は、多結晶シリコン膜また
はアモルファスシリコン膜であることを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項５】 前記導電層は、高融点金属材料からなる
請求項１に記載の半導体記憶装置。 - 【請求項６】 前記導電層は、多結晶シリコン膜また
は、アモルファスシリコン膜からなる請求項１に記載の
半導体記憶装置。 - 【請求項７】 半導体基板表面にゲート絶縁膜を介して
半導体層を形成する工程と、 活性領域となる部分を挟む様に形成される埋め込みデジ
ット線領域に前記半導体基板内まで貫通する様に溝を形
成する工程と、 前記半導体基板の少なくとも前記溝表面に前記半導体基
板と逆導電型の不純物を導入する工程と、 前記半導体基板に第１の絶縁膜を堆積する工程と、 リフロー性の高い第２の絶縁膜で前記第１の絶縁膜が形
成された溝を埋め込み、半導体基板表面を平坦化する工
程と、 前記半導体層表面を基準として前記第１及び第２の絶縁
膜を除去し、前記溝内に前記第１及び第２の絶縁膜を残
存せしめる工程と、 前記半導体基板に導電層を形成する工程と、 前記導電層及び前記半導体層の一部を除去し、前記半導
体基板表面を溝に対して直交し、前記活性領域上では前
記ゲート電極となり、前記溝上では配線層となるワード
線を形成する工程と、 を有する半導体記憶装置の製造方法。 - 【請求項８】 前記溝の形状がテーパー状であることを
特徴とする請求項７に記載の半導体記憶装置の製造方
法。 - 【請求項９】 前記溝は、前記半導体層上にパターニン
グされたフォトレジスト膜をマスクに用いて形成される
ことを特徴とする請求項７または請求項８に記載の半導
体記憶装置の製造方法。 - 【請求項１０】 前記溝は、前記半導体層上に前記第１
及び第２の絶縁膜と異なる第３の絶縁膜を堆積し、該第
３の絶縁膜をパターニングし、それをマスクに用いて形
成されることを特徴とする請求項７または請求項８に記
載の半導体記憶装置の製造方法。 - 【請求項１１】 前記第１の絶縁膜は、前記第２の絶縁
膜よりもエッチングレートの小さい絶縁膜であることを
特徴とする請求項７に記載の半導体記憶装置の製造方
法。 - 【請求項１２】 前記半導体基板の少なくとも前記溝表
面に前記半導体基板と逆導電型の不純物を導入する工程
は、斜め回転注入により行われることを特徴とする請求
項７に記載の半導体記憶装置の製造方法。 - 【請求項１３】 前記溝を形成する工程は、前記半導体
層上にパターニングされたフォトレジスト膜をマスクに
用いて行われ、かつ前記溝表面に前記半導体基板と逆導
電型の不純物を導入する工程において、前記半導体層に
も前記不純物を導入することを特徴とする請求項９に記
載の半導体記憶装置の製造方法。 - 【請求項１４】 前記半導体層は、多結晶シリコン膜ま
たはアモルファスシリコン膜であることを特徴とする請
求項７に記載の半導体記憶装置の製造方法。 - 【請求項１５】 前記半導体層を形成するときに前記半
導体基板と逆導電型の不純物を導入すること特徴とする
請求項７に記載の半導体記憶装置の製造方法。 - 【請求項１６】 前記導電層は、高融点金属材料からな
る請求項７に記載の半導体記憶装置の製造方法。 - 【請求項１７】 前記導電層は、多結晶シリコン膜また
は、アモルファスシリコン膜からなる請求項７に記載の
半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14431298A JP3180951B2 (ja) | 1998-05-26 | 1998-05-26 | 半導体記憶装置およびその製造方法 |
| TW088108792A TW415099B (en) | 1998-05-26 | 1999-05-26 | Semiconductor device and fabrication method therefor |
| US09/318,734 US6376887B2 (en) | 1998-05-26 | 1999-05-26 | Semiconductor memory having buried digit lines |
| KR1019990018967A KR19990088551A (ko) | 1998-05-26 | 1999-05-26 | 반도체기억장치및그제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14431298A JP3180951B2 (ja) | 1998-05-26 | 1998-05-26 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340341A true JPH11340341A (ja) | 1999-12-10 |
| JP3180951B2 JP3180951B2 (ja) | 2001-07-03 |
Family
ID=15359167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14431298A Expired - Fee Related JP3180951B2 (ja) | 1998-05-26 | 1998-05-26 | 半導体記憶装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6376887B2 (ja) |
| JP (1) | JP3180951B2 (ja) |
| KR (1) | KR19990088551A (ja) |
| TW (1) | TW415099B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288454B1 (en) * | 1999-05-13 | 2001-09-11 | Lsi Logic Corporation | Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same |
| US8736017B2 (en) | 2009-01-30 | 2014-05-27 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7518182B2 (en) | 2004-07-20 | 2009-04-14 | Micron Technology, Inc. | DRAM layout with vertical FETs and method of formation |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| EP2139191B1 (en) | 2008-06-25 | 2018-02-21 | Nokia Solutions and Networks Oy | Method and device for processing data and system comprising such device |
| US9401363B2 (en) | 2011-08-23 | 2016-07-26 | Micron Technology, Inc. | Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices |
| US8502294B1 (en) * | 2012-05-15 | 2013-08-06 | Nanya Technology Corporation | Semiconductor process and semiconductor structure for memory array with buried digit lines (BDL) |
| CN105990433A (zh) * | 2015-03-04 | 2016-10-05 | 和舰科技(苏州)有限公司 | 一种低电阻沟槽型金属氧化物半导体场效应晶体管及其自对准工艺 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH053303A (ja) | 1991-06-24 | 1993-01-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPH05102436A (ja) | 1991-10-09 | 1993-04-23 | Ricoh Co Ltd | 半導体メモリ装置とその製造方法 |
| JPH05259410A (ja) | 1992-03-13 | 1993-10-08 | Toshiba Corp | マスクｒｏｍ |
| JP2795107B2 (ja) * | 1992-11-26 | 1998-09-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH0846024A (ja) | 1994-07-26 | 1996-02-16 | Toshiba Microelectron Corp | 半導体装置の製造方法 |
| KR100234697B1 (ko) * | 1996-11-06 | 1999-12-15 | 김영환 | 마스크 롬 제조방법 |
| US5846865A (en) * | 1996-11-12 | 1998-12-08 | United Microelectronics Corp. | Method of fabricating flat-cell mask read-only memory (ROM) devices |
| TW377496B (en) * | 1997-01-15 | 1999-12-21 | United Microelectronics Corp | Method of manufacturing read-only memory structure |
| TW360954B (en) * | 1997-01-16 | 1999-06-11 | United Microelectronics Corp | Read-only memory structure and method of fabricating the same |
| KR19980084469A (ko) * | 1997-05-23 | 1998-12-05 | 문정환 | 마스크 롬 및 그의 제조방법 |
| US6057195A (en) * | 1998-05-22 | 2000-05-02 | Texas Instruments - Acer Incorporated | Method of fabricating high density flat cell mask ROM |
-
1998
- 1998-05-26 JP JP14431298A patent/JP3180951B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-26 KR KR1019990018967A patent/KR19990088551A/ko not_active Application Discontinuation
- 1999-05-26 US US09/318,734 patent/US6376887B2/en not_active Expired - Fee Related
- 1999-05-26 TW TW088108792A patent/TW415099B/zh not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288454B1 (en) * | 1999-05-13 | 2001-09-11 | Lsi Logic Corporation | Semiconductor wafer having a layer-to-layer alignment mark and method for fabricating the same |
| US8736017B2 (en) | 2009-01-30 | 2014-05-27 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
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| Publication number | Publication date |
|---|---|
| US20020000625A1 (en) | 2002-01-03 |
| KR19990088551A (ko) | 1999-12-27 |
| JP3180951B2 (ja) | 2001-07-03 |
| US6376887B2 (en) | 2002-04-23 |
| TW415099B (en) | 2000-12-11 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |