JPH07307465A

JPH07307465A - 半導体装置及びその製造方法

Info

Publication number: JPH07307465A
Application number: JP5564995A
Authority: JP
Inventors: Yoshimichi Ootsuki; 悦理大槻; Fumihiko Niifuku; 文彦新福; Kenji Fukuda; 賢司福田; Hiromi Hayashi; 浩美林; Koichi Hashimoto; 浩一橋本
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-15
Filing date: 1995-03-15
Publication date: 1995-11-21

Abstract

(57)【要約】【目的】ゲート電極側部にサイドウォールを有するＭＯ
ＳＦＥＴを有する半導体装置に関し、低濃度の不純物拡
散層にシリサイド層が重なることを防止するとともに、
トランジスタ上に形成された金属層をパターニングする
際の金属層の下の膜や基板へのダメージを防止するこ
と。【構成】半導体基板１１の上に形成されたゲート電極Ｇ
と、ゲート電極Ｇの下の半導体基板１１に形成された第
１の不純物拡散層１３と、第１の不純物拡散層１３に隣
接して形成され、かつ、第１の不純物拡散層１３の濃度
よりも高い濃度により形成された第２の不純物拡散層１
４と、ゲート電極Ｇの側壁から第１の不純物拡散層１３
及び一部の第２の不純物拡散層１４の上にかけて膜厚を
緩やかに減少させた絶縁膜１２とを含む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、更に詳しく言えば、ゲート電極側部にサ
イドウォールを有するＭＯＳＦＥＴを有する半導体装置
及びその製造方法に関する。

【０００２】

【従来の技術】半導体装置の高集積化及び高速化に伴う
デバイスの微細化に際しては、スケーリング則に従って
各デバイスパラメータを選択しなければならない。ＭＯ
ＳＦＥＴを微細化するためには、ソース・ドレイン用の
拡散領域を浅く形成する必要がある。しかし、拡散領域
を浅くするとソース・ドレインの拡散抵抗が増加するた
め、ソース・ドレイン領域に高融点金属を用いてシリサ
イド層を形成し、その拡散抵抗を低減する方法が注目さ
れている。

【０００３】ここで、特開昭６２−１６９４１２号公報
に見られるようなｎチャネル型のＭＯＳＦＥＴの形成方
法を例にして説明する。まず、図１７(a) に示すよう
に、ｐ型のシリコン基板１０１のうちフィールド酸化膜
１０２に囲まれた領域にゲート電極Ｇを形成した後に、
ゲート電極Ｇをマスクにしてシリコン基板１０１に不純
物が導入され、これにより低濃度の不純物拡散領域１０
２Ａが形成される。続いて、ＣＶＤにより全体にSiO₂膜
１０３が形成される。

【０００４】次に、シリコン基板１０１上のSiO₂膜１０
３をＲＩＥ（reactive ion etching）法により略垂直方
向にエッチングしてゲート電極Ｇの側壁に残す。ゲート
電極Ｇの側部に残ったSiO₂膜１０３を図１７(b) に示す
ようなサイドウォール（サイドウォールスペーサともい
う）１０４として使用する。その後、サイドウォール１
０４及びゲート電極Ｇをマスクにして再度不純物をシリ
コン基板１０１に導入し、続いて熱処理することにより
図１７(c) に示すような高濃度の不純物拡散領域１０５
を形成する。低濃度及び高濃度の不純物拡散領域１０２
Ａ，１０５によってＬＤＤ（Lightly Doped Drain ）構
造のソース領域、ドレイン領域が構成される。

【０００５】次に、ソース領域とドレイン領域の表面に
コンタクト抵抗を低減するためのシリサイド層１０６を
形成する。シリサイド形成方法としては、例えば、シリ
サイド化する領域のシリコン基板１０１の表面を露出
し、他の領域は絶縁膜で覆った状態で、スパッタにより
シリサイド形成用のメタルを全面に形成し、その後に熱
処理によりシリコンとメタルを反応させてシリサイドを
形成する。なお、未反応のメタルは溶液を用いて除去さ
れる。

【０００６】以上の工程を経て形成されたｎチャネル型
のＭＯＳＦＥＴのソース領域又はドレイン領域にはシリ
サイド層１０６を介して配線が接続される。ところで、
半導体集積回路装置においては、上記したゲート電極が
フィールド酸化膜の上に引き出されて配線として使用す
るので、このような配線の側部にはサイドウォールが形
成されることになる。

【０００７】配線の側部のサイドウォールは、配線によ
って生じる凹凸をなだらかにしてその配線の上に形成さ
れる二層目の配線の断線を防止する。その二層目の配線
として例えば局所配線が採用される。次に、局所配線を
介してフィールド酸化膜上の配線と不純物拡散領域とを
電気的に接続する工程を説明する。

【０００８】まず、図１９(a) に示すように、シリコン
製の第一及び第二の下層配線１０７，１０８をフィール
ド酸化膜１０２上とトランジスタ形成領域に形成する。
トランジスタ形成領域では第一及び第二の下層配線１０
７，１０８はゲート電極として機能する。それらの第一
の下層配線１０７と第二の下層配線１０８の上には絶縁
膜１０９が形成され、この絶縁膜１０９のうち第一の下
層配線１０７の上の一部には開口部１１０が形成されて
いる。

【０００９】この状態で、図１７に示したようなサイド
ウォールをゲート電極側部に形成するが、その際に併せ
て第一及び第二の下層配線１０７，１０８の側部にもサ
イドウォール１０４が形成されることになる。この後
に、図１に示したような工程を経て不純物拡散領域１０
５の表面にシリサイド層１１１を形成する（図１９
(b))。この場合、開口部１１０から露出した第一の下層
配線の上にもシリサイド層１１１が形成される。続い
て、図１９(c)に示すように、局所配線を形成するため
の金属層１１２を全体に形成した後に、図１９(d) に示
すように、第一の下層配線１０７上の開口部１１０から
不純物拡散領域１０５に至る領域にレジストパターン１
１３を形成する。ついで、図１９(d) に示すように、レ
ジストパターン１１３から露出した金属層１１２をエッ
チングにより除去し、レジストパターン１１３の下に残
った金属層１１２を局所配線として使用する。

【００１０】

【発明が解決しようとする課題】ところで、図１７に示
したようなシリサイド層１０６の形成技術によれば、図
１８に示すように、サイドウォール１０４がゲート電極
Ｇの両側壁から低濃度の不純物拡散領域１０２Ａにかけ
て、切り立った状態で設けられている。即ち、サイドウ
ォール１０4 の厚さは、不純物のイオンをシリコン基板
１０１に透過させない程度にほぼ一定であり、サイドウ
ォール１０４によって高濃度の不純物拡散領域１０５の
領域が画定される。

【００１１】そして、シリサイド層１０６を形成する前
にフッ酸（ＨＦ）処理を行うと、図１８に示すようにサ
イドウォール１０４が等方的にエッチングされていしま
い、これにより低濃度の不純物拡散領域１０２Ａの一部
がサイドウォール１０４から露出する。即ち、サイドウ
ォール１０４はフッ酸処理によって高濃度の不純物拡散
領域１０５の縁部から距離βだけ後退することになる。
この結果、フッ酸処理後に形成されるシリサイド層１０
６が不純物拡散領域１０２Ａの一部に重なって形成され
る。

【００１２】シリサイド層１０６が低濃度の不純物拡散
領域１０２Ａに重なって形成されると、その領域での低
濃度の不純物拡散領域１０２Ａをさらに薄くすることに
なるので、低濃度の不純物拡散領域１０２Ａから高濃度
の不純物拡散領域１０５に流れる電流経路の寄生抵抗が
大きくなる。この場合、低濃度の不純物拡散領域１０２
Ａとシリサイド層１０６の接触抵抗も大きいので寄生抵
抗Ｒを低下することはない。

【００１３】しかも、シリサイド層１０６の下の低濃度
の不純物拡散領域１０２Ａが薄くなるので、シリサイド
層１０６に電圧が印加されると、シリサイド層１０６と
低濃度の不純物拡散領域１０２Ａの接合電圧が大きくな
って接合破壊を引き起こす恐れが有り、リーク電流を派
生させる原因となる。一方、図１９に示した局所配線を
形成する際には、図１９(d) に示すように、レジストパ
ターン１１３に覆われない金属層１１２がサイドウォー
ル１０４とフィールド酸化膜１０２とのコーナーにエッ
チングされずに残るので、エッチングを過剰にしてその
コーナーの金属層１１２を除去することが行われてい
る。しかし、図１９(e) に示すように、過剰エッチング
の際にフィールド酸化膜１０２の縁部がエッチャントに
より薄層化して後退してしまい、そこからシリコン基板
１０１の表面が露出し、さらにエッチャントによりその
露出部分が掘られて溝１２０が形成され、その溝１２０
に導電物が入ることにより接合リークの増加をまねくと
いった問題がある。しかも、過剰なエッチングにより不
純物拡散領域１０５上のシリサイド層１１１が薄層化
し、面方向の抵抗が増加する問題もある。

【００１４】本発明はこのような問題に鑑みてなされた
ものであって、低濃度の不純物拡散層にシリサイド層が
重なることを防止するとともに、トランジスタ上に形成
された金属層をパターニングする際の金属層の下の膜や
基板へのダメージを防止するためことができる半導体装
置及びその製造方法を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記した課題は、半導体
基板上に設けられたゲート電極と、前記ゲート電極の側
壁に設けられた絶縁膜からなるサイドウォールと、前記
ゲート電極の下層部の両側に設けられた低濃度の不純物
拡散層と、前記低濃度の不純物拡散層に隣接して前記絶
縁膜の下層部に廻り込む状態を有して設けられた高濃度
の不純物拡散層と、前記低濃度の不純物拡散層から離れ
た状態で、前記高濃度の不純物拡散層上に設けられたシ
リサイド層とを備えることを特徴とする半導体装置によ
って解決する。

【００１６】または、半導体基板上に形成された電極ま
たは配線と、前記ゲート電極の側壁に形成された、絶縁
膜からなるサイドウォールとを備え、前記サイドウォー
ルの最大傾斜角度が７５°以下であり、該サイドウォー
ルの幅が前記電極または配線の幅の0.75倍よりも狭く、
しかも該電極または配線の上と前記サイドウォールの上
の一部には局所配線が形成されていることを特徴とする
半導体装置によって解決する。

【００１７】または、前記絶縁性サイドウォールの上の
前記局所配線の前記半導体基板主面に垂直な方向の厚さ
は、前記ゲート電極の上の局所配線の厚さよりも１００
ｎｍ以下の量で厚くなっていることを特徴とする半導体
装置によって解決する。または、前記絶縁性サイドウォ
ールの最大傾斜角度は、５５°以上であることを特徴と
する半導体装置によって解決する。

【００１８】ゲート電極が形成された半導体基板に絶縁
膜を形成する工程と、前記絶縁膜を平坦化する工程
と、平坦化された前記絶縁膜を異方性エッチングして前
記ゲート電極の側壁に絶縁性膜からなるサイドウォール
を形成する工程とを有することを特徴とする半導体装置
の製造方法によって解決する。または、前記半導体基板
に絶縁膜を形成する前に、前記ゲート電極の両側の半導
体基板に第１の濃度の不純物拡散層を形成する工程が含
まれる半導体装置の製造方法によって解決する。

【００１９】または、前記絶縁膜を平坦化する工程に
は、絶縁性シリコン化合物を前記半導体基板の全面に形
成し、その後、該絶縁性シリコン化合物をアルゴンプラ
ズマによりエッチングする工程が含まれる半導体装置の
製造方法によって解決する。または、前記絶縁性シリコ
ン化合物を形成する前に、別の絶縁膜を全面に形成し、
ついで該絶縁膜を略垂直にエッチングして、前記ゲート
電極の側部に別の絶縁性サイドウォールを形成する工程
を有することを特徴とする半導体装置の製造方法によっ
て解決する。

【００２０】または、前記絶縁膜を平坦化する工程に
は、ＳＯＧ溶液を前記半導体基板に塗布し、その後、前
記ＳＯＧ溶液のスピン処理する工程が含まれる半導体装
置の製造方法によって解決する。または、前記絶縁膜を
平坦化する工程には、不純物を含む絶縁性シリコン化合
物を前記半導体基板の全面に形成し、その後、該絶縁性
シリコン化合物を異方性エッチングし、異方性エッチン
グされた該絶縁性シリコン化合物をリフロー処理する工
程が含まれる半導体装置の製造方法によって解決する。

【００２１】または、前記側壁絶縁膜を形成した後に、
前記ゲート電極の両側の半導体基板に第２の濃度の不純
物拡散層を形成する工程が含まれる半導体装置の製造方
法のよって解決する。または、半導体基板上に絶縁膜を
介してゲート電極を形成する工程と、前記ゲート電極の
側部に絶縁性膜からなるサイドウォールを形成する工程
と、前記ゲート電極、前記サイドウォール及び前記半導
体基板の上に導電層を形成する工程と、前記ゲート電極
を含む領域にマスクを形成して前記導電層の一部を覆う
工程と、前記導電層をエッチングして局所配線のパター
ンを形成した後に、前記サイドウォールの側部に残った
前記導電層を１００ｎｍ以下のオーバーエッチング量で
除去する工程を有することを特徴とする半導体装置の製
造方法によって解決する。

【００２２】または、前記サイドウォールの最大傾斜角
は、５５〜７５°であることを特徴とする半導体装置の
製造方法によって解決する。

【００２３】

【作用】本発明の半導体装置は、図１に示すように、
半導体基板１１の上に形成されたゲート電極Ｇと、ゲー
ト電極Ｇの下の半導体基板１１に形成された第１の不純
物拡散層１３と、第１の不純物拡散層１３に隣接して形
成され、かつ、第１の不純物拡散層１３の濃度よりも高
い濃度により形成された第２の不純物拡散層１４と、ゲ
ート電極Ｇの側壁から第１の不純物拡散層１３及び一部
の第２の不純物拡散層１４の上にかけて膜厚を緩やかに
減少させた絶縁膜１２とを備えている。

【００２４】このような構造を採ると、緩やかな斜面を
有して形成された絶縁膜１２の下に第２の不純物拡散層
１４が回り込んだ状態になり、第１の不純物拡散層１３
から十分に離された位置（離隔距離α）の第２の不純物
拡散層１４の上にシリサイド層１５が設けられる。これ
により、第１の不純物拡散層１３とシリサイド層１５と
の間には、直接的な電流経路が発生しなくなる。また、
電流経路は高濃度の第２の不純物拡散層１４に生じるた
め寄生抵抗が低下する。

【００２５】また、絶縁膜１２の下に廻り込む状態を有
した第２の不純物拡散層１４の上にシリサイド層１５が
設けられ、該シリサイド層１５が第１の不純物拡散層１
３よりも深い第２の不純物拡散層１４に設けらるため、
シリサイド層１５と第１の不純物拡散層１３との間に
は、十分な離隔距離αが確保されることで、接合破壊が
防止される。

【００２６】これにより、トランジスタ耐圧が向上し、
高信頼度のＭＯＳＦＥＴが提供される。本発明の半導体
装置の製造方法は、その実施例を図３，図４に示すよう
に、ゲート電極Ｇが形成された半導体基板２１に絶縁膜
２２を形成する工程と、この絶縁膜２２を平坦化する工
程と、平坦化された絶縁膜２２を異方性エッチングして
ゲート電極Ｇの壁から半導体基板２１にかけて緩やかな
傾斜を有するサイドウォール（側壁絶縁膜）22Ａを形成
する工程とを有している。

【００２７】このような工程を採ることにより、図１８
に示したような切り立った状態の側壁絶縁膜に比べて、
ゲート電極Ｇの両側壁から半導体基板２１にかけて緩や
かな傾斜を有する側壁絶縁膜が形成される。また、後の
工程で、側壁絶縁膜が後退しても、第１の不純物拡散層
２３の表面と、第２の不純物拡散層２４の表面の一部と
が側壁絶縁膜22Ａにより覆い続けられるため、シリサイ
ド層２５と第１の不純物拡散層２３との間には離隔距離
αが十分に確保され、サイドウォール22Ａに接してシリ
サイド層２５が形成されても、第１の不純物拡散層２３
の部分にはシリサイド層２５が形成されない。これによ
り、接合破壊が防げる。

【００２８】なお、本発明の半導体装置の製造方法で
は、図６に示すように、不純物を含む絶縁性シリコン化
合物３２を半導体基板３１の全面に形成し、その後に、
絶縁性シリコン化合物３２を異方性エッチングし、異方
性エッチングされた絶縁性シリコン化合物３２をリフロ
ー処理する工程が含まれる。これによっても、ゲート電
極Ｇの壁から半導体基板３１にかけて緩やかな傾斜を有
するサイドウォール32Ａが形成される。

【００２９】本発明の半導体装置の製造方法では、ＳＯ
Ｇ溶液を半導体基板２１や３１に塗布し、その後、ＳＯ
Ｇ溶液のスピン処理する工程が含まれる。これによって
も、ゲート電極Ｇの壁から半導体基板２１にかけて緩や
かな傾斜を有するサイドウォール22Ａが形成される。本
発明は、さらに図８、図１０に例示するように、ゲート
４７とサイドウォール６４，６６の一部を含む領域に局
所配線５３を形成する場合には、そのサイドウォール６
４，６６の最大傾斜角度を７５°以下とし、しかも、そ
のサイドウォール６４，６６の幅をゲート４７の幅の
０．７５倍となるようにしている。

【００３０】サイドウォール６６の最大傾斜角度が７５
°以下となれば、サイドウォール６６の側部に局部的に
残存する局所配線用の金属層６７を除去するためのオー
バーエッチング量が少なくて済み、これにより基板４１
に溝が形成されることを防止できる。しかも、最大傾斜
角度が７５°以下にすることによりオーバエッチング量
の制御が容易となる。また、サイドウォール６４，６６
の幅を、ゲート４７，４８の０．７５倍以下にすること
によってゲート電極４７，４８相互の間隔をリソグラフ
ィーの限界まで縮小しながらサイドウォール６４，６６
を形成できることになる。そして、そのようなゲート間
隔を設けると、２つのゲート４７，４８の間の不純物拡
散層５１に上側の配線を接続するスペースが十分に確保
できることになる。

【００３１】また、このようなゲート間隔を考慮する
と、サイドウォール６４，６６の最大傾斜角度は５５°
以上にする必要がある。ところで、局所配線５３を形成
する際のオーバーエッチング量が１００nm以下である場
合に、基板４１に溝が形成されることを防止できること
が実験的に確認されたので、サイドウォール６４，６６
の最大傾斜角はこれを考慮した上記の値にする必要があ
る。

【００３２】

【実施例】そこで、以下に本発明の実施例を図面に基づ
いて説明する。（第１実施例）例えば、ｎチャネル型のＭＯＳＦＥＴ
は、図２に示すように、ｐ型のシリコン（Ｓｉ）基板
（半導体基板）２１上に、ゲート電極Ｇ，サイドウォー
ルスペーサ22Ａ，ｎ^-型の拡散層２３，ｎ⁺型の拡散層
２４，Ｔｉ（チタン）シリサイド２５，ソース引出し電
極Ｓ及びドレイン引出し電極Ｄが形成されて構成されて
いる。

【００３３】ｐ型のＳｉ基板２１は、ｎ型のＳｉ基板内
にＰウエル層を設けて使用する場合と、ｐ型のＳｉ基板
をそのまま使用する場合がある。シリコン基板２１の上
には膜厚５０Å程度のゲート酸化膜２１Ｂを介してゲー
ト電極Ｇがポリシリコンより形成されている。サイドウ
ォールスペーサ22Ａは、ゲート電極Ｇの両側壁に緩やか
な斜面を有して形成される。サイドウォールスペーサ22
Ａは、ＳｉＯ₂膜やＳｉＮ膜等のシリコン化合物からな
る。このサイドウォールスペーサ22Ａは、ゲート電極Ｇ
の側壁を他の導電膜から絶縁する機能を有し、さらにＴ
ｉシリサイド２５とｎ^-型の拡散層２３を離隔距離αで
離す機能を有している。

【００３４】ｎ^-型の拡散層２３は低濃度の不純物拡散
層１３の一例であり、ゲート電極Ｇの下層部の両側に形
成されている。ｎ^-型の拡散層２３は、５価のＡｓ（砒
素）が加速エネルギー１０ｋｅＶ，ドーズ量３×１０¹³
ｃｍ^-2程度に注入されて構成されている。当該拡散層２
３は、ホットキャリアに対する耐性を向上させる機能を
有している。

【００３５】ｎ⁺型の拡散層２４は高濃度の不純物拡散
層１４の一例であり、ソース・ドレインを構成してい
る。当該拡散層２４はｎ^-型の拡散層２３に隣接してＳ
ｉＯ₂膜２２の下層部に廻り込む状態に設けられてい
る。ｎ⁺型の拡散層２４は５価のＡｓ（砒素）がドーズ
量２×１０¹⁵ｃｍ^-2程度に注入され、ｎ^-型の拡散層２
３よりも深く構成されている。

【００３６】Ｔｉシリサイド２５はシリサイド層１５の
一例であり、ｎ^-型の拡散層２３から十分離れた状態
で、ｎ⁺型の拡散層２４上に設けられている。Ｔｉシリ
サイド２５は接触抵抗及び拡散抵抗を低減する機能を有
している。Ｔｉシリサイド２５に代えて、Ｗ（タングス
テン）シリサイド，Ｃｏ（コバルト）シリサイド，Ｐｔ
（白金）シリサイドやＭｏ（モリブデン）シリサイド等
を形成しても良い。なお、ソース引出し電極Ｓやドレイ
ン引出し電極Ｄは、ＰＳＧ膜に開孔されたコンタクホー
ルにポリシリコン膜やアルミニウム膜が設けられて構成
されている。

【００３７】このようにして、本発明の各実施例に係る
好適なＭＯＳＦＥＴによれば、図２に示すように、ゲー
ト電極Ｇの両側壁に緩やかな斜面を有して設けられたサ
イドウォールスペーサ22Ａによって、ｎ^-型の拡散層２
３から離隔距離αを保った状態で、Ｔｉシリサイド２５
がｎ⁺型の拡散層２４上に設けられている。このため、
従来技術のようなｎ^-型の拡散層２３とＴｉシリサイド
２５との間において、直接的な電流経路が生じなくな
る。また、電流経路がｎ⁺型の拡散層２４を介在して生
じ、寄生抵抗が低減化する結果、ＭＯＳＦＥＴのコンダ
クタンスｇｍが大きくなり、トランジスタ動作が向上す
る。

【００３８】さらに、サイドウォールスペーサ22Ａの下
層部に廻り込む状態を有してｎ⁺型の拡散層２４が設け
られ、ｎ^-型の拡散層２３よりも深いｎ⁺型の拡散層２
４にＴｉシリサイド２５が設けられているため、Ｔｉシ
リサイド２５とｎ^-型の拡散層２３との間に離隔距離α
が介在することで、接合破壊が防止される。これによ
り、トランジスタ耐圧が向上し、高信頼度のｎチャネル
型のＭＯＳＦＥＴが提供できる。

【００３９】次に、本発明の第１の実施例に係る好適な
ＭＯＳＦＥＴの製造方法について説明する。ｎチャネル
型のＭＯＳＦＥＴを形成する場合、まず、図３(a) に示
すように、ゲート電極Ｇ及びｎ^-型の拡散層２３が形成
されたｐ型のＳｉ基板２１を準備する。Ｓｉ基板２１は
予めＬＯＣＯＳ法により素子分離され、ゲート電極Ｇは
膜厚５０Å程度のゲート酸化膜上に膜厚１８００Å程度
のポリシリコンを成膜して形成する。

【００４０】ｎ^-型の拡散層２３はＬＤＤ（Ｌightly
Ｄoped Ｄrain）用であり、ゲート電極Ｇをマスクにし
て、基板２１にＡｓを注入し、該基板２１を熱処理する
ことにより形成される。この際のＡｓの注入エネルギー
は１０ｋｅＶであり、ドーズ量は３×１０¹³ｃｍ^-2程度
である。次に、図３(b) に示すように、Ｓｉ基板２１上
の全面にＳｉＯ₂膜２２が形成される。ＳｉＯ₂膜２２
はシリコン化合物の一例であり、化学気相成長（ＣＶ
Ｄ）法により膜厚６００Å程度が堆積されるとにより形
成される。成長条件は、例えば、温度を８００°Ｃ，圧
力を１Ｔｏｒｒ，反応ガスＳｉＨ₄を５０ｓｃｃｍ，Ｎ
₂Ｏを２５００ｓｃｃｍ程度とする。シリコン化合物に
は、ＳｉＯ₂膜２２に代えてＳｉＮ膜を用いても良い。

【００４１】その後、図３(c) に示すように、Ｓｉ基板
２１上のＳｉＯ₂膜２２が平坦化される。ＳｉＯ₂膜２
２の平坦化は、例えば、Ａｒスパッタエッチング法によ
り行う。スパッタ条件は、Ａｒガスが２００ｓｃｃｍ，
高周波出力が７００Ｗ，圧力が０．１３Ｔｏｒｒ程度で
あって、処理時間が２分程度である。次に、図４(a) に
示すように、Ｓｉ基板２１が異方性エッチングされてゲ
ート電極Ｇの両側壁からＳｉ基板２１にかけて緩やかな
傾斜を有するサイドウォールスペーサ22Ａが形成され
る。この際の異方性エッチングは、ＲＩＥ法により行
う。これにより、ゲート電極Ｇの側壁から約７５０Å程
度であって、裾を引いた形状のサイドウォールスペーサ
22Ａが形成される。

【００４２】その後、図４(b) に示すように、Ｓｉ基板
２１にソース・ドレイン用のｎ⁺型の拡散層２４が形成
される。ｎ⁺型の拡散層２４はサイドウォールスペーサ
22Ａやレジスト膜をマスクにしてＡｓ（砒素）が注入さ
れることにより形成される。この際のＡｓの注入エネル
ギーは、２５ｋｅＶ程度であり、ドーズ量は２×１０ ¹⁵
ｃｍ^-2程度である。これにより、サイドウォールスペー
サ22Ａの下層部にＡｓが廻り込む状態となる。その後、
Ｓｉ基板２１が熱処理される。

【００４３】さらに、Ｓｉ基板２１の表面がＨＦ（フッ
酸，100 ：２）処理される。このＨＦ処理は、レジスト
膜の剥離時およびＴｉのスパッタ処理前に行われる。こ
の際に、ＨＦ処理前に比べてサイドウォールスペーサ22
Ａが数％程度後退する。例えば、レジスト剥離時には、
熱酸化膜換算で１０Å相当のスペーサ22Ａが後退する。
また、Ｔｉのスパッタ処理前のＨＦ処理では、熱酸化膜
換算で１２０Å相当のスペーサ22Ａがエッチングされ
る。

【００４４】次いで、図４(c) に示すように、ｎ⁺型の
拡散層２４上にＴｉ（チタン）シリサイド２５が形成さ
れる。Ｔｉシリサイド２５はシリサイド層１５の一例で
あり、スパッタ法により膜厚３００Å程度のＴｉが堆積
され、基板２１とＴｉが熱処理により合金化することに
より形成される。この際の熱処理条件は、ＡｒとＮ₂ガ
スの雰囲気で、温度７００°Ｃ、処理時間が３０秒程度
である。

【００４５】Ｔｉは高融点金属の一例であり、この外に
タングステン、モリブデン、コバルト及びプラチナ等を
用いる。その後、Ｓｉ基板２１の未反応の高融点金属が
除去される。この除去条件は、ＮＨ₄ＯＨ：Ｈ₂Ｏ₂：
Ｈ₂Ｏ＝１：１：２で、処理温度７０°Ｃ，処理時間９
０秒程度である。その後、Ｓｉ基板２１が熱処理され
る。この際の熱処理条件は、Ａｒガスの雰囲気で、温度
８００°Ｃ、処理時間が３０秒程度である。

【００４６】この後の工程は、従来技術と同様に、基板
２１の全面にＰＳＧ膜等の絶縁膜が形成され、その後、
引出し電極用のコンタクトホールが開孔される。このコ
ンタクトホールにポリシリコンや金属膜が形成されるこ
とにより、図２に示したようなｎチャネル型のＭＯＳＦ
ＥＴが完成する。このようにして、本発明の第１の実施
例に係る好適なＭＯＳＦＥＴの製造方法では、図３(c)
に示したように、Ｓｉ基板２１上の全面にＳｉＯ₂膜２
２を形成した後、これをＡｒプラズマエッチングするこ
とにより平坦化している。このため、ゲート電極Ｇの両
側壁からＳｉ基板２１にかけて緩やかな傾斜を有するサ
イドウォールスペーサ22Ａが形成される。

【００４７】また、Ｔｉをスパッタ処理する前のＨＦ処
理によって、当該スペーサ22Ａが均等にエッチングされ
ることにより、特に横方向の距離が後退しても、ｎ^-型
の拡散層２３の表面及びｎ⁺型の拡散層２４の表面の一
部をサイドウォールスペーサ22Ａにより覆うことができ
る。本発明の半導体装置の製造方法では、半導体基板２
１に絶縁膜２２を形成する前に、ゲート電極Ｇの両側の
半導体基板２１に第１の不純物拡散層２３を形成する工
程が含まれ、また、絶縁膜２２を平坦化する際に、シリ
コン化合物を半導体基板２１の全面に形成し、その後、
シリコン化合物をアルゴンプラズマによりエッチングす
る工程が含まれ、更に、半導体基板２１のゲート電極Ｇ
にサイドウォールスペーサ22Ａを形成した後に、ゲート
電極Ｇの両側の半導体基板２１に第２の濃度の不純物拡
散層２４を形成する工程が含まれる。

【００４８】このような形成工程を経て、不純物拡散層
２４にシリサイド層が形成されるため、シリサイド層と
第１の不純物拡散層との間の離隔距離が十分に確保さ
れ、接合破壊が防止され、高集積化及び超微細化の要求
に対し、高耐圧かつ高信頼度の半導体装置の提供に寄与
する。ここで、図５に示すように、サイドウォールスペ
ーサ22Ａの断面が正確な二等辺三角形を示すものとすれ
ば、熱処理前の状態で、離隔距離（余裕度）α＝１２７
Å程度が確保される。離隔距離αは、当該スペーサ22Ａ
の裾の部分からゲート電極の側壁に水平方向に向かった
距離である。

【００４９】すなわち、ＡｓイオンのＳｉＯ₂膜２２に
対するイオン注入の深さＲｐ１が、およそ１２７Å程度
であり、ＡｓイオンのＳｉ基板２１に対するイオン注入
の深さＲｐ２がおよそ１６０Å程度であることから、イ
オン注入後のｎ⁺型の拡散層２４は、図５に示すような
拡散分布状態に形成されると考えられる。なお、サイド
ウォールスペーサ22Ａの傾斜部分にはＴｉシリサイド２
５が形成されず、さらに、サイドウォールスペーサ22Ａ
の下層部に廻り込む状態のｎ⁺型の拡散層２４が形成さ
れるため、従来技術のＭＯＳＦＥＴのようなサイドウォ
ールスペーサ４を利用した高濃度拡散層を形成する場合
に比べて、ｎ⁺型の拡散層２４の先端とＴｉシリサイド
２５との接合領域には、α＝１２７Åの余裕が生ずると
考えられる。

【００５０】これにより、当該スペーサ22Ａに接してＴ
ｉシリサイド２５が形成されても、本発明の形成方法を
採用することにより、ｎ⁺型の拡散層２４からｎ^-型の
拡散層２３に入り込むＴｉシリサイド２５が調整でき
る。この離隔距離αにより、ｐｎ接合破壊を防ぐことが
でき、また、寄生抵抗が抑制される。（第２の実施例）第２の実施例では、第１の実施例と異
なり、ＢＰＳＧ膜３２をＲＩＥ処理した後に、それをリ
フロー処理して、ゲート電極Ｇの両側壁からＳｉ基板３
１にかけて緩やかな傾斜を有するサイドウォールスペー
サ32Ａを形成するものである。

【００５１】第１の実施例と同様に、ｎチャネル型のＭ
ＯＳＦＥＴを形成する場合、まず、図６(a) に示すよう
に、ｐ型のＳｉ基板３１にＳｉ基板３１上の全面にＢＰ
ＳＧ膜３２を形成する。膜３２はシリコン化合物の一例
であり、ＰＳＧ膜でもよい。成膜条件は、ＳｉＨ₄を１
５００ｓｃｃｍ，ＰＨ₃を８００ｓｃｃｍ，Ｂ₂Ｈ₆を
７００ｓｃｃｍ，温度を３８０°Ｃ及び処理時間は４０
秒程度とする。

【００５２】Ｓｉ基板３１には予めゲート電極Ｇ及びｎ
^-型の拡散層３３が形成される。ｎ ^-型の拡散層３３は
ＬＤＤ用である。ＢＰＳＧ膜３２はＣＶＤ法により第１
の実施例と同様に膜厚６００Å程度が堆積されて構成さ
れている。次に、図６(b) に示すように、Ｓｉ基板３１
上のＢＰＳＧ膜３２が異方性エッチングにより局部的に
除去される。このエッチングはＲＩＥ法により行い、Ｒ
ＩＥの条件は、例えば、Ａｒガスを８０ｓｃｃｍ，ＣＨ
Ｆ₃を５０ｓｃｃｍ，ＣＦ ₄を５０ｓｃｃｍ，高周波出
力が１００Ｗ，圧力が１０００ｍＴｏｒｒ程度である。

【００５３】その後、図６(c) に示すように、ＢＰＳＧ
膜３２がリフロー処理されて平坦化される。平坦化の熱
処理条件は、例えば、Ｎ₂ガスの雰囲気で、温度８５０
°Ｃ、処理時間は３０分程度である。これにより、第１
の実施例と同様に、ゲート電極Ｇの両側壁からＳｉ基板
３１にかけて緩やかな傾斜を有するサイドウォールスペ
ーサ32Ａが形成される。その後の形成工程は、第１の実
施例と同様であるため、その説明を省略する。

【００５４】このようにして、本発明の第２の実施例に
係るＭＯＳＦＥＴの製造方法では、図６に示したよう
に、Ｓｉ基板３１上の全面にＢＰＳＧ膜３２が形成され
た後、基板３１がＲＩＥ処理され、さらに、基板３１が
リフロー処理されている。このため、第１の実施例と同
様に、ゲート電極Ｇの両側壁からＳｉ基板３１にかけて
緩やかな傾斜を有するサイドウォールスペーサ32Ａが形
成される結果、当該スペーサ32Ａに接して不図示のシリ
サイド層が形成されても、そのシリサイド層と、ｎ^-型
の拡散層３３との間に十分な離隔距離αが介在すること
で、第１の好適な実施例と同様に接合破壊が防止され、
寄生抵抗が抑制される。

【００５５】本発明の各実施例ではｎチャネル型のＭＯ
ＳＦＥＴの製造方法について説明したが、シリコン基板
をｎ型とし、不純物を５価から３価に代えることで、ｐ
チャネル型のＭＯＳＦＥＴを同様に形成することができ
る。また、ＳｉＯ₂膜２２やＢＰＳＧ膜３２を平坦化す
る工程は、ＳＯＧ溶液をＳｉ基板２１や３１に塗布し、
その後、ＳＯＧ溶液のスピン処理することによっても、
同様に行うことができる。

【００５６】さらに、Ａｒスパッタのエッチング条件又
はＳＯＧ材料を適宜に選択することにより、ゲート電極
Ｇによる段差を低減することができ、平坦化形状も改善
される。なお、ＳｉＯ₂膜２２やＢＰＳＧ膜３２が平坦
化されていると、近接した回路素子を相互に接続する局
所配線を形成する場合に、エッチングによる残渣が生じ
難くくなる。（第３実施例）実施例の説明の前にＳＲＡＭセルの簡単
な等価回路と、その平面構成を説明しておく。

【００５７】図７は、本発明の一実施例が適用されるＳ
ＲＡＭセルの等価回路図である。そのＳＲＡＭセルは、
ｐチャネル負荷トランジスタＱ₁、Ｑ₂とｎチャネル駆
動トランジスタＱ₃、Ｑ₄からなる２つのＣＭＯＳイン
バータを有している。一方のＣＭＯＳインバータを構成
する負荷トランジスタＱ₁と駆動トランジスタＱ₃の各
ゲートは他方のＣＭＯＳインバータの駆動トランジスタ
Ｑ₄のドレインに接続される。また、同じように他方の
ＣＭＯＳインバータを構成する負荷トランジスタＱ₂と
駆動トランジスタＱ₄の各ゲートは他方のＣＭＯＳイン
バータの駆動トランジスタＱ₃のドレインに接続され
る。さらに、２つの駆動トランジスタＱ₃，Ｑ₄の各ド
レインはｎチャネル転送トランジスタＱ₅，Ｑ₆の２つ
のソース／ドレインを介してビットラインＢＬ，反転信
号ＢＬ（以下、ＢＬバーと称する。）に接続されてい
る。なお、“ソース／ドレイン”という場合には、ソー
ス、ドレインのいずれの機能を有する部分を指す（以下
の説明でも同様である）。

【００５８】さらに、２つの負荷トランジスタＱ₁，Ｑ
₂の各ソースには電圧Ｖccが印加され、２つの駆動トラ
ンジスタＱ₃，Ｑ₄の各ソースには電圧Ｖssが印加され
ている。さらに、２つの転送トランジスタＱ₅，Ｑ₆の
各ゲートにはワードラインＷＬが接続されている。次
に、ＳＲＡＭセルのデバイスの平面構成を図８を参照し
ながら説明する。

【００５９】図８において、シリコンよりなる半導体基
板４１には、Ｎウェル４２とＰウェル４３が形成されて
いる。そのＮウェル４２とＰウェル４３の表面には、Si
O₂よりなるフィールド酸化膜４４が選択酸化法により形
成されている。Ｎウェル４２においては、そのフィール
ド酸化膜４４により平面が略Ｔ字形の第一の活性領域４
５が区画され、また、Ｐウェル４３においては、フィー
ルド酸化膜４４により平面が略Ｕ字形の第二の活性領域
４６が区画されている。第一及び第二の活性領域４５，
４６は、Ｕ字の底部とＴ字の頭部が間隔をおいて向かい
合うような位置関係となっている。

【００６０】第一の活性領域４５と第二の活性領域４６
には、２つのストライプ状のデュアルゲート４７，４８
が分離して〔spaced apart from each other〕形成され
ている。これらのデュアルゲート４７，４８は第一の活
性領域５のＴ字の横線に対応する領域を直交して通過す
るとともに、第二の活性領域４６のＵ字の下線に対応す
る領域を跨ぐように配置されている。また、第二の活性
領域４６にうちＵ字の２本の縦線と直交する方向には、
ワードライン４９が形成されている。第一及び第二の活
性領域４５，４６では、デュアルゲート４７，４８及び
ワードライン４９はゲート絶縁膜を介してＮウェル４
２、Ｐウェル４３の上に形成されている。

【００６１】デュアルゲート４７，４８のうち第一の活
性領域４５に重なる部分は、図７に示す負荷トランジス
タＱ₁，Ｑ₂のゲート電極として機能し、また、第二の
活性領域４６に重なる部分は、駆動トランジスタＱ₃，
Ｑ₄のゲート電極として機能する。さらに、ワードライ
ン４９のうち第二の活性領域４６に重なる部分は、転送
トランジスタＱ₅，Ｑ₆のゲート電極として機能する。

【００６２】なお、デュアルゲート４７，４８とワード
ライン４９は、同一層の多結晶シリコン層又はアモルフ
ァスシリコン層から形成されている。第一及び第二の活
性領域４５，４６の間のフィールド酸化膜４４の上にあ
る２つのデュアルゲート４７，４８のそれぞれの上面は
SiO₂膜６１で覆われ、その絶縁膜６１には開口部６２が
デュアルゲート４７，４８の延在方向に対して互いに斜
めとなる位置に形成され、その開口部６２内にはシリサ
イド層５０ａ，５０ｂが形成されている。２つのデュア
ルゲート４７，４８のうち、シリサイド層５０ａ，５０
ｂよりも第一の活性領域４５側にある領域にｐ型不純物
が導入され、また、第二の活性領域４６側の領域にはｎ
型不純物が導入されている。

【００６３】また、デュアルゲート４７，４８の周囲に
は絶縁性のサイドウォールが形成され、このサイドウォ
ールの側面の傾斜角は５３〜７５°となっている。サイ
ドウォールについては、後に詳細に説明する。第一の活
性領域４５のうちデュアルゲート４７，４８に重ならな
い領域にはｐ型不純物拡散層５１が形成され、さらに、
第二の活性領域４６のうちデュアルゲート４７，４８に
重ならない領域にはｎ型不純物拡散層５２が形成されて
いる。ｐ型不純物拡散層５１及びｎ型不純物拡散層５２
の表面には、図示しないシリサイド層が形成されてい
る。

【００６４】ｐ型不純物拡散層５１は負荷トランジスタ
Ｑ₁，Ｑ₂のソース領域、ドレイン領域となり、ｎ型不
純物拡散層５２は、駆動トランジスタＱ₃，Ｑ₄のソー
ス領域、ドレイン領域、および転送トランジスタＱ₅，
Ｑ₆のソース／ドレイン領域となる。負荷トランジスタ
Ｑ₁，Ｑ₂及び駆動トランジスタＱ₃，Ｑ₄から２組の
ＣＭＯＳインバータを形成し、さらにクロスカップリン
グを行うために、２つの局所配線５３，５４が形成され
ている。

【００６５】これらの局所配線５３，５４は、略Ｔ字型
の平面形状となっている。これらの局所配線５３，５４
を介して負荷トランジスタＱ₁，Ｑ₂のドレイン領域と
駆動トランジスタＱ₃，Ｑ₄のドレイン領域が接続され
ている。また、それらの局所配線５３（又は５４）は、
一方のデュアルゲート４７（又は４８）を越えて他方の
デュアルゲート４８（又は４７）のシリサイド層５０ｂ
（又は５０ａ）に接続されている。

【００６６】なお、６つのトランジスタＱ₁〜Ｑ₆は図
示しない層間絶縁膜で覆われる。そして、２つの負荷ト
ランジスタＱ₁，Ｑ₂の共通なソース領域の上にはＶcc
電源配線を接続するためのコンタクホール５５が形成さ
れている。また、２つの駆動トランジスタＱ₃，Ｑ₄の
共通なソース領域の上にはＶss電源配線を接続するため
のコンタクトホール５６が形成されている。さらに、２
つの転送トランジスタＱ₅，Ｑ₆のうち局所配線に接続
されない２つのソース／ドレイン領域にはビットライン
ＢＬ，ＢＬバーを接続するためのコンタクトホール５
７，５８が形成されている。なお、コンタクトホール５
５〜５８の下には局所配線５３，５４と同じ工程で形成
されたコンタクトパッドＣＰが配置されている。

【００６７】次に、図８に示したＳＲＡＭセルの形成工
程を図９、図１０に基づいて説明する。なお、図９、図
１０は、図８のＩ−Ｉ線断面図である。まず、図９(a)
に示すように、上記したシリコン基板４１のうち第一及
び第二の活性領域４５，４６を区画する素子分離用のシ
リコン酸化膜（フィールド酸化膜）４４を２５０nmの厚
さに成長した後に、第一及び第二の活性領域４５，４６
にゲート酸化膜（不図示）を形成し、ついで膜厚１８０
nmの多結晶シリコン層と膜厚８２nmの第一のSiO₂層６１
を全体に形成する。

【００６８】続いて、フォトリソグラフィー法により第
一のSiO₂層６１をパターニングして局所配線を接続する
部分に開口部６２を形成する。さらに、第一のSiO₂層６
１及び多結晶シリコン層をパターニングして第一及び第
二のデュアルゲート４７，４８を形成し、同時にワード
ライン４９を形成する。なお、２つのデュアルゲート４
７，４８のうち、開口部６２よりも第一の活性領域４５
側にはｐ型不純物が導入され、また、第二の活性領域４
６側にはｎ型不純物が導入されている。

【００６９】その後に、２つのデュアルゲート４７，４
８をマスクにして、３×１０¹³／cm ²程度の低ドーズ量
でｐ型不純物を第一の活性領域４５に導入し、また、３
×１０¹³／cm²程度の低ドーズ量でｎ型不純物を第二の
活性領域４６に導入する。次に、図９(b) に示すよう
に、基板全体に第二のSiO₂膜６３をＣＶＤにより１００
nmの厚さに成長する。その後で、図９(c) に示すよう
に、第二のSiO₂膜６３をＲＩＥにより略垂直方向にエッ
チングして第一及び第二のデュアルゲート４７，４８の
側部に残し、これを第一のサイドウォール６４とする。
この場合のＲＩＥは、ナローギャップ型エッチャーを使
用し、反応ガスとしてCF₄、CHF₃、Arをそれぞれ６０sc
cm、６０sccm、７５０sccmの流量で反応室内に導入し、
反応室内の圧力を１２００mTorr とし、また、基板を挟
む電極に印加する高周波電力を１２０Ｗとする。

【００７０】その後に、第一のサイドウォール６４と２
つのデュアルゲート４７、４８をマスクに使用して１×
１０¹⁵／cm²程度の高ドーズ量でｐ型不純物を第一の活
性領域４５に導入し、また、１×１０¹⁵／cm²程度の高
ドーズ量でｎ型不純物を第二の活性領域４６に導入す
る。次に、図９(d) に示すように、基板全体に第三のSi
O₂膜６５をＣＶＤにより１００nmの厚さに成長した後
に、デュアルゲート４７，４８の斜め上にある第三のSi
O₂膜６５の凹凸をなだらかにするためにアルゴンスパッ
タエッチングを行う。アルゴンスパッタエッチングの条
件は、ＲＩＥ型エッチャーを使用し、エッチング室にア
ルゴンを２９０sccm、エッチング室内の圧力を１００mT
orr 、電極に印加する高周波電力パワーを７００Ｗ、エ
ッチング時間２５秒である。

【００７１】アルゴンスパッタエッチングが施された第
三のSiO₂膜６５は図９(e) のようになる。この後に、図
１０(a) に示すように、第三のSiO₂膜６５をＲＩＥによ
り略垂直方向にエッチングして第一のサイドウォール６
４の側部に残し、これを第二のサイドウォール６６とし
て使用する。この場合のエッチングは、第一のサイドウ
ォール６４を形成する際のエッチングと同じ条件で行
う。

【００７２】第二のサイドウォール６６の外面の傾斜角
は第一のサイドウォール６４に比べて緩やかであり、さ
らに、デュアルゲート４７，４８のうち第一のSiO₂膜６
１に覆われた領域では覆われない領域に比べて第二のサ
イドウォール６６の傾斜角は大きい。そして、第一のSi
O₂膜６１に覆われた領域の第二のサイドウォールの外面
のうち最も大きい傾斜角（以下、最大傾斜角という）を
５５°〜７５°となるように調整する。その最大傾斜角
の調整は、第一のサイドウォール６４を構成する第二の
SiO₂層６３の膜厚や第二のサイドウォール６６を構成す
る第三のSiO₂層６５の膜厚を変えたり、アルゴンスパッ
タエチングの時間を変えることにより行う。最大傾斜角
の意味は、サイドウォールが丸みを帯びているために、
一つのサイドウォールにおいて傾斜が連続的に変化して
いて、そのうちの最大値があることと、デュアルゲート
高さが２種類あるため、高い方のゲート側壁に形成され
るサイドウォールの方が、より大きな最大傾斜をもつこ
との２つを合わせたもの。すなわち、各種ゲートのサイ
ドウォールについて、そのうち最大の傾斜角度のことを
いっている。最大傾斜角の詳細については後述する。

【００７３】このように第一及び第二のサイドウォール
６４，６６を形成した後に、低濃度と高濃度で導入され
たｐ型不純物とｎ型不純物をアニールにより活性化し
て、デュアルゲート４７，４８の両側の第一の活性領域
４５にＬＤＤ構造のｐ型不純物拡散層（ソース／ドレイ
ン領域）５１を形成するとともに、デュアルゲート４
７、４８の両側の第二の活性領域４６にＬＤＤ構造のｎ
型不純物拡散層（ソース／ドレイン領域）５２を形成す
る。

【００７４】続いて、ＰＶＤ法により膜厚８nmのコバル
ト層（不図示）、膜厚３０nmの窒化チタンよりなるキャ
ップ層（不図示）を基板全体に形成する。その後に、図
１０(b) に示すように、温度５５０℃でシリコン基板４
１とコバルト層を合金化してシリコン基板４１のうちの
第一及び第二の活性領域４５，４６とデュアルゲート４
７，４８の開口部６２内にそれぞれコバルトシリサイド
層５０ａ，５０ｂ，５０ｃを形成する。ついで、未反応
のコバルト層とキャップ層を剥離する。

【００７５】次に、クロスカップリング用の局所配線を
形成するために、ＰＶＤ法によってチタン（Ti）層と窒
化チタン（TiN ）層からなる金属層６７をそれぞれ例え
ば１０nm、２０nmの厚さに基板全体に形成する。なお、
Ti層とTiN 層の膜厚の詳細については後述する。続い
て、図１０(c) に示すように、金属層６７の上にレジス
トを塗布した後にこれを露光、現像して、局所配線形成
領域を覆うレジストパターン６８を形成する。これと同
時に、第一及び第二の活性領域４５，４６のうち２つの
デュアルゲート４７，４８に挟まれた領域及びその周辺
とワードライン４９の隣の領域及び周辺にある配線コン
タクト領域をそれぞれレジストパターン６８によって覆
う。

【００７６】そして、図１０(d) に示すように、レジス
トパターン６８に覆われない領域の金属層６７をエッチ
ングにより除去し、続いて、レジストパターン６８に覆
われない第二のサイドウォール６６の側方に残った金属
層６７を除去するためにオーバエッチングを行う。この
場合のエッチングはＥＣＲ型エッチャーを使用して行わ
れ、エッチング室内には反応ガスとしてCl₂、BCl₃、N₂
をそれぞれ２４８sccm、６４sccm、６３sccmで導入し、
エッチング室内の圧力を１０mTorr とし、また、プラズ
マ発生用マイクロ波のパワーを８００Ｗ、電極に印加す
る高周波電源のパワーを５０Ｗとする。オーバエッチン
グは、平坦領域での金属層６７を除去する時間を１００
％とした場合にその１７０〜２００％のエッチング量
（時間）で行う。このオーバエッチングによれば第二の
サイドウォール６６の側部には金属層６７は残存せず、
しかもシリコン基板４１に溝が形成されることもなく、
また第一及び第二の活性層４５，４６にあるコバルトシ
リサイド層５０ｃのエッチング量は許容できる程度であ
った。このオーバエッチングについては後述する。

【００７７】クロスカップリングのために残された金属
層６７を局所配線５３，５４として使用し、その他の領
域に残された金属層６７をコンタクトパッドＣＰとして
使用する。次に、レジストパターン６８をバレル型アッ
シャーを用いて除去すると、図８及び図１０(e) に示す
ＳＲＡＭセルが完成する。アッシング条件として、反応
ガスとして酸素、アルゴンをそれぞれ１００sccm、１５
０sccmずつ反応室に導入し、５００Ｗのプラズマ発生用
マイクロ波を導入し、さらに反応室内の圧力を１Torrと
する。

【００７８】この後に、図示しないが、層間絶縁膜、Ｖ
ss配線、Ｖcc配線、ビット線を形成する。図８のII−II
線の断面を図１１に示す。図１１において符号６９はＳ
ＲＡＭセルを覆う層間絶縁膜、５６は、コンタクトパッ
ドＣＰの上の層間絶縁膜６９に形成された開口部、７１
は、層間絶縁膜６９の上に形成され且つ開口部７０と、
コンタクトパッドＣＰを介して不純物拡散層５２に接続
されるＶss配線を示している。

【００７９】以上のように、デュアルゲート４７，４８
の側部の第二のサイドウォール６６の最大傾斜角θを５
５〜７５°としたところ、局所配線５３，５４を形成す
る際のオーバエッチングによってシリコン基板４１での
溝の形成や、第一及び第二の活性領域４５，４６のコバ
ルトシリサイド層５０ｃの急激な薄層化を避けることが
できた。なお、以上では、ＳＲＡＭセルの部分のみ説明
したが、論理回路を同時に形成させることができること
は言うまでもない。

【００８０】次に、第二のサイドウォール６６形成工程
でのアルゴンスパッタエッチング時間と第一及び第二の
サイドウォールを構成するSiO₂膜６３，６５の膜厚とを
変えてデュアルゲート４７，４８の両側に形成される第
二のサイドウォール６６の最大傾斜角θ（図１２）の変
化を調査したところ表１に示すような結果が得られた。
実験に際してはデュアルゲート４７，４８（以下、配線
ともいう）の高さを一定にした。

【００８１】

【表１】

【００８２】表１は、第二のサイドウォール６６の最大
傾斜角θの制御が可能であることを示している。第一の
サイドウォール６４となる第二のSiO₂膜６３の膜厚や第
二のサイドウォール６６となる第三のSiO₂膜６５の膜厚
を厚くするほど最大傾斜角θが小さくなることがわか
る。一方、第三のSiO₂膜６５へのアルゴンスパッタエッ
チングの時間を長くするほど最大傾斜角θが小さくなる
ことがわかる。

【００８３】次に、サイドウォールの傾斜角と局所配線
形成の際のオーバーエッチング量の関係を説明する。図
１５に示すように、配線４７，４８とサイドウォール６
６の上に膜厚ｔの金属層６７を形成し、サイドウォール
６６の側面の傾斜角θ₁が均一とした場合に、サイドウ
ォールの側方の金属層６７の垂直方向の厚さＴは、Ｔ＝
ｔ／ cosθ₁と表せる。

【００８４】そして、配線の上の金属層をエッチングに
より除去した後にはサイドウォールの側方に残るる金属
層６７は（Ｔ−ｔ）の厚さとなっている。この厚さ（Ｔ
−ｔ）の金属層を除去するためにオーバーエチングが必
要となる。即ち、オーバーエッチング量（厚さ）Ｔ
₁は、式（１）で表せる。Ｔ₁＝ｔ（１/cosθ₁−１） ……（１）ただし、ｔ/cosθがサイドウォール６６の高さ（ゲート
高さ）ｈよりも大きい場合のオーバーエッチング量Ｔ₁
は式（２）となる。

【００８５】Ｔ₁＝ｈ−ｔ ……（２）局所配線５３，５４のパターンを形成するための最小限
のエッチング量に対するオーバーエッチング量の比（Ｔ
₁／ｔ）を示すと、図１６のような結果が得られる。具
体的に数値をあげると、ゲートの高さｈを２４０nm、金
属層６７の成長膜厚ｔを３０nmとすれば、傾斜θがθ≧
８２．８°になるとｔ/cosθ＞ｈとなるので、式（２）
からＴ₁／ｔ（＝ｈ／ｔ−１）は７００％と一定にな
る。また、実験によれば、基板が掘られないためには、
オーバーエッチング量Ｔ₁を１００nm以下にする必要が
あり、金属層６７の成長膜厚ｔが３０nmの場合には、Ｔ
₁／ｔ比を３３０％以下、即ち傾斜角θ₁を７５≧θ₁
にする必要がある。なお、Tiを２０nm、TiN を１０nmの
厚さに積層してなる金属層６７のシート抵抗が２０Ω／
□であることから、局所配線５３，５４となる金属層６
７の膜厚は３０nm程度が最小値と考えられている。

【００８６】図１６から明らかなように傾斜角θ₁が７
５°以上になると、エッチング残りを除去するためのオ
ーバーエッチング量が急速に増加するため、基板が掘ら
れて溝が形成される恐れが大きくなる。しかも、傾斜角
θ₁が７５°以上になると、オーバエッチング量の制御
を高い精度でだしにくくなるという不都合もある。した
がって、傾斜角θ₁は７５°以下にする必要がある。サ
イドウォール６６の側面の傾斜角θ₁が不均一な場合に
は、最大傾斜角θを７５°にする。

【００８７】次に、サイドウォール６６の側面の傾斜角
θ₁と金属層の厚さｔとエッチング時間とオーバーエッ
チング量を変えて、金属層６７の残留物の有無、基板の
掘られの有無について調査したところ、表２のような実
験結果が得られた。なお、金属層６７はTi層とTiN 層の
二層構造からなる。

【００８８】

【表２】

【００８９】表２によれば、傾斜角θ₁が５３〜５６°
の場合には金属層６７の膜厚が７０nmであっても、金属
残留物が無く、基板の掘られも無かった。これに対し
て、傾斜角θ₁が５８〜６７°の場合には、膜厚が７０
nmと厚い場合には基板の掘られを無くし、かつ金属層６
７の残留物を完全に除去することができなかった。傾斜
角θが６７°であって金属層６７の膜厚が７０nmの場合
には、式（１）からオーバエッチング量Ｔ₁が１０９nm
となり、この場合基板の掘られが生じた。一方、傾斜角
５６°、金属層膜厚７０nmの場合にオーバエッチング量
を８４nmとしたところ、表２から明らかなように基板の
掘られをなくすことができる。従って、基板掘られが生
じないためには、オーバエッチング量が１００nm程度が
上限と考えられる。

【００９０】次に、サイドウォール６６の幅からサイド
ウォール６６の最大傾斜角θの下限をもとめてみる。本
実施例のＳＲＡＭセルでは、図１１に示すように２つの
デュアルゲート４７，４８の間の不純物拡散層５２にＶ
ss配線７１を接続する構造を採用している。図１２は図
１１の一部を示し、図１２に示すゲート間隔Ｓは、例え
ばKrF エキシマレーザによるステッパを用いて実験した
ところ、ゲート長Ｌが０．２４μｍのときに０．３６μ
ｍ程度が限界となった。この場合、ＳＲＡＭセルの微細
化を阻害せずに、Ｖss配線７１と不純物拡散層５２を接
続するためには、そのようなゲート間隔Ｓでコンタクト
領域が確保されることが必要となる。

【００９１】従って、リソグラフィーの限界以下となら
ないために、Ｓ≧１．５Ｌの条件が必要になる。また、
ゲート間隔ＳでＶss配線７１のコンタクトをとるために
は、コンタクタ幅Ｃは、Ｃ＝Ｓ−２Ｘ＞０（即ち、Ｓ＝
１．５ＬならＸ＜０．７５Ｌ）の条件を満たす必要があ
る。また、最大傾斜θの場合のサイドウォール幅Ｘの最
小値は、直線的な場合に限られ、ゲート高さ（サイドウ
ォール高さ）をｈとすると、Ｘ＝ｈ／tan θとなる。ゲ
ート高さｈは、デュアルゲート４７，４８をマスクにし
てイオン注入する際にイオンが突き抜けて基板に導入さ
れることを防止できる大きさが必要となり、実験的に
０．２４μｍ程度となる。

【００９２】したがって、微細化を阻害しないことを考
慮した場合に、サイドウォール６６の幅Ｘはゲート間隔
Ｓの半分以下となるので、０．１８＞Ｘの条件を満たす
必要がある。したがって、サイドウォール６６の最大傾
斜角θは、Ｘ＝０．２４／tan θであることから、θ＞
５３°となる必要がある。

【００９３】最後にエッチング条件と金属層／二酸化シ
リコン選択比との関係を説明する。ＥＣＲエッチャーを
用いて金属層６７をオーバエッチングする際に、フィー
ルド酸化膜４４（SiO₂）に対する金属層６７のエッチン
グ選択比を高くすることによって基板での溝の形成が防
止される。SiO₂に対する金属層６７のエッチング選択比
（以下、対酸化膜選択比という）は、ガス流量、マイク
ロ波のパワーにはあまり依存しないことが実験的に確認
されている。

【００９４】これに対して、エッチング雰囲気の圧力を
上げると、SiO₂と金属層６７の双方のエッチング速度は
減少するが、図１３に示すように対酸化膜選択比は大き
くなった。また、高周波電源のパワーを下げると、SiO₂
と金属層６７の双方のエッチング速度は減少するが、図
１４に示すように対酸化膜選択比は大きくなった。

【００９５】エッチングガスとしてCl₂を２４８sccm、
BCl₃を６４ccm 、N₂を６３sccm導入し、マイクロ波のパ
ワーを８００Ｗ、高周波電源電力を５０Ｗ、エッチング
雰囲気圧力を１０mTorr として条件下では、TiＮとTiの
二層構造の金属層６７のエッチング速度は９３nm／min
となり、また、コバルトシリサイド層５０ｃのエッチン
グ速度は９nm／min となった。エッチング速度は、シー
ト抵抗の増大から求めた結果である。

【００９６】逆にいえば、TiＮとTiからなる金属層６７
のオーバーエッチング量が９３nm（上記したように、上
限は１００nm）のときにコバルトシリサイド層５０ｃは
約半分の９nmエッチングされることになり、シート抵抗
は５割程度増大する。従って、コバルトシリサイド層５
０ｃのシート抵抗の増加を抑制する必要があれば、金属
層６７の膜厚を薄くすることが重要である。表２におけ
る傾斜角度５８−６７°のベストモードでオーバーエン
チング量は１７０％であるので、金属層の膜厚を３０nm
のときには、オーバーエッチング量が５１nm（３０×
１．７）となり、オーバエッチングによるコバルトシリ
サイド層５０ｃのシート抵抗の増加は２６％程度にとど
まる。

【００９７】

【発明の効果】以上述べたように本発明によれば、半導
体基板の上に形成されたゲート電極と、ゲート電極の下
の半導体基板に形成された第１の不純物拡散層と、第１
の不純物拡散層に隣接して形成され、かつ、第１の不純
物拡散層の濃度よりも高い濃度により形成された第２の
不純物拡散層と、ゲート電極の側壁から第１の不純物拡
散層及び一部の第２の不純物拡散層の上にかけて膜厚を
緩やかに減少させたサイドウォールとを設けるようにし
たので、緩やかな斜面を有して形成されたサイドウォー
ルの下に第２の不純物拡散層が回り込んだ状態になり、
第１の不純物拡散層から十分に離された位置にある第２
の不純物拡散層の上にシリサイド層を形成でき、これに
より、第１の不純物拡散層とシリサイド層との間の直接
的な接触を防止して寄生抵抗を低下することができる。

【００９８】また、サイドウォールの下に廻り込む状態
を有した第２の不純物拡散層の上にシリサイド層が設け
られ、シリサイド層が第１の不純物拡散層よりも深い第
２の不純物拡散層に設けらるため、シリサイド層と第１
の不純物拡散層との間には、十分な離隔距離を確保して
接合破壊を防止できる。本発明の半導体装置の製造方法
によれば、ゲート電極が形成された半導体基板に絶縁膜
を形成する工程と、この絶縁膜を平坦化する工程と、平
坦化された絶縁膜を異方性エッチングしてゲート電極の
側部にサイドウォールを形成するようにしたので、ゲー
ト電極の壁から半導体基板にかけて緩やかな傾斜を有す
るサイドウォールを形成することができる。

【００９９】なお、本発明の半導体装置の製造方法で
は、不純物を含む絶縁性シリコン化合物を半導体基板の
全面に形成し、その後、絶縁性シリコン化合物を異方性
エッチングし、異方性エッチングされた絶縁性シリコン
化合物をリフロー処理する工程が含まれるので、これに
よっても、ゲート電極の壁から半導体基板にかけて緩や
かな傾斜を有するサイドウォールを形成できる。

【０１００】本発明の半導体装置の製造方法では、ＳＯ
Ｇ溶液を半導体基板に塗布し、その後、ＳＯＧ溶液のス
ピン処理する工程が含まれる。これによっても、ゲート
電極の壁から半導体基板にかけて緩やかな傾斜を有する
サイドウォールを形成できる。本発明は、さらに、ゲー
トとサイドウォールの一部を含む領域に局所配線を形成
する場合に、そのサイドウォールの最大傾斜角度を７５
°以下とし、しかもそのサイドウォールの幅をゲート電
極の幅の０．７５倍となるようにしている。サイドウォ
ールの最大傾斜角度を７５°以下にすると、サイドウォ
ールの側部に局部的に残存する局所配線用の金属層を除
去するためのオーバーエッチング量が少なくて済み、こ
れにより基板に溝が形成されることを防止できる。しか
も、最大傾斜角度が７５°以下にすることによりオーバ
エッチング量の制御が容易となる。また、サイドウォー
ルの幅を、ゲート電極の０．７５倍以下にすることによ
ってゲート電極相互の間隔をリソグラフィーの限界まで
縮小しながらサイドウォールを形成できることになる。
そして、そのようなゲート間隔を設けると、ゲート電極
の間の不純物拡散層に上側の配線を接続するスペースが
十分に確保できることになる。

【０１０１】また、サイドウォールの最大傾斜角度は５
５°以上にしているので、ゲート間隔を十分確保するこ
とがきる。さらに、局所配線を形成する際のオーバーエ
ッチング量が１００nm以下にすると、基板に溝が形成さ
れることを防止できる。

【図面の簡単な説明】

【図１】本発明に係る原理的な半導体装置の構造図であ
る。

【図２】本発明の第１実施例に係るＭＯＳＦＥＴの断面
構造図である。

【図３】本発明の第１実施例に係るＭＯＳＦＥＴの製造
工程を示す断面図（その１）である。

【図４】本発明の第１実施例に係るＭＯＳＦＥＴの製造
工程を示す断面図（その２）である。

【図５】本発明の第１実施例に係るＭＯＳＦＥＴのゲー
ト電極周辺の断面図である。

【図６】本発明の第２実施例に係るＭＯＳＦＥＴの形成
工程図である。

【図７】本発明の第３実施例に係るＳＲＡＭセルの等価
回路図である。

【図８】本発明の第３実施例に係るＳＲＡＭセルの平面
図である。

【図９】本発明の第３実施例に係るＳＲＡセルの局所配
線の形成工程を示す断面図（その１）である。

【図１０】本発明の第３実施例に係るＳＲＡセルの局所
配線の形成工程を示す断面図（その２）である。

【図１１】本発明の第３実施例に係るＳＲＡセルのII−
II線断面図である。

【図１２】図１１の一部を示す断面図である。

【図１３】本発明の第３実施例の局所配線に使用するＴ
ｉＮと酸化膜のエッチング選択比（ＴｉＮ／酸化膜）に
対する圧力の影響を示す図である。

【図１４】本発明の第３実施例の局所配線に使用するＴ
ｉＮと酸化膜のエッチング選択比（ＴｉＮ／酸化膜）に
対するＲＦパワーの影響を示す図である。

【図１５】本発明の第３実施例の局所配線となる金属層
のエッチング量を示す図である。

【図１６】本発明の第３実施例の局所配線となる金属層
の膜厚に対するオーバーエッチング量の大きさとサイド
ウオールの傾斜角の関係を示す図である。

【図１７】従来技術に係るＭＯＳＦＥＴの形成工程を示
す断面図である。

【図１８】図１７に示したＭＯＳＦＥＴに関する問題点
を説明するゲート電極周辺の断面図である。

【図１９】従来技術に係る局所配線の形成工程を示す断
面図である。

【符号の説明】

１１半導体基板１２絶縁膜１３，１４不純物拡散層１５シリサイド層２１シリコン基板２２Ａサイドウオールスペーサ２２Ｂゲート酸化膜２３ｎ^-型不純物拡散層２４ｎ⁺型不純物拡散層２５Ｔｉシリサイド層３２ＢＰＳＧ膜４１シリコン基板（半導体基板）４５，４６活性領域４７，４８デュアルゲート５０ａ，５０ｂ．５０ｃシリサイド層５３，５４局所配線６１，６３，６５ SiO₂膜６２開口部６４，６６サイドウオール６７金属層６８レジストパターン６９層間絶縁膜７０開口部７１Ｖss

フロントページの続き (72)発明者林浩美神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者橋本浩一神奈川県川崎市中原区上小田中1015番地富士通株式会社内

Claims

【特許請求の範囲】

【請求項１】半導体基板上に設けられたゲート電極と、前記ゲート電極の側壁に設けられた絶縁膜からなるサイ
ドウォールと、前記ゲート電極の下層部の両側に設けられた低濃度の不
純物拡散層と、前記低濃度の不純物拡散層に隣接して前記絶縁膜の下層
部に廻り込む状態を有して設けられた高濃度の不純物拡
散層と、前記低濃度の不純物拡散層から離れた状態で、前記高濃
度の不純物拡散層上に設けられたシリサイド層とを備え
ることを特徴とする半導体装置。
【請求項２】半導体基板上に形成された電極または配線
と、前記ゲート電極の側壁に形成された絶縁膜からなるサイ
ドウォールとを備え、前記サイドウォールの最大傾斜角度が７５°以下であ
り、該サイドウォールの幅が前記電極または配線の幅の
０．７５倍よりも狭く、しかも該電極または配線の上と
前記サイドウォールの上の一部には局所配線が形成され
ていることを特徴とする半導体装置。
【請求項３】前記絶縁性サイドウォールの上の前記局所
配線の前記半導体基板の主面に垂直な方向の厚さは、前
記ゲート電極の上の局所配線の厚さよりも１００nm以下
の量で厚くなっていることを特徴とする請求項２記載の
半導体装置。
【請求項４】前記絶縁性サイドウォールの最大傾斜角度
は、５５°以上であることを特徴とする請求項２記載の
半導体装置。
【請求項５】ゲート電極が形成された半導体基板に絶縁
膜を形成する工程と、前記絶縁膜を平坦化する工程と、平坦化された前記絶縁膜を異方性エッチングして前記ゲ
ート電極の側壁に絶縁性膜からなるサイドウォールを形
成する工程とを有することを特徴とする半導体装置の製
造方法。
【請求項６】前記半導体基板に絶縁膜を形成する前に、
前記ゲート電極の両側の半導体基板に第１の濃度の不純
物拡散層を形成する工程が含まれる請求項５記載の半導
体装置の製造方法。
【請求項７】前記絶縁膜を平坦化する工程には、絶縁性シリコン化合物を前記半導体基板の全面に形成
し、その後、該絶縁性シリコン化合物をアルゴンプラズ
マによりエッチングする工程が含まれる請求項５記載の
半導体装置の製造方法。
【請求項８】前記絶縁性シリコン化合物を形成する前
に、別の絶縁膜を全面に形成し、ついで該絶縁膜を略垂
直にエッチングして、前記ゲート電極の側部に別の絶縁
性サイドウォールを形成する工程を有することを特徴と
する請求項５記載の半導体装置の製造方法。
【請求項９】前記絶縁膜を平坦化する工程には、ＳＯＧ溶液を前記半導体基板に塗布し、その後、前記Ｓ
ＯＧ溶液のスピン処理する工程が含まれるクレーム５記
載の半導体装置の製造方法。
【請求項１０】前記絶縁膜を平坦化する工程には、不純物を含む絶縁性シリコン化合物を前記半導体基板の
全面に形成し、その後、該絶縁性シリコン化合物を異方
性エッチングし、異方性エッチングされた該絶縁性シリ
コン化合物をリフロー処理する工程が含まれる請求項５
記載の半導体装置の製造方法。
【請求項１１】前記側壁絶縁膜を形成した後に、前記ゲ
ート電極の両側の半導体基板に第２の濃度の不純物拡散
層を形成する工程が含まれる請求項５記載の半導体装置
の製造方法。
【請求項１２】半導体基板上に絶縁膜を介してゲート
電極を形成する工程と、前記ゲート電極の側部に絶縁性膜からなるサイドウォー
ルを形成する工程と、前記ゲート電極、前記サイドウォール及び前記半導体基
板の上に導電層を形成する工程と、前記ゲート電極を含む領域にマスクを形成して前記導電
層の一部を覆う工程と、前記導電層をエッチングして局所配線のパターンを形成
した後に、前記サイドウォールの側部に残った前記導電
層を１００nm以下のオーバーエッチング量で除去する工
程を有することを特徴とする半導体装置の製造方法。
【請求項１３】前記サイドウォールの最大傾斜角は、５
５〜７５°であることを特徴とする請求項１２記載の半
導体装置の製造方法。