JP3039419B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に絶縁ゲート型電界効果トランジ
スタの半導体装置及びその製造方法に関する。
の製造方法に関し、特に絶縁ゲート型電界効果トランジ
スタの半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】半導体装置の高集積化に伴ない、素子寸
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳトランジスタとも記す）の微細化に
おいては、短チャネル効果が問題となることが知られて
おり、この単チャネル効果を抑制する方法の一つとし
て、トランジスタのソース、ドレインの拡散層深さを浅
くすることが考えられている。しかし、単に拡散層を浅
くする方法では、シート抵抗の増大や配線材料とのコン
タクト抵抗の増大などの問題がある。そこで、単チャネ
ル効果を抑制する方法として、図６に示す方法が提案さ
れている（特開平２−８４７４０号公報）。この方法
は、図６（ａ）に示すように、Ｎ型Ｓｉ基板３０１上に
素子分離酸化膜（ＬＯＣＯＳ）３０２を形成した後、酸
化膜を形成し、さらにＣＶＤ法によりポリシリコン膜を
成長する。次に、フォトリソグラフィ技術によるパター
ニングを行い、ゲート酸化膜３０３とゲート電極３０４
を形成する。次に、ＣＶＤ法を用いシリコン酸化膜３０
５を成長させる。次に、図６（ｂ）に示すように、異方
性ドライエッチングでエッチングして、サイドウォール
を形成する。次に、図６（ｃ）に示すように、Ｓｉ基板
上及びゲート電極上に選択的にＳｉ膜３０６を成長す
る。その後、図６（ｄ）に示すように、イオン注入法を
用い、ＢＦ2 イオンを注入した後、窒素雰囲気中でアニ
ール処理を施して注入イオンを活性化し、ソース３０
７、ドレイン３０８を形成する。次に、図７（ｅ）に示
すように、スパッタ法によりＴｉ膜３０９を堆積した
後、ＴｉＮ膜３１０をスパッタし、Ａｒ雰囲気中でＴｉ
膜とＳｉ膜を反応させてＴｉシリサイド膜３１１を形成
し、図７（ｆ）に示すように、絶縁膜上の未反応Ｔｉ膜
を除去する。その後、周知のプロセスを用いて層間絶縁
膜の形成と配線工程を経て、ＭＯＳトランジスタを形成
する。この方法によれば、ゲート電極の両側にゲート電
極に自己整合させて選択成長させ、不純物を高濃度に導
入したエピタキシャルシリコン層から基板に不純物を浅
く固相拡散させて、浅い接合を有し、且つエピタキシャ
ル層の積層により、低抵抗なソース及びドレイン領域を
形成することによって、オン抵抗を増大させずにショー
トチャネル化を可能にすることができる。
法の微細化が進んでいる。絶縁ゲート型電界効果トラン
ジスタ（以下ＭＯＳトランジスタとも記す）の微細化に
おいては、短チャネル効果が問題となることが知られて
おり、この単チャネル効果を抑制する方法の一つとし
て、トランジスタのソース、ドレインの拡散層深さを浅
くすることが考えられている。しかし、単に拡散層を浅
くする方法では、シート抵抗の増大や配線材料とのコン
タクト抵抗の増大などの問題がある。そこで、単チャネ
ル効果を抑制する方法として、図６に示す方法が提案さ
れている（特開平２−８４７４０号公報）。この方法
は、図６（ａ）に示すように、Ｎ型Ｓｉ基板３０１上に
素子分離酸化膜（ＬＯＣＯＳ）３０２を形成した後、酸
化膜を形成し、さらにＣＶＤ法によりポリシリコン膜を
成長する。次に、フォトリソグラフィ技術によるパター
ニングを行い、ゲート酸化膜３０３とゲート電極３０４
を形成する。次に、ＣＶＤ法を用いシリコン酸化膜３０
５を成長させる。次に、図６（ｂ）に示すように、異方
性ドライエッチングでエッチングして、サイドウォール
を形成する。次に、図６（ｃ）に示すように、Ｓｉ基板
上及びゲート電極上に選択的にＳｉ膜３０６を成長す
る。その後、図６（ｄ）に示すように、イオン注入法を
用い、ＢＦ2 イオンを注入した後、窒素雰囲気中でアニ
ール処理を施して注入イオンを活性化し、ソース３０
７、ドレイン３０８を形成する。次に、図７（ｅ）に示
すように、スパッタ法によりＴｉ膜３０９を堆積した
後、ＴｉＮ膜３１０をスパッタし、Ａｒ雰囲気中でＴｉ
膜とＳｉ膜を反応させてＴｉシリサイド膜３１１を形成
し、図７（ｆ）に示すように、絶縁膜上の未反応Ｔｉ膜
を除去する。その後、周知のプロセスを用いて層間絶縁
膜の形成と配線工程を経て、ＭＯＳトランジスタを形成
する。この方法によれば、ゲート電極の両側にゲート電
極に自己整合させて選択成長させ、不純物を高濃度に導
入したエピタキシャルシリコン層から基板に不純物を浅
く固相拡散させて、浅い接合を有し、且つエピタキシャ
ル層の積層により、低抵抗なソース及びドレイン領域を
形成することによって、オン抵抗を増大させずにショー
トチャネル化を可能にすることができる。
【０００３】また、ゲート上にも、選択ポリＳｉ膜を成
長することで、ゲート部分もシリサイドすることが可能
となっている。また、ゲート電極のサイドウォールとし
て、酸化膜表面にエピタキシャル成長の前処理における
耐エッチング性の大きい窒化膜を被着することによっ
て、成長前処理においてサイドウォールの下部がエッチ
ングされるのを抑制して、ゲートとソース・ドレイン間
のショートを防止する方法も提案されている（特開昭６
３−１６６２７１号公報）。
長することで、ゲート部分もシリサイドすることが可能
となっている。また、ゲート電極のサイドウォールとし
て、酸化膜表面にエピタキシャル成長の前処理における
耐エッチング性の大きい窒化膜を被着することによっ
て、成長前処理においてサイドウォールの下部がエッチ
ングされるのを抑制して、ゲートとソース・ドレイン間
のショートを防止する方法も提案されている（特開昭６
３−１６６２７１号公報）。
【０００４】
【発明が解決しようとする課題】上述した従来方法は、
選択シリコン成長を用い、ソース、ドレイン領域とゲー
ト電極上とを同時にせり上げている。
選択シリコン成長を用い、ソース、ドレイン領域とゲー
ト電極上とを同時にせり上げている。
【０００５】本発明に係わるソース、ドレイン領域及び
ゲート電極上への選択シリコン成長プロセスにおいて
は、ゲートポリＳｉ上に成長した選択ポリＳｉがサイド
ウォール絶縁膜にそってはい下がって成長してしまうの
で、図８に示すように、選択ポリＳｉの異常成長などで
ゲート電極とソース・ドレイン領域の接続部４０１が形
成され、電気的にショートする可能性がある。特に、厚
いせり上げ膜を必要とする場合は、ゲート電極とソー
ス、ドレイン間距離が実質的に短くなるため、より小規
模なゲートポリＳｉの異常成長で、ショートが発生する
ことになり、例えば、ゲート電極高１５０ｎｍの場合、
６０ｎｍの選択Ｓｉを成長したときの、ゲート電極とソ
ースもしくはドレイン間ショート発生率は５０％程度に
なってしまう。すなわち、ゲート電極とソースもしくは
ドレイン間ショートに伴うリーク電流の増大が課題とな
る。
ゲート電極上への選択シリコン成長プロセスにおいて
は、ゲートポリＳｉ上に成長した選択ポリＳｉがサイド
ウォール絶縁膜にそってはい下がって成長してしまうの
で、図８に示すように、選択ポリＳｉの異常成長などで
ゲート電極とソース・ドレイン領域の接続部４０１が形
成され、電気的にショートする可能性がある。特に、厚
いせり上げ膜を必要とする場合は、ゲート電極とソー
ス、ドレイン間距離が実質的に短くなるため、より小規
模なゲートポリＳｉの異常成長で、ショートが発生する
ことになり、例えば、ゲート電極高１５０ｎｍの場合、
６０ｎｍの選択Ｓｉを成長したときの、ゲート電極とソ
ースもしくはドレイン間ショート発生率は５０％程度に
なってしまう。すなわち、ゲート電極とソースもしくは
ドレイン間ショートに伴うリーク電流の増大が課題とな
る。
【０００６】本発明の目的は、せり上げプロセスを用い
たＭＯＳトランジスタにおいて、ゲート電極とソースも
しくはドレイン間リーク電流の少ないトランジスタの製
造方法を提供することにある。
たＭＯＳトランジスタにおいて、ゲート電極とソースも
しくはドレイン間リーク電流の少ないトランジスタの製
造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上にゲート絶縁膜を介して形成されたゲート
電極の側壁に設けられたサイドウォールの上面に平坦部
を有し、サイドウォールの側面に、サイドウォールより
もエッチングされにくい絶縁膜を有してていることを特
徴とする。
半導体基板上にゲート絶縁膜を介して形成されたゲート
電極の側壁に設けられたサイドウォールの上面に平坦部
を有し、サイドウォールの側面に、サイドウォールより
もエッチングされにくい絶縁膜を有してていることを特
徴とする。
【０００８】また、本発明の半導体装置の製造方法は、
半導体基板上にゲート電極を形成する工程と、ゲート電
極を覆うように第１の絶縁膜を形成する工程と、第１の
絶縁膜を覆うように第２の絶縁膜を形成する工程と、第
２の絶縁膜よりも第１の絶縁膜のエッチングレートが速
い条件でエッチングを行うことを特徴とする。
半導体基板上にゲート電極を形成する工程と、ゲート電
極を覆うように第１の絶縁膜を形成する工程と、第１の
絶縁膜を覆うように第２の絶縁膜を形成する工程と、第
２の絶縁膜よりも第１の絶縁膜のエッチングレートが速
い条件でエッチングを行うことを特徴とする。
【０００９】上記半導体装置によれば、ゲートポリＳｉ
上に成長する選択ポリＳｉ膜が下方へはい下がって成長
することを抑制することができる。
上に成長する選択ポリＳｉ膜が下方へはい下がって成長
することを抑制することができる。
【００１０】また、また、上記方法によれば、自己整合
的に上部に平坦な構造を作ることができる。
的に上部に平坦な構造を作ることができる。
【００１１】以上のことから、本発明は、ゲート電極と
ソースもしくはドレイン間のリーク電流を低減すること
ができる。
ソースもしくはドレイン間のリーク電流を低減すること
ができる。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の並
記並び他の目的、特術、及び効果をより明瞭にすべく本
発明の実施の形態につき詳述する。
記並び他の目的、特術、及び効果をより明瞭にすべく本
発明の実施の形態につき詳述する。
【００１３】図１は、本発明の第１の実施の形態の半導
体措置及び半導体装置の製造方法を示す図面である。
体措置及び半導体装置の製造方法を示す図面である。
【００１４】まず、図１（ａ）に示すように、Ｎ型Ｓｉ
基板１０１上に素子分離酸化膜（ＬＯＣＯＳ）１０２を
形成した後、熱酸化法により厚さ８ｎｍの酸化膜を形成
し、さらにＣＶＤ法により厚さ２００ｎｍのポリシリコ
ン膜を成長する。
基板１０１上に素子分離酸化膜（ＬＯＣＯＳ）１０２を
形成した後、熱酸化法により厚さ８ｎｍの酸化膜を形成
し、さらにＣＶＤ法により厚さ２００ｎｍのポリシリコ
ン膜を成長する。
【００１５】次に、フォトリソグラフィ技術によるパタ
ーニングを行い、ゲート酸化膜１０３とゲート電極１０
４を形成する。次に、ＣＶＤ法を用い、シリコン窒化膜
１０５を４０ｎｍ成長した後、ＣＶＤ法を用い５００℃
でシリコン酸化膜１０６を２０ｎｍ成長する。
ーニングを行い、ゲート酸化膜１０３とゲート電極１０
４を形成する。次に、ＣＶＤ法を用い、シリコン窒化膜
１０５を４０ｎｍ成長した後、ＣＶＤ法を用い５００℃
でシリコン酸化膜１０６を２０ｎｍ成長する。
【００１６】次に図１（ｂ）に示すように、この積層膜
を、エッチング速度が、シリコン窒化膜＞シリコン酸化
膜＞シリコンのエッチング条件でエッチング（エッチバ
ック）する。この時の圧力は８００ｍＴ、ＲＦＰｏｗｅ
ｒ＝２００Ｗ、ＣＨＦ4 ／ＣＦ4 ／Ａｒ＝４０／５０／
７００である。図１（ｂ）は、そのエッチングをゲート
電極１０４が露出した時点を示す図である。
を、エッチング速度が、シリコン窒化膜＞シリコン酸化
膜＞シリコンのエッチング条件でエッチング（エッチバ
ック）する。この時の圧力は８００ｍＴ、ＲＦＰｏｗｅ
ｒ＝２００Ｗ、ＣＨＦ4 ／ＣＦ4 ／Ａｒ＝４０／５０／
７００である。図１（ｂ）は、そのエッチングをゲート
電極１０４が露出した時点を示す図である。
【００１７】ここで、シリコン窒化膜１０５の上部が平
坦となる工程について説明する。
坦となる工程について説明する。
【００１８】図３は、本発明の平坦部を有するサイドウ
ォールが形成される工程を詳細に説明するための図であ
って、図１（ｂ）のゲート電極の肩部１１０の拡大図で
ある。
ォールが形成される工程を詳細に説明するための図であ
って、図１（ｂ）のゲート電極の肩部１１０の拡大図で
ある。
【００１９】図１（ａ）に示したように、ゲート電極１
０４、シリコン窒化膜１０５、及びシリコン酸化膜１０
６が形成された構造において、前述したとおりにエッチ
ングガスを用いて異方性のドライエッチング（ＲＩＥ
（ＲＥＡＣＴＩＶＥ ＩＯＮＥＴＴＩＮＧ）を行い、ゲ
ート電極１０４が露出したとき、その形状は、図３
（ａ）に示すとおりである。
０４、シリコン窒化膜１０５、及びシリコン酸化膜１０
６が形成された構造において、前述したとおりにエッチ
ングガスを用いて異方性のドライエッチング（ＲＩＥ
（ＲＥＡＣＴＩＶＥ ＩＯＮＥＴＴＩＮＧ）を行い、ゲ
ート電極１０４が露出したとき、その形状は、図３
（ａ）に示すとおりである。
【００２０】更に、そのエッチングガスを用いてＳｉ基
板に対して５％のオーバエッチングを行う。そのとき、
シリコン窒化膜１０５の方がシリコン酸化膜１０６より
もエッチングレートが２〜２．５倍速いのでシリコン酸
化膜１０６は殆ど削れず、ほぼシリコン窒化膜１０５の
みエッチングされる。さらに、異方性エッチングであっ
ても垂直方向にやや傾いたイオンも存在し、そのイオン
によりシリコン窒化膜はエッチングされ、そのエッチン
グされる傾向は、シリコン酸化膜１０６よりも顕著であ
る。以上のことから、図３（ｂ）〜（ｃ）に示すよう
に、シリコン窒化膜１０５はエッチングされ、平らにな
る。また、オーバエッチングを行うことにより、ソース
１０８、ドレイン１０９、及びゲート電極１０４上にシ
リコン窒化膜１０５が残存しない。なお、実験の結果、
シリコン窒化膜１０５の上面が平坦な形状が良好に得る
ことができた。
板に対して５％のオーバエッチングを行う。そのとき、
シリコン窒化膜１０５の方がシリコン酸化膜１０６より
もエッチングレートが２〜２．５倍速いのでシリコン酸
化膜１０６は殆ど削れず、ほぼシリコン窒化膜１０５の
みエッチングされる。さらに、異方性エッチングであっ
ても垂直方向にやや傾いたイオンも存在し、そのイオン
によりシリコン窒化膜はエッチングされ、そのエッチン
グされる傾向は、シリコン酸化膜１０６よりも顕著であ
る。以上のことから、図３（ｂ）〜（ｃ）に示すよう
に、シリコン窒化膜１０５はエッチングされ、平らにな
る。また、オーバエッチングを行うことにより、ソース
１０８、ドレイン１０９、及びゲート電極１０４上にシ
リコン窒化膜１０５が残存しない。なお、実験の結果、
シリコン窒化膜１０５の上面が平坦な形状が良好に得る
ことができた。
【００２１】このようにして、図１（ｃ）に示すよう
に、上部が４０ｎｍ幅の平坦な構造を持つサイドウォー
ルを形成する。
に、上部が４０ｎｍ幅の平坦な構造を持つサイドウォー
ルを形成する。
【００２２】次に、図１（ｄ）に示すように、Ｓｉ基板
１０１上及びゲート電極１０４上に選択的にＳｉ膜を成
長する。成長は、まず、希ＨＦ処理、純水リンス、及び
乾燥処理により基板表面の自然酸化膜を除去した後、そ
の基板をＵＨＶ−ＣＶＤ（高真空ＣＶＤ）装置に導入す
る。本実施例で使用したＵＨＶ−ＣＶＤ装置は、到達真
空度１×１０-10 Ｔｏｒｒ、成長チャンバーの排気速度
５００リットル／秒（Ｎ2 換算）の能力を有する。次
に、成長チャンバー内で８００℃の高真空中アニール処
理を施し、基板表面の自然酸化膜を除去した後、基板温
度を６５０℃とし、Ｓｉ2 Ｈ6 ガスを１×１０-4Ｔｏｒ
ｒの圧力で供給してエピタキシャルシリコン膜としての
選択Ｓｉ膜１０７を５０ｎｍ成長する。
１０１上及びゲート電極１０４上に選択的にＳｉ膜を成
長する。成長は、まず、希ＨＦ処理、純水リンス、及び
乾燥処理により基板表面の自然酸化膜を除去した後、そ
の基板をＵＨＶ−ＣＶＤ（高真空ＣＶＤ）装置に導入す
る。本実施例で使用したＵＨＶ−ＣＶＤ装置は、到達真
空度１×１０-10 Ｔｏｒｒ、成長チャンバーの排気速度
５００リットル／秒（Ｎ2 換算）の能力を有する。次
に、成長チャンバー内で８００℃の高真空中アニール処
理を施し、基板表面の自然酸化膜を除去した後、基板温
度を６５０℃とし、Ｓｉ2 Ｈ6 ガスを１×１０-4Ｔｏｒ
ｒの圧力で供給してエピタキシャルシリコン膜としての
選択Ｓｉ膜１０７を５０ｎｍ成長する。
【００２３】その後、図２（ｅ）に示すように、イオン
注入法を用い、ＢＦ2 イオンを加速電圧３０ｋｅＶ、面
積濃度１×１０15／ｃｍ2 の条件で注入した後、窒素雰
囲気中で１０００℃のアニール処理を施して注入イオン
を活性化し、ソース１０８、ドレイン１０９を形成す
る。なお、シリコン窒化膜、シリコン酸化膜が上述の膜
厚であれば、ゲート電極直下近傍にソース、ドレイン領
域を充分形成することができる。
注入法を用い、ＢＦ2 イオンを加速電圧３０ｋｅＶ、面
積濃度１×１０15／ｃｍ2 の条件で注入した後、窒素雰
囲気中で１０００℃のアニール処理を施して注入イオン
を活性化し、ソース１０８、ドレイン１０９を形成す
る。なお、シリコン窒化膜、シリコン酸化膜が上述の膜
厚であれば、ゲート電極直下近傍にソース、ドレイン領
域を充分形成することができる。
【００２４】次に、図２（ｆ）に示すように、スパッタ
法によりＴｉ膜１１０を堆積した後、ＴｉＮ膜１１１を
スパッタし、図２（ｇ）に示すように、Ａｒ雰囲気中で
Ｔｉ膜とＳｉ膜を反応させてＴｉシリサイド膜１１２を
形成し、絶縁膜上の未反応Ｔｉ膜を除去する。
法によりＴｉ膜１１０を堆積した後、ＴｉＮ膜１１１を
スパッタし、図２（ｇ）に示すように、Ａｒ雰囲気中で
Ｔｉ膜とＳｉ膜を反応させてＴｉシリサイド膜１１２を
形成し、絶縁膜上の未反応Ｔｉ膜を除去する。
【００２５】その後、周知のプロセスを用いて層間絶縁
膜の形成と配線工程を経て、ＭＯＳトランジスタを形成
する。
膜の形成と配線工程を経て、ＭＯＳトランジスタを形成
する。
【００２６】ここで、積層膜のエッチング速度を、シリ
コン窒化膜＞シリコン酸化膜＞シリコンとしたが、シリ
コン窒化膜の上部を平坦にするだけであるなら、シリコ
ン窒化膜＞シリコン酸化膜の条件で充分である。シリコ
ンがシリコン窒化膜やシリコン酸化膜よりもエッチング
されにくくしてあるのは、ソース、ドレイン拡散層の表
面がエッチングされるのを防ぐためである。ソース、ド
レイン拡散層の表面がエッチングされ、穴が開口したと
すると、後工程でのシリサイド処理の時に、開口部の底
面や、特に、側面にシリサイドが形成される。この側面
に形成されるシリサイドは時に、ゲート電極下に周りこ
み、リーク電流を発生するという問題をひきおこす。
コン窒化膜＞シリコン酸化膜＞シリコンとしたが、シリ
コン窒化膜の上部を平坦にするだけであるなら、シリコ
ン窒化膜＞シリコン酸化膜の条件で充分である。シリコ
ンがシリコン窒化膜やシリコン酸化膜よりもエッチング
されにくくしてあるのは、ソース、ドレイン拡散層の表
面がエッチングされるのを防ぐためである。ソース、ド
レイン拡散層の表面がエッチングされ、穴が開口したと
すると、後工程でのシリサイド処理の時に、開口部の底
面や、特に、側面にシリサイドが形成される。この側面
に形成されるシリサイドは時に、ゲート電極下に周りこ
み、リーク電流を発生するという問題をひきおこす。
【００２７】図４は、本発明の第２の実施の形態の半導
体装置及び半導体装置の製造方法を示す図面である。
体装置及び半導体装置の製造方法を示す図面である。
【００２８】まず、図４（ａ）に示すように、Ｎ型Ｓｉ
基板２０１上に素子分離酸化膜（ＬＯＣＯＳ）２０２を
形成した後、熱酸化法により厚さ８ｎｍの酸化膜を形成
し、さらにＣＶＤ法により厚さ２００ｎｍのポリシリコ
ン膜を成長する。次に、フォトリソグラフィ技術による
パターニングを行い、ゲート酸化膜２０３とゲート電極
２０４を形成する。次に、ＣＶＤ法を用い、ＢＳＧ（Ｂ
ｏｒｏｎ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）シリコン酸
化膜２０５を４０ｎｍ、その上にＨＴＯ（Ｈｉｇｈ Ｔ
ｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）酸化膜２０６を２
０ｎｍそれぞれ成長する。ＨＴＯ酸化膜とは、８００℃
程度の高温で形成されるＣＶＤ膜である。この膜は、高
密度で結晶性の良い膜であって、５００℃程度で形成さ
れるＰＳＧ膜やＢＰＳＧ膜等のＣＶＤ膜に較べ、密度が
高く、従って、エッチングレートが遅いという特性を有
している。
基板２０１上に素子分離酸化膜（ＬＯＣＯＳ）２０２を
形成した後、熱酸化法により厚さ８ｎｍの酸化膜を形成
し、さらにＣＶＤ法により厚さ２００ｎｍのポリシリコ
ン膜を成長する。次に、フォトリソグラフィ技術による
パターニングを行い、ゲート酸化膜２０３とゲート電極
２０４を形成する。次に、ＣＶＤ法を用い、ＢＳＧ（Ｂ
ｏｒｏｎ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）シリコン酸
化膜２０５を４０ｎｍ、その上にＨＴＯ（Ｈｉｇｈ Ｔ
ｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）酸化膜２０６を２
０ｎｍそれぞれ成長する。ＨＴＯ酸化膜とは、８００℃
程度の高温で形成されるＣＶＤ膜である。この膜は、高
密度で結晶性の良い膜であって、５００℃程度で形成さ
れるＰＳＧ膜やＢＰＳＧ膜等のＣＶＤ膜に較べ、密度が
高く、従って、エッチングレートが遅いという特性を有
している。
【００２９】次に、図４（ｂ）に示すように、この積層
膜を、エッチング速度が、ＢＳＧ酸化膜＞ＨＴＯ酸化膜
＞シリコンのエッチング条件でエッチングする。この時
の圧力は８００ｍＴ、ＲＦＰｏｗｅｒ＝２００Ｗ、ＣＨ
Ｆ4 ／ＣＦ4 ／Ａｒ＝４０／５０／７００である。Ｓｉ
基板に対しては５％、オーバエッチングをする。このよ
うにして、上部が４０ｎｍ幅の平坦な構造を持つサイド
ウォールを形成する。
膜を、エッチング速度が、ＢＳＧ酸化膜＞ＨＴＯ酸化膜
＞シリコンのエッチング条件でエッチングする。この時
の圧力は８００ｍＴ、ＲＦＰｏｗｅｒ＝２００Ｗ、ＣＨ
Ｆ4 ／ＣＦ4 ／Ａｒ＝４０／５０／７００である。Ｓｉ
基板に対しては５％、オーバエッチングをする。このよ
うにして、上部が４０ｎｍ幅の平坦な構造を持つサイド
ウォールを形成する。
【００３０】次に、図４（ｃ）に示すように、Ｓｉ基板
上及びゲート電極上に選択的にＳｉ膜を成長する。成長
は、まず、成長基板を希ＨＦ処理、純水リンス、及び乾
燥処理により基板表面の自然酸化膜を除去した後、ＵＨ
Ｖ−ＣＶＤ（高真空ＣＶＤ）装置に導入する。ＵＨＶ−
ＣＶＤ装置は、第１の実施例で用いたものと同一の装置
を使用した。次に、成長チャンバー内で８００℃の高真
空中アニール処理を施し、基板表面の自然酸化膜を除去
した後、基板温度を６５０℃とし、Ｓｉ2 Ｈ6 ガスを１
×１０-4Ｔｏｒｒの圧力で供給して選択Ｓｉ膜１０７を
５０ｎｍ成長する。
上及びゲート電極上に選択的にＳｉ膜を成長する。成長
は、まず、成長基板を希ＨＦ処理、純水リンス、及び乾
燥処理により基板表面の自然酸化膜を除去した後、ＵＨ
Ｖ−ＣＶＤ（高真空ＣＶＤ）装置に導入する。ＵＨＶ−
ＣＶＤ装置は、第１の実施例で用いたものと同一の装置
を使用した。次に、成長チャンバー内で８００℃の高真
空中アニール処理を施し、基板表面の自然酸化膜を除去
した後、基板温度を６５０℃とし、Ｓｉ2 Ｈ6 ガスを１
×１０-4Ｔｏｒｒの圧力で供給して選択Ｓｉ膜１０７を
５０ｎｍ成長する。
【００３１】その後、図４（ｄ）に示すように、イオン
注入法を用い、ＢＦ2 イオンを加速電圧３０ｋｅＶ、面
積濃度１×１０15／ｃｍ2 の条件で注入した後、窒素雰
囲気中で１０００℃のアニール処理を施して注入イオン
を活性化し、ソース２０８、ドレイン２０９を形成す
る。
注入法を用い、ＢＦ2 イオンを加速電圧３０ｋｅＶ、面
積濃度１×１０15／ｃｍ2 の条件で注入した後、窒素雰
囲気中で１０００℃のアニール処理を施して注入イオン
を活性化し、ソース２０８、ドレイン２０９を形成す
る。
【００３２】次に、図５（ｅ）に示すように、スパッタ
法によりＴｉ膜２１０を堆積した後、ＴｉＮ膜２１１を
スパッタし、図５（ｆ）に示すように、Ａｒ雰囲気中で
Ｔｉ膜とＳｉ膜を反応させてＴｉシリサイド膜２１２を
形成し、絶縁膜上の未反応Ｔｉ膜を除去する。
法によりＴｉ膜２１０を堆積した後、ＴｉＮ膜２１１を
スパッタし、図５（ｆ）に示すように、Ａｒ雰囲気中で
Ｔｉ膜とＳｉ膜を反応させてＴｉシリサイド膜２１２を
形成し、絶縁膜上の未反応Ｔｉ膜を除去する。
【００３３】その後、周知のプロセスを用いて層間絶縁
膜の形成と配線工程を経て、ＭＯＳトランジスタを形成
する。
膜の形成と配線工程を経て、ＭＯＳトランジスタを形成
する。
【００３４】本発明の実施の形態では、ＰＭＯＳトラン
ジスタに関する実施例について説明したが、本発明は、
ＮＭＯＳトランジスタやＣＭＯＳトランジスタにおいて
も実施できることはいうまでもない。
ジスタに関する実施例について説明したが、本発明は、
ＮＭＯＳトランジスタやＣＭＯＳトランジスタにおいて
も実施できることはいうまでもない。
【００３５】また、本発明でのサイドウォール上部の平
坦部の幅としては、ゲートポリＳｉ上に成長する、選択
ポリＳｉの横方向成長膜厚と同程度あることが望まし
い。しかし、平坦部の幅が少ないときでも、選択ポリＳ
ｉの下方向へはい下がる成長を抑制する効果は少なくな
るが、平坦部の幅分の効果は得られるので、平坦部の製
造限界幅まで、本発明の効果は得られる。なお、発明の
実施の形態１での製造限界は、シリコン窒化膜、発明の
実施の形態２での製造限界は、ＢＳＧ酸化膜の最薄成長
膜厚に依存している。その最薄成長膜厚はともにほぼ５
ｎｍである。
坦部の幅としては、ゲートポリＳｉ上に成長する、選択
ポリＳｉの横方向成長膜厚と同程度あることが望まし
い。しかし、平坦部の幅が少ないときでも、選択ポリＳ
ｉの下方向へはい下がる成長を抑制する効果は少なくな
るが、平坦部の幅分の効果は得られるので、平坦部の製
造限界幅まで、本発明の効果は得られる。なお、発明の
実施の形態１での製造限界は、シリコン窒化膜、発明の
実施の形態２での製造限界は、ＢＳＧ酸化膜の最薄成長
膜厚に依存している。その最薄成長膜厚はともにほぼ５
ｎｍである。
【００３６】また、選択Ｓｉ膜成長後に形成する金属と
してＴｉ／ＴｉＮを用いたが、Ｔｉ，Ｗ，Ｃｏ，Ｍｏ等
を用いることも可能である。
してＴｉ／ＴｉＮを用いたが、Ｔｉ，Ｗ，Ｃｏ，Ｍｏ等
を用いることも可能である。
【００３７】また、実施例では、ＵＨＶ−ＣＶＤによる
選択成長について述べたが、ＬＰＣＶＤにより成長する
場合も同様の効果が得られる。
選択成長について述べたが、ＬＰＣＶＤにより成長する
場合も同様の効果が得られる。
【００３８】
【発明の効果】以上の通り、本発明によれば、サイドウ
ォール絶縁膜上部に平坦部を持つことより、ゲートポリ
Ｓｉ上に成長する選択ポリＳｉの下方向にはい下がる成
長を抑制することができる。従って、せり上げプロセス
を用いた従来技術で問題となるゲートとソースもしくは
ドレイン間の電気的ショートの可能性を低減できる。こ
の結果、本発明の構造を持つＭＯＳトランジスタの製造
歩留まりや信頼性を向上させることができる。
ォール絶縁膜上部に平坦部を持つことより、ゲートポリ
Ｓｉ上に成長する選択ポリＳｉの下方向にはい下がる成
長を抑制することができる。従って、せり上げプロセス
を用いた従来技術で問題となるゲートとソースもしくは
ドレイン間の電気的ショートの可能性を低減できる。こ
の結果、本発明の構造を持つＭＯＳトランジスタの製造
歩留まりや信頼性を向上させることができる。
【図１】本発明の第１の実施の形態に係わる半導体装置
の製造プロセスを示した図である。
の製造プロセスを示した図である。
【図２】本発明の第１の実施の形態に係わる半導体装置
の別の製造プロセスを示した図である。
の別の製造プロセスを示した図である。
【図３】本発明の第１の実施の形態に係わる半導体装置
の一部の拡大図である。
の一部の拡大図である。
【図４】本発明の第２の実施の形態に係わる半導体装置
の製造プロセスを示した図である。
の製造プロセスを示した図である。
【図５】本発明の第２の実施の形態に係わる半導体装置
の別の製造プロセスを示した図である。
の別の製造プロセスを示した図である。
【図６】従来例の半導体装置の製造プロセスを示した図
である。
である。
【図７】従来例の半導体装置の別の製造プロセスを示し
た図である。
た図である。
【図８】従来例の半導体装置の問題点を示した図であ
る。
る。
１０１ Ｎ型Ｓｉ基板 １０２ ＬＯＣＯＳ １０３ ゲート酸化膜 １０４ ゲート電極 １０５ シリコン窒化膜 １０６ シリコン酸化膜 １０７ 選択Ｓｉ膜 １０８ ソース １０９ ドレイン １１０ Ｔｉ膜 １１１ ＴｉＮ膜 １１２ Ｔｉシリサイド膜 ２０１ Ｎ型Ｓｉ基板 ２０２ ＬＯＣＯＳ ２０３ ゲート酸化膜 ２０４ ゲート電極 ２０５ ＢＳＧ酸化膜 ２０６ ＨＴＯ酸化膜 ２０７ 選択Ｓｉ膜 ２０８ ソース ２０９ ドレイン ２１０ Ｔｉ膜 ２１１ ＴｉＮ膜 ２１２ Ｔｉシリサイド膜 ３０１ Ｓｉ基板 ３０２ 素子分離膜 ３０３ シリコン酸化膜 ３０４ ゲート酸化膜 ３０５ ゲート電極 ３０６ 選択Ｓｉ膜 ３０７ ドレイン ３０８ ソース ３０９ Ｔｉ膜 ３１０ ＴｉＮ膜 ３１１ Ｔｉシリサイド膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (10)
- 【請求項１】 半導体基板上にゲート絶縁膜を介して形
成されたゲート電極の側壁に設けられたサイドウォール
の上面に平坦部を有し、前記サイドウォールの側面に、
前記サイドウォールよりもエッチングされにくい絶縁膜
を有していることを特徴とする半導体装置。 - 【請求項２】 前記平坦部の幅が５ｎｍ以上であること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板上にゲート絶縁膜を介して設
けられたゲート電極と、前記ゲート電極の側面に形成さ
れたサイドウォールと、前記サイドウォール及び前記ゲ
ート絶縁膜により前記ゲート電極と隔離され、前記半導
体基板内に形成されたソース拡散領域及びドレイン拡散
領域と、前記ゲート電極、前記ソース拡散領域及び前記
ドレイン拡散領域上に形成された半導体膜とを有する半
導体装置であって、前記サイドウォールの上面に平坦部
を有し、前記サイドウォールの側面に、前記サイドウォ
ールよりもエッチングされにくい絶縁膜を有しているこ
とを特徴とする半導体装置。 - 【請求項４】 前記サイドウォールがシリコン窒化膜で
あることを特徴とする請求項１乃至３記載の半導体装
置。 - 【請求項５】 半導体基板上にゲート電極を形成する工
程と、前記ゲート電極を覆うように第１の絶縁膜を形成
する工程と、前記第１の絶縁膜を覆うように第２の絶縁
膜を形成する工程と、前記第２の絶縁膜よりも前記第１
の絶縁膜のエッチングレートが速い条件でエッチングを
行うことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記エッチングが異方性ドライエッチン
グであることを特徴とする請求項５記載の半導体装置の
製造方法。 - 【請求項７】 前記エッチングを前記ゲート電極の上面
が露出した時点からさらにオーバエッチングすることを
特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項８】 前記エッチングの条件が前記ゲート電極
が前記第１及び第２の絶縁膜よりもエッチングされにく
い条件であることを特徴とする請求項５記載の半導体装
置の製造方法。 - 【請求項９】 前記エッチングにより露出した半導体基
板及び前記ゲート電極上に選択的に半導体膜を成長させ
る工程と、前記半導体膜上に金属膜を設ける工程と、熱
処理を行って前記金属膜及び前記半導体膜をシリサイド
化させる工程とを有することを特徴とする請求項５記載
の半導体装置の製造方法。 - 【請求項１０】 前記ゲート電極がシリコンからなり、
前記第１の絶縁膜がシリコン窒化膜であり、前記第２の
絶縁膜がシリコン酸化膜であることを特徴とする請求項
６乃至９記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029178A JP3039419B2 (ja) | 1997-02-13 | 1997-02-13 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9029178A JP3039419B2 (ja) | 1997-02-13 | 1997-02-13 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10229187A JPH10229187A (ja) | 1998-08-25 |
| JP3039419B2 true JP3039419B2 (ja) | 2000-05-08 |
Family
ID=12268981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9029178A Expired - Fee Related JP3039419B2 (ja) | 1997-02-13 | 1997-02-13 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039419B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196071A (ja) * | 1998-12-25 | 2000-07-14 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| JP4529025B2 (ja) * | 2003-09-16 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1997
- 1997-02-13 JP JP9029178A patent/JP3039419B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10229187A (ja) | 1998-08-25 |
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