JP2850861B2 - 半導体装置およびその製造方法 - Google Patents
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- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関わ
り、特にＭＯＳ型トランジスタの構造及び製造方法に関
する。
り、特にＭＯＳ型トランジスタの構造及び製造方法に関
する。
【０００２】
【従来の技術】トランジスタの微細化に伴って、トラン
ジスタの動作速度の向上が計られてきた。近年では、ゲ
ート長が０．２５μｍ以下のＭＯＳ型トランジスタが開
発されている。しかしながら、ゲート長の微細化に比
べ、１）コンタクトサイズ、２）コンタクトとゲートと
の距離、３）コンタクトと素子分離絶縁膜との距離は、
ゲート寸法の縮小率ほど小さくすることができず、ソー
ス及びドレイン拡散層面積を縮小することが難しくなっ
ている。この結果、ソース・ドレイン拡散層容量の充放
電時間がトランジスタ動作スピードに占める割合が大き
くなり高速化の妨げとなっている。この問題を解決する
方法が、特願平７−３５３４８２により提案されてい
る。
ジスタの動作速度の向上が計られてきた。近年では、ゲ
ート長が０．２５μｍ以下のＭＯＳ型トランジスタが開
発されている。しかしながら、ゲート長の微細化に比
べ、１）コンタクトサイズ、２）コンタクトとゲートと
の距離、３）コンタクトと素子分離絶縁膜との距離は、
ゲート寸法の縮小率ほど小さくすることができず、ソー
ス及びドレイン拡散層面積を縮小することが難しくなっ
ている。この結果、ソース・ドレイン拡散層容量の充放
電時間がトランジスタ動作スピードに占める割合が大き
くなり高速化の妨げとなっている。この問題を解決する
方法が、特願平７−３５３４８２により提案されてい
る。
【０００３】特願平７−３５３４８２に示されたこの関
連技術によるＭＯＳトランジスタの構造及び製造方法を
図面を参照して簡単に説明する。
連技術によるＭＯＳトランジスタの構造及び製造方法を
図面を参照して簡単に説明する。
【０００４】まず、この関連技術によるＭＯＳトランジ
スタの構造を平面レイアウトと断面構造を利用して簡単
に説明する。図６（ａ）及び図６（ｂ）はそれぞれ関連
技術によるＭＯＳトランジスタの平面レイアウトと断面
構造を示したものである。
スタの構造を平面レイアウトと断面構造を利用して簡単
に説明する。図６（ａ）及び図６（ｂ）はそれぞれ関連
技術によるＭＯＳトランジスタの平面レイアウトと断面
構造を示したものである。
【０００５】図６（ｂ）に示したように、関連技術によ
るＭＯＳトランジスタの構造は、第１導電型のシリコン
基板１上に第１導電型もしくは第１導電型と逆導電型の
ウエル領域７を持つ。このウエル領域７のシリコン基板
１表面には、ＭＯＳトランジスタが形成されるが、素子
分離絶縁層２によって電気的に分離されている。
るＭＯＳトランジスタの構造は、第１導電型のシリコン
基板１上に第１導電型もしくは第１導電型と逆導電型の
ウエル領域７を持つ。このウエル領域７のシリコン基板
１表面には、ＭＯＳトランジスタが形成されるが、素子
分離絶縁層２によって電気的に分離されている。
【０００６】ウエル領域７のシリコン基板１表面上に
は、選択シリコンエピタキシャル層５があり、ゲート酸
化膜９を介してゲート電極１０がある。
は、選択シリコンエピタキシャル層５があり、ゲート酸
化膜９を介してゲート電極１０がある。
【０００７】このゲート電極１０の側面にはＬＤＤサイ
ドウォール１２が、さらに上面にはＴｉＳｉ（チタンシ
リサイド）層１４がある。
ドウォール１２が、さらに上面にはＴｉＳｉ（チタンシ
リサイド）層１４がある。
【０００８】前記の選択シリコンエピタキシャル層５
は、積層状態に形成されている第１のポリシリコン層４
と選択ポリシリコン層６に接続し、これらは、ＭＯＳト
ランジスタのチャネルドープ層８、ＬＤＤ領域１１、ソ
ース・ドレイン領域１３を形成している。
は、積層状態に形成されている第１のポリシリコン層４
と選択ポリシリコン層６に接続し、これらは、ＭＯＳト
ランジスタのチャネルドープ層８、ＬＤＤ領域１１、ソ
ース・ドレイン領域１３を形成している。
【０００９】また、ゲート電極１０の直下にはチャネル
ドープ層８が、ＬＤＤサイドウォール１２直下にはＬＤ
Ｄ領域１１が、ＬＤＤサイドウォール１２の外側と素子
分離絶縁膜との間にソース・ドレイン領域１３がそれぞ
れ形成している。
ドープ層８が、ＬＤＤサイドウォール１２直下にはＬＤ
Ｄ領域１１が、ＬＤＤサイドウォール１２の外側と素子
分離絶縁膜との間にソース・ドレイン領域１３がそれぞ
れ形成している。
【００１０】また、選択ポリシリコン層６の表面にＴｉ
Ｓｉ層１４が形成され、全面に層間絶縁膜１５が形成さ
れ、これに設けたコンタクトが前記ソース・ドレイン電
極に接続されてソース・ドレインの各引き出し電極１６
として構成される。
Ｓｉ層１４が形成され、全面に層間絶縁膜１５が形成さ
れ、これに設けたコンタクトが前記ソース・ドレイン電
極に接続されてソース・ドレインの各引き出し電極１６
として構成される。
【００１１】次に、図７，８，９は関連技術による一連
のＭＯＳトランジスタの製造方法を示したものである。
のＭＯＳトランジスタの製造方法を示したものである。
【００１２】まず、図７（ａ）に示すように、シリコン
基板１上に素子分離のための絶縁膜２を形成し、その
後、膜厚５〜２０ｎｍのシリコン酸化膜３を形成する。
さらに、全面に５０〜１００ｎｍの第１のポリシリコン
層４を成長する。
基板１上に素子分離のための絶縁膜２を形成し、その
後、膜厚５〜２０ｎｍのシリコン酸化膜３を形成する。
さらに、全面に５０〜１００ｎｍの第１のポリシリコン
層４を成長する。
【００１３】次に、図７（ｂ）に示すように、フォトリ
ソグラフィ工程により、前記第１のポリシリコン層４を
パターニングする。この時第１のポリシリコン層４は、
図７（ｃ）の平面図に示すように、素子分離酸化膜２と
トランジスタを形成する素子領域の境界に沿ってソース
・ドレイン形成領域に隣接した形で、かつゲート電極１
０に対して平行となるように素子分離絶縁膜２上にパタ
ーニングされる。この時、素子分離絶縁膜２のエッジに
対し、第１のポリシリコン層４のエッジは０〜０．１μ
ｍ内側に設定する。尚、シリコン酸化膜３は第１のポリ
シリコン層４をエッチングする際のストッパの役目を果
たす。
ソグラフィ工程により、前記第１のポリシリコン層４を
パターニングする。この時第１のポリシリコン層４は、
図７（ｃ）の平面図に示すように、素子分離酸化膜２と
トランジスタを形成する素子領域の境界に沿ってソース
・ドレイン形成領域に隣接した形で、かつゲート電極１
０に対して平行となるように素子分離絶縁膜２上にパタ
ーニングされる。この時、素子分離絶縁膜２のエッジに
対し、第１のポリシリコン層４のエッジは０〜０．１μ
ｍ内側に設定する。尚、シリコン酸化膜３は第１のポリ
シリコン層４をエッチングする際のストッパの役目を果
たす。
【００１４】次に、図８（ａ）の断面図と図８（ｂ）の
平面図に示したように、シリコン酸化膜３をウエットエ
ッチング液等で取り除いた後、シリコン基板１の表面に
選択的にシリコンエピタキシャル層５を成長する。成長
膜厚は３０〜１００ｎｍである。この時同時に、第１の
ポリシリコン層４の表面及び周辺に選択ポリシリコン層
６が成長する。第１のポリシリコン層４上に成長する選
択ポリシリコン層６の成長膜厚は前記シリコンエピタキ
シャル層５の成長膜厚の１／２から１／４程度となる。
これは、シリコン基板表面が、＜１００＞面なのに対
し、ポリシリコンでは、＜１１１＞面配向が支配的であ
り、＜１１１＞面のシリコン成長速度が＜１００＞面に
比し遅いためである。シリコン基板１の表面に選択的に
成長したシリコンエピタキシャル層５は、第１のポリシ
リコン層４の側面及び選択ポリシリコン層６とつながっ
た構造を得ることができる。
平面図に示したように、シリコン酸化膜３をウエットエ
ッチング液等で取り除いた後、シリコン基板１の表面に
選択的にシリコンエピタキシャル層５を成長する。成長
膜厚は３０〜１００ｎｍである。この時同時に、第１の
ポリシリコン層４の表面及び周辺に選択ポリシリコン層
６が成長する。第１のポリシリコン層４上に成長する選
択ポリシリコン層６の成長膜厚は前記シリコンエピタキ
シャル層５の成長膜厚の１／２から１／４程度となる。
これは、シリコン基板表面が、＜１００＞面なのに対
し、ポリシリコンでは、＜１１１＞面配向が支配的であ
り、＜１１１＞面のシリコン成長速度が＜１００＞面に
比し遅いためである。シリコン基板１の表面に選択的に
成長したシリコンエピタキシャル層５は、第１のポリシ
リコン層４の側面及び選択ポリシリコン層６とつながっ
た構造を得ることができる。
【００１５】次に、図８（ｃ）に示すように、フォトレ
ジスト１７をマスクにしてイオン注入を行ってウエル領
域７を形成し、さらに閾値制御用のイオン注入を行って
チャネルドープ層８を形成する。続いて、図９（ａ）に
示すように、前記シリコンエピタキシャル層５、選択ポ
リシリコン層６の表面に膜厚３〜１０ｎｍのゲート酸化
膜９を形成した後、このゲート酸化膜９の上に膜厚１０
〜２０ｎｍのポリシリコンからなるゲート電極１０を形
成する。このとき、図９（ｂ）の平面図に示すように、
ゲート電極１０と素子分離絶縁膜２との距離は０．０５
〜０．４μｍ程度に設定する。
ジスト１７をマスクにしてイオン注入を行ってウエル領
域７を形成し、さらに閾値制御用のイオン注入を行って
チャネルドープ層８を形成する。続いて、図９（ａ）に
示すように、前記シリコンエピタキシャル層５、選択ポ
リシリコン層６の表面に膜厚３〜１０ｎｍのゲート酸化
膜９を形成した後、このゲート酸化膜９の上に膜厚１０
〜２０ｎｍのポリシリコンからなるゲート電極１０を形
成する。このとき、図９（ｂ）の平面図に示すように、
ゲート電極１０と素子分離絶縁膜２との距離は０．０５
〜０．４μｍ程度に設定する。
【００１６】次に、図９（ｃ）に示すように、低濃度に
不純物を注入してＬＤＤ領域１１を形成した後、ゲート
電極の側面にサイドウォール１２を形成し、さらにソー
ス・ドレイン形成のためイオン注入を行った後、活性化
の熱処理を行ってソース・ドレイン領域１３を形成す
る。しかる上で、図１に示したように、シリサイド、こ
こではＴｉＳｉをスパッタ形成した後、シンタリングを
行って、ゲート電極１０の表面、選択ポリシリコン層６
及びその下に位置する第１のポリシリコン層４の表面、
さらにソース・ドレイン領域１３の表面をシリサイド化
する。その後、層間絶縁膜１５を形成し、これに開口を
設けた上でソース・ドレインの各引き出し電極１６を形
成することによりＭＯＳ型トランジスタが完成される。
不純物を注入してＬＤＤ領域１１を形成した後、ゲート
電極の側面にサイドウォール１２を形成し、さらにソー
ス・ドレイン形成のためイオン注入を行った後、活性化
の熱処理を行ってソース・ドレイン領域１３を形成す
る。しかる上で、図１に示したように、シリサイド、こ
こではＴｉＳｉをスパッタ形成した後、シンタリングを
行って、ゲート電極１０の表面、選択ポリシリコン層６
及びその下に位置する第１のポリシリコン層４の表面、
さらにソース・ドレイン領域１３の表面をシリサイド化
する。その後、層間絶縁膜１５を形成し、これに開口を
設けた上でソース・ドレインの各引き出し電極１６を形
成することによりＭＯＳ型トランジスタが完成される。
【００１７】
【発明が解決しようとする課題】上述の関連技術の実施
例の図８（ａ）において、シリコン基板１の表面に選択
的にシリコンエピタキシャル層５を成長する際に、第１
のポリシリコン層４の表面に選択ポリシリコン層６が成
長するが、第１のポリシリコン層４の表面を覆っている
選択ポリシリコン層６の断面形状が、図１０に示したよ
うにオーバーハング形状となることがある。このような
形状になると、低濃度に不純物を注入してＬＤＤ領域１
１を形成した際に、イオン注入の未注入による高抵抗領
域１１Ａが生じ、その部分の抵抗が高くなるため、図１
１（ａ）に示したような、トランジスタ特性の劣化が見
られるといった問題点がある。
例の図８（ａ）において、シリコン基板１の表面に選択
的にシリコンエピタキシャル層５を成長する際に、第１
のポリシリコン層４の表面に選択ポリシリコン層６が成
長するが、第１のポリシリコン層４の表面を覆っている
選択ポリシリコン層６の断面形状が、図１０に示したよ
うにオーバーハング形状となることがある。このような
形状になると、低濃度に不純物を注入してＬＤＤ領域１
１を形成した際に、イオン注入の未注入による高抵抗領
域１１Ａが生じ、その部分の抵抗が高くなるため、図１
１（ａ）に示したような、トランジスタ特性の劣化が見
られるといった問題点がある。
【００１８】本発明の目的は、選択ポリシリコン層６の
断面形状がオーバーハング形状となるのを防ぐことによ
って、トランジスタ特性の劣化を防ぎ、図１１（ｂ）に
示した正常なトランジスタ特性を得ることにある。
断面形状がオーバーハング形状となるのを防ぐことによ
って、トランジスタ特性の劣化を防ぎ、図１１（ｂ）に
示した正常なトランジスタ特性を得ることにある。
【００１９】
【課題を解決するための手段】本発明の半導体装置は、
素子領域を画成する素子分離絶縁膜と、表面にシリコン
もしくはシリコンエピタキシャル層を有する半導体基板
と、前記素子分離絶縁膜の素子領域に隣接した前記素子
分離絶縁膜の表面の一部が、前記半導体基板表面よりも
下がっていて、前記素子領域の半導体基板の表面に形成
された選択シリコンエピタキシャル層と、前記半導体基
板表面に形成されて前記選択シリコンエピタキシャル層
に接続されるポリシリコン層および選択ポリシリコン層
と、前記選択シリコンエピタキシャル層の上に形成され
たゲート絶縁膜及びゲート電極と、前記ゲート電極の側
面にＬＤＤサイドウォールを有し、前記選択シリコンエ
ピタキシャル層に形成されたＬＤＤ領域と、少なくとも
前記選択シリコンエピタキシャル層を含む領域に形成さ
れたソース・ドレイン領域と、前記ゲート電極、選択ポ
リシリコン層、及び選択シリコンエピタキシャル層の表
面に形成されたシリサイド層と、前記選択ポリシリコン
層のシリサイドに接続されるソース・ドレインの各引き
出し電極とを備える。 （作用）素子領域に隣接する素子分離絶縁膜表面の一部
に窪みをつける、もしくは素子領域表面を素子分離絶縁
膜表面よりも高くし、第１のポリシリコン層を形成する
ことによって、選択エピタキシャル層の成長時に、第１
のポリシリコン層の表面に成長した選択ポリシリコン層
の表面位置を、選択エピタキシャル層の表面位置と同
じ、もしくは低くすることができ、選択ポリシリコン層
の形状がオーバーハング形状となるのを防ぐことができ
る。
素子領域を画成する素子分離絶縁膜と、表面にシリコン
もしくはシリコンエピタキシャル層を有する半導体基板
と、前記素子分離絶縁膜の素子領域に隣接した前記素子
分離絶縁膜の表面の一部が、前記半導体基板表面よりも
下がっていて、前記素子領域の半導体基板の表面に形成
された選択シリコンエピタキシャル層と、前記半導体基
板表面に形成されて前記選択シリコンエピタキシャル層
に接続されるポリシリコン層および選択ポリシリコン層
と、前記選択シリコンエピタキシャル層の上に形成され
たゲート絶縁膜及びゲート電極と、前記ゲート電極の側
面にＬＤＤサイドウォールを有し、前記選択シリコンエ
ピタキシャル層に形成されたＬＤＤ領域と、少なくとも
前記選択シリコンエピタキシャル層を含む領域に形成さ
れたソース・ドレイン領域と、前記ゲート電極、選択ポ
リシリコン層、及び選択シリコンエピタキシャル層の表
面に形成されたシリサイド層と、前記選択ポリシリコン
層のシリサイドに接続されるソース・ドレインの各引き
出し電極とを備える。 （作用）素子領域に隣接する素子分離絶縁膜表面の一部
に窪みをつける、もしくは素子領域表面を素子分離絶縁
膜表面よりも高くし、第１のポリシリコン層を形成する
ことによって、選択エピタキシャル層の成長時に、第１
のポリシリコン層の表面に成長した選択ポリシリコン層
の表面位置を、選択エピタキシャル層の表面位置と同
じ、もしくは低くすることができ、選択ポリシリコン層
の形状がオーバーハング形状となるのを防ぐことができ
る。
【００２０】また、第１のポリシリコン層の断面形状
が、上底と下底では上底の長さの方が短く、両側面が直
線もしくは曲線で構成されるように形成すると、選択エ
ピタキシャル層の成長時に、第１のポリシリコン層の表
面に成長した選択ポリシリコン層の表面位置が、選択エ
ピタキシャル層の表面位置よりも高くなっても、選択ポ
リシリコン層の形状がオーバーハング形状となるのを防
ぐことができる。
が、上底と下底では上底の長さの方が短く、両側面が直
線もしくは曲線で構成されるように形成すると、選択エ
ピタキシャル層の成長時に、第１のポリシリコン層の表
面に成長した選択ポリシリコン層の表面位置が、選択エ
ピタキシャル層の表面位置よりも高くなっても、選択ポ
リシリコン層の形状がオーバーハング形状となるのを防
ぐことができる。
【００２１】これらのことによってＬＤＤ注入やソース
・ドレイン形成のためのＳＤ注入の際に、このオーバー
ハング形状の部分にイオン注入の未注入による高抵抗領
域ができるのを防ぐことができ、良好なトランジスタ特
性を得ることができる。
・ドレイン形成のためのＳＤ注入の際に、このオーバー
ハング形状の部分にイオン注入の未注入による高抵抗領
域ができるのを防ぐことができ、良好なトランジスタ特
性を得ることができる。
【００２２】
【発明の実施の形態】まず、本発明の第１の実施の形態
によるＭＯＳトランジスタの構造を平面レイアウトと断
面構造を利用して説明する。
によるＭＯＳトランジスタの構造を平面レイアウトと断
面構造を利用して説明する。
【００２３】図１（ａ）及び（ｂ）はそれぞれ本発明の
第１の実施の形態に基づく第１の実施例によるＭＯＳト
ランジスタの平面レイアウトと断面構造を示したもので
ある。
第１の実施の形態に基づく第１の実施例によるＭＯＳト
ランジスタの平面レイアウトと断面構造を示したもので
ある。
【００２４】第１導電型のシリコン基板１０１上に第１
導電型もしくは第１導電型と逆導電型のウエル領域１０
７を持つ。このウエル領域１０７のシリコン基板１０１
表面には、ＭＯＳトランジスタが形成されるが、素子分
離絶縁層１０２によって電気的に分離されている。
導電型もしくは第１導電型と逆導電型のウエル領域１０
７を持つ。このウエル領域１０７のシリコン基板１０１
表面には、ＭＯＳトランジスタが形成されるが、素子分
離絶縁層１０２によって電気的に分離されている。
【００２５】ウエル領域１０７のシリコン基板１０１表
面上には、選択シリコンエピタキシャル層１０５があ
り、ゲート酸化膜１０９を介してゲート電極１１０があ
る。
面上には、選択シリコンエピタキシャル層１０５があ
り、ゲート酸化膜１０９を介してゲート電極１１０があ
る。
【００２６】このゲート電極１１０の側面にはＬＤＤサ
イドウォール１１２が、さらに上面にはＴｉＳｉ（チタ
ンシリサイド）層１１４がある。
イドウォール１１２が、さらに上面にはＴｉＳｉ（チタ
ンシリサイド）層１１４がある。
【００２７】前記の選択シリコンエピタキシャル層１０
５は、積層状態に形成されている第１のポリシリコン層
１０４と選択ポリシリコン層１０６に接続しているが、
前記の、選択シリコンエピタキシャル層１０５の表面の
方が、前記の選択ポリシリコン層１０６の表面よりも高
くなっているか、もしくは、表面が同じ高さとなってい
る。そして、これらはＭＯＳトランジスタのチャネルド
ープ層１０８、ＬＤＤ領域１１１、ソース・ドレイン領
域１１３を形成している。
５は、積層状態に形成されている第１のポリシリコン層
１０４と選択ポリシリコン層１０６に接続しているが、
前記の、選択シリコンエピタキシャル層１０５の表面の
方が、前記の選択ポリシリコン層１０６の表面よりも高
くなっているか、もしくは、表面が同じ高さとなってい
る。そして、これらはＭＯＳトランジスタのチャネルド
ープ層１０８、ＬＤＤ領域１１１、ソース・ドレイン領
域１１３を形成している。
【００２８】また、ゲート電極１１０の直下にはチャネ
ルドープ層１０８が、ＬＤＤサイドウォール１１２直下
にはＬＤＤ領域１１１が、ＬＤＤサイドウォール１１２
の外側と素子分離絶縁膜との間にソース・ドレイン領域
１１３がそれぞれ形成している。
ルドープ層１０８が、ＬＤＤサイドウォール１１２直下
にはＬＤＤ領域１１１が、ＬＤＤサイドウォール１１２
の外側と素子分離絶縁膜との間にソース・ドレイン領域
１１３がそれぞれ形成している。
【００２９】また、選択ポリシリコン層１０６の表面に
ＴｉＳｉ層１１４が形成され、全面に層間絶縁膜１１５
が形成され、これに設けたコンタクトが前記ソース・ド
レイン電極に接続されてソース・ドレインの各引き出し
電極１１６として構成される。
ＴｉＳｉ層１１４が形成され、全面に層間絶縁膜１１５
が形成され、これに設けたコンタクトが前記ソース・ド
レイン電極に接続されてソース・ドレインの各引き出し
電極１１６として構成される。
【００３０】次に、図２（ａ）〜（ｃ）は本発明の第１
の実施例によるＭＯＳトランジスタの製造方法の断面図
を、また、図３（ａ）及び（ｂ）はそれぞれ図２（ａ）
及び（ｂ）の平面レイアウトを示したものである。
の実施例によるＭＯＳトランジスタの製造方法の断面図
を、また、図３（ａ）及び（ｂ）はそれぞれ図２（ａ）
及び（ｂ）の平面レイアウトを示したものである。
【００３１】まず、図２（ａ）に示すように、シリコン
基板１０１上に５〜２０ｎｍの第１のシリコン酸化膜１
００、１０〜４０ｎｍの窒化膜１１８を選択的に形成
し、公知の方法により素子分離のための絶縁膜１０２を
形成する、次に、フォトレジスト１１９により開口され
た領域の酸化膜を５０〜１００ｎｍ選択的に除去する。
基板１０１上に５〜２０ｎｍの第１のシリコン酸化膜１
００、１０〜４０ｎｍの窒化膜１１８を選択的に形成
し、公知の方法により素子分離のための絶縁膜１０２を
形成する、次に、フォトレジスト１１９により開口され
た領域の酸化膜を５０〜１００ｎｍ選択的に除去する。
【００３２】この時の平面レイアウトを図３（ａ）に示
す。図３（ａ）からわかるように窒化膜１１８に対し、
フォトレジストの開口部は１１９Ａに示したように窒化
膜１１８と素子分離酸化膜１０２上に開口し、かつゲー
ト電極１１０に対して垂直方向に０〜０．１μｍ内側に
設定されている。
す。図３（ａ）からわかるように窒化膜１１８に対し、
フォトレジストの開口部は１１９Ａに示したように窒化
膜１１８と素子分離酸化膜１０２上に開口し、かつゲー
ト電極１１０に対して垂直方向に０〜０．１μｍ内側に
設定されている。
【００３３】次に、図２（ｂ）に示すように、フォトレ
ジスト１１９、窒化膜１１８の除去後、５０〜１００ｎ
ｍの第１のポリシリコン層１０４を成長し、フォトレジ
スト１２２により、前記第１のポリシリコン層１０４を
パターニングする。この時第１のポリシリコン層１０４
は、図３（ｂ）の平面図に示すように、素子分離酸化膜
１０２とトランジスタを形成する素子領域の境界に沿っ
てソース・ドレイン形成領域に隣接した形で、かつゲー
ト電極１１０に対して平行となるように素子分離絶縁膜
１０２上にパターニングされる。この時、素子分離絶縁
膜１０２のエッジに対し、第１のポリシリコン層１０４
のエッジは０〜０．０５μｍ外側に設定する。尚、シリ
コン酸化膜１０３および素子分離絶縁膜１０２は第１の
ポリシリコン層１０４をエッチングする際のストッパの
役目を果たす。
ジスト１１９、窒化膜１１８の除去後、５０〜１００ｎ
ｍの第１のポリシリコン層１０４を成長し、フォトレジ
スト１２２により、前記第１のポリシリコン層１０４を
パターニングする。この時第１のポリシリコン層１０４
は、図３（ｂ）の平面図に示すように、素子分離酸化膜
１０２とトランジスタを形成する素子領域の境界に沿っ
てソース・ドレイン形成領域に隣接した形で、かつゲー
ト電極１１０に対して平行となるように素子分離絶縁膜
１０２上にパターニングされる。この時、素子分離絶縁
膜１０２のエッジに対し、第１のポリシリコン層１０４
のエッジは０〜０．０５μｍ外側に設定する。尚、シリ
コン酸化膜１０３および素子分離絶縁膜１０２は第１の
ポリシリコン層１０４をエッチングする際のストッパの
役目を果たす。
【００３４】次に、図２（ｃ）に示したように、シリコ
ン酸化膜１０３をウエットエッチング液等で取り除いた
後、シリコン基板１０１の表面に選択的にシリコンエピ
タキシャル層１０５を成長する。この時の成長膜厚は３
０〜１００ｎｍであり、第１のポリシリコン層１０４の
表面及び周辺に選択ポリシリコン層１０６が成長する。
第１のポリシリコン層１０４上に成長する選択ポリシリ
コン層１０６の成長膜厚は前記シリコンエピタキシャル
層１０５の成長膜厚の１／２から１／４程度となる。こ
れは、シリコン基板表面が、＜１００＞面なのに対し、
ポリシリコンでは、＜１１１＞面配向が支配的であり、
＜１１１＞面のシリコン成長速度が遅いためである。シ
リコン基板１の表面に選択的に成長したシリコンエピタ
キシャル層１０５は、第１のポリシリコン層１０４の側
面及び選択ポリシリコン層１０６とつながった構造を得
ることができる。
ン酸化膜１０３をウエットエッチング液等で取り除いた
後、シリコン基板１０１の表面に選択的にシリコンエピ
タキシャル層１０５を成長する。この時の成長膜厚は３
０〜１００ｎｍであり、第１のポリシリコン層１０４の
表面及び周辺に選択ポリシリコン層１０６が成長する。
第１のポリシリコン層１０４上に成長する選択ポリシリ
コン層１０６の成長膜厚は前記シリコンエピタキシャル
層１０５の成長膜厚の１／２から１／４程度となる。こ
れは、シリコン基板表面が、＜１００＞面なのに対し、
ポリシリコンでは、＜１１１＞面配向が支配的であり、
＜１１１＞面のシリコン成長速度が遅いためである。シ
リコン基板１の表面に選択的に成長したシリコンエピタ
キシャル層１０５は、第１のポリシリコン層１０４の側
面及び選択ポリシリコン層１０６とつながった構造を得
ることができる。
【００３５】この選択シリコンエピタキシャル成長は、
例えば、基板温度６５０℃で、ジシランを流量１０ＳＣ
ＣＭ、圧力１０-3Ｔｏｒｒで１０秒照射し、このステッ
プで成長を行い、次に、塩素を流量１ＳＣＣＭ、圧力１
０-4Ｔｏｒｒで１５秒照射し、このステップでエッチン
グするという２段階のステップを有し、これを何回か繰
り返すことにより、シリコン上にはエピタキシャル層
を、ポリシリコン層上にはポリシリコン層を、また素子
分離絶縁膜上には何も成長させないということができ
る。
例えば、基板温度６５０℃で、ジシランを流量１０ＳＣ
ＣＭ、圧力１０-3Ｔｏｒｒで１０秒照射し、このステッ
プで成長を行い、次に、塩素を流量１ＳＣＣＭ、圧力１
０-4Ｔｏｒｒで１５秒照射し、このステップでエッチン
グするという２段階のステップを有し、これを何回か繰
り返すことにより、シリコン上にはエピタキシャル層
を、ポリシリコン層上にはポリシリコン層を、また素子
分離絶縁膜上には何も成長させないということができ
る。
【００３６】また、図２（ｃ）に示したように、選択シ
リコンエピタキシャル層１０５が選択ポリシリコン層１
０６の表面よりも高くなっているため、オーバーハング
形状とならず、ＬＤＤもしくはソース・ドレイン形成時
のＳＤイオン注入での未注入に起因する高抵抗領域が生
じないため、良好なトランジスタ特性が得られる。
リコンエピタキシャル層１０５が選択ポリシリコン層１
０６の表面よりも高くなっているため、オーバーハング
形状とならず、ＬＤＤもしくはソース・ドレイン形成時
のＳＤイオン注入での未注入に起因する高抵抗領域が生
じないため、良好なトランジスタ特性が得られる。
【００３７】この後、公知の従来技術を用いることによ
って図１（ｂ）に示した断面構造を得ることができる。
って図１（ｂ）に示した断面構造を得ることができる。
【００３８】次に、本発明の第２の実施の形態によるＭ
ＯＳトランジスタの断面構造を説明する。図４は本発明
の第２の実施の形態に基づく第２の実施例によるＭＯＳ
トランジスタの断面構造を示したものである。
ＯＳトランジスタの断面構造を説明する。図４は本発明
の第２の実施の形態に基づく第２の実施例によるＭＯＳ
トランジスタの断面構造を示したものである。
【００３９】第１導電型のシリコン基板１０１上に第１
導電型もしくは第１導電型と逆導電型のウエル領域１０
７を持つ。このウエル領域１０７のシリコン基板１０１
表面には、ＭＯＳトランジスタが形成されるが、素子分
離絶縁層１０２によって電気的に分離されている。
導電型もしくは第１導電型と逆導電型のウエル領域１０
７を持つ。このウエル領域１０７のシリコン基板１０１
表面には、ＭＯＳトランジスタが形成されるが、素子分
離絶縁層１０２によって電気的に分離されている。
【００４０】ウエル領域１０７のシリコン基板１０１表
面上には、第１の選択シリコンエピタキシャル層１２０
と選択シリコンエピタキシャル層１０５があり、ゲート
酸化膜１０９を介してゲート電極１１０がある。
面上には、第１の選択シリコンエピタキシャル層１２０
と選択シリコンエピタキシャル層１０５があり、ゲート
酸化膜１０９を介してゲート電極１１０がある。
【００４１】このゲート電極１１０の側面にはＬＤＤサ
イドウォール１１２が、さらに上面にはＴｉＳｉ（チタ
ンシリサイド）層１１４がある。
イドウォール１１２が、さらに上面にはＴｉＳｉ（チタ
ンシリサイド）層１１４がある。
【００４２】前記の選択シリコンエピタキシャル層１０
５は、積層状態に形成されている第１のポリシリコン層
１０４と選択ポリシリコン層１０６に接続しているが、
前記の、選択シリコンエピタキシャル層１０５の表面の
方が、前記の選択ポリシリコン層１０６の表面よりも高
くなっているか、もしくは、表面が同じ高さとなってい
る。そして、これらは、ＭＯＳトランジスタのチャネル
ドープ層１０８、ＬＤＤ領域１１１、ソース・ドレイン
領域１１３を形成している。
５は、積層状態に形成されている第１のポリシリコン層
１０４と選択ポリシリコン層１０６に接続しているが、
前記の、選択シリコンエピタキシャル層１０５の表面の
方が、前記の選択ポリシリコン層１０６の表面よりも高
くなっているか、もしくは、表面が同じ高さとなってい
る。そして、これらは、ＭＯＳトランジスタのチャネル
ドープ層１０８、ＬＤＤ領域１１１、ソース・ドレイン
領域１１３を形成している。
【００４３】また、ゲート電極１１０の直下にはチャネ
ルドープ層１０８が、ＬＤＤサイドウォール１１２直下
にはＬＤＤ領域１１１が、ＬＤＤサイドウォール１１２
の外側と素子分離絶縁膜との間にソース・ドレイン領域
１１３がそれぞれ形成している。
ルドープ層１０８が、ＬＤＤサイドウォール１１２直下
にはＬＤＤ領域１１１が、ＬＤＤサイドウォール１１２
の外側と素子分離絶縁膜との間にソース・ドレイン領域
１１３がそれぞれ形成している。
【００４４】また、選択ポリシリコン層１０６の表面に
ＴｉＳｉ層１１４が形成され、全面に層間絶縁膜１１５
が形成され、これに設けたコンタクトが前記ソース・ド
レイン電極に接続されてソース・ドレインの各引き出し
電極１１６として構成される。
ＴｉＳｉ層１１４が形成され、全面に層間絶縁膜１１５
が形成され、これに設けたコンタクトが前記ソース・ド
レイン電極に接続されてソース・ドレインの各引き出し
電極１１６として構成される。
【００４５】次に、図５（ａ）〜（ｄ）は本発明の第２
の実施例によるＭＯＳトランジスタの製造方法の断面図
を示したものである。
の実施例によるＭＯＳトランジスタの製造方法の断面図
を示したものである。
【００４６】まず、図５（ａ）に示すように、シリコン
基板１０１上に素子分離のための絶縁膜１０２を形成す
る、次に、シリコン基板１０１の表面を露出して５〜１
００ｎｍの第１の選択シリコンエピタキシャル層１２０
を形成する。
基板１０１上に素子分離のための絶縁膜１０２を形成す
る、次に、シリコン基板１０１の表面を露出して５〜１
００ｎｍの第１の選択シリコンエピタキシャル層１２０
を形成する。
【００４７】次に、図５（ｂ）に示すように、酸化によ
り膜厚５〜２０ｎｍの第１のシリコン酸化膜１２１を形
成する。
り膜厚５〜２０ｎｍの第１のシリコン酸化膜１２１を形
成する。
【００４８】次に、図５（ｃ）に示すように、フォトレ
ジストを用いて第１のポリシリコン層１０４をパターニ
ングする。
ジストを用いて第１のポリシリコン層１０４をパターニ
ングする。
【００４９】尚、シリコン酸化膜１２１および素子分離
絶縁膜１０２は第１のポリシリコン層１０４をエッチン
グする際のストッパの役目を果たす。
絶縁膜１０２は第１のポリシリコン層１０４をエッチン
グする際のストッパの役目を果たす。
【００５０】次に、図５（ｄ）に示したように、シリコ
ン酸化膜１２１をウエットエッチング液等で取り除いた
後、シリコン基板１０１の表面に選択的にシリコンエピ
タキシャル層１０５を成長する。この時の成長膜厚は３
０〜１００ｎｍであり、第１のポリシリコン層１０４の
表面及び周辺に選択ポリシリコン層１０６が成長する。
第１のポリシリコン層１０４上に成長する選択ポリシリ
コン層１０６の成長膜厚は前記シリコンエピタキシャル
層１０５の成長膜厚の１／２から１／４程度となり、シ
リコン基板１の表面に選択的に成長したシリコンエピタ
キシャル層１０５は、第１のポリシリコン層１０４の側
面及び選択ポリシリコン層１０６とつながった構造を得
ることができる。
ン酸化膜１２１をウエットエッチング液等で取り除いた
後、シリコン基板１０１の表面に選択的にシリコンエピ
タキシャル層１０５を成長する。この時の成長膜厚は３
０〜１００ｎｍであり、第１のポリシリコン層１０４の
表面及び周辺に選択ポリシリコン層１０６が成長する。
第１のポリシリコン層１０４上に成長する選択ポリシリ
コン層１０６の成長膜厚は前記シリコンエピタキシャル
層１０５の成長膜厚の１／２から１／４程度となり、シ
リコン基板１の表面に選択的に成長したシリコンエピタ
キシャル層１０５は、第１のポリシリコン層１０４の側
面及び選択ポリシリコン層１０６とつながった構造を得
ることができる。
【００５１】この後、公知の従来技術を用いることによ
って図４に示した断面構造を得ることができる。
って図４に示した断面構造を得ることができる。
【００５２】本発明の第２の実施例では、第１のポリシ
リコン層１０４を形成する前に、ウエハー表面よりも第
１の選択シリコンエピタキシャル層１２０の膜厚分高く
成長させているため、選択シリコンエピタキシャル層１
０５が選択ポリシリコン層１０６の表面よりも高くする
ことができ、第１の実施例と同様の効果を得ることがで
きる。
リコン層１０４を形成する前に、ウエハー表面よりも第
１の選択シリコンエピタキシャル層１２０の膜厚分高く
成長させているため、選択シリコンエピタキシャル層１
０５が選択ポリシリコン層１０６の表面よりも高くする
ことができ、第１の実施例と同様の効果を得ることがで
きる。
【００５３】更に微細なＭＯＳでは、ソースとドレイン
のパンチスルーを防ぐデルタドープ層を有した構造を用
いることがあるが、このデルタドープ層の形成方法とし
ては、例えばＮチャネル型ＭＯＳトランジスタの場合、
ヒ素又はリン等を数ｋｅＶ〜３０ｋｅＶで５×１０12〜
２×１０13ｃｍ-2注入を行うことにより急峻な不純物プ
ロファイルを有したデルタドープ層を形成しているが、
本発明の第２の実施例では、この第１の選択シリコンエ
ピタキシャル層１２０を、前記のデルタドープ層形成の
イオン注入の基板中の濃度に相当するリンもしくはヒ素
の不純物を含んだ状態で成長すると、イオン注入を行っ
た場合に比べ、さらに急峻な不純物プロファイルを有し
たデルタドープ層を形成できることは説明するまでもな
い。
のパンチスルーを防ぐデルタドープ層を有した構造を用
いることがあるが、このデルタドープ層の形成方法とし
ては、例えばＮチャネル型ＭＯＳトランジスタの場合、
ヒ素又はリン等を数ｋｅＶ〜３０ｋｅＶで５×１０12〜
２×１０13ｃｍ-2注入を行うことにより急峻な不純物プ
ロファイルを有したデルタドープ層を形成しているが、
本発明の第２の実施例では、この第１の選択シリコンエ
ピタキシャル層１２０を、前記のデルタドープ層形成の
イオン注入の基板中の濃度に相当するリンもしくはヒ素
の不純物を含んだ状態で成長すると、イオン注入を行っ
た場合に比べ、さらに急峻な不純物プロファイルを有し
たデルタドープ層を形成できることは説明するまでもな
い。
【００５４】また、第１及び第２の実施例では、選択シ
リコンエピタキシャル層１０５が、積層状態に形成され
ている第１のポリシリコン層１０４と選択ポリシリコン
層１０６に接続し、前記の選択シリコンエピタキシャル
層１０５の表面の方が、前記の選択ポリシリコン層１０
６の表面よりも高くなっているか、もしくは、表面が同
じ高さとなる構造を示しているが、図１２に示したよう
に、選択シリコンエピタキシャル層１０５の表面の方
が、選択ポリシリコン層１０６の表面よりも低くなった
場合でも、選択シリコンエピタキシャル層を成長する前
の、第１のポリシリコン層１０４の断面形状が、例えば
等方性エッチング等によって得られる、上底と下底では
上底の長さの方が短く、両側面が直線もしくは曲線で構
成された形状となると、オーバーハング形状となるのを
防ぐことができる。
リコンエピタキシャル層１０５が、積層状態に形成され
ている第１のポリシリコン層１０４と選択ポリシリコン
層１０６に接続し、前記の選択シリコンエピタキシャル
層１０５の表面の方が、前記の選択ポリシリコン層１０
６の表面よりも高くなっているか、もしくは、表面が同
じ高さとなる構造を示しているが、図１２に示したよう
に、選択シリコンエピタキシャル層１０５の表面の方
が、選択ポリシリコン層１０６の表面よりも低くなった
場合でも、選択シリコンエピタキシャル層を成長する前
の、第１のポリシリコン層１０４の断面形状が、例えば
等方性エッチング等によって得られる、上底と下底では
上底の長さの方が短く、両側面が直線もしくは曲線で構
成された形状となると、オーバーハング形状となるのを
防ぐことができる。
【００５５】
【発明の効果】本発明の効果は、再現性良く良好なＭＯ
ＳトランジスタのＤＣ特性を得ることができることであ
る。
ＳトランジスタのＤＣ特性を得ることができることであ
る。
【００５６】第１の理由は、選択エピタキシャル層形成
前に、シリコン基板表面の表面を、第１のポリシリコン
層の表面よりも高くすることにより、選択エピタキシャ
ル層形成後に、選択ポリシリコン層の表面位置を、選択
エピタキシャル層の表面位置と同じ、もしくは低くする
ことができる。これによって選択ポリシリコン層の断面
形状がオーバーハング形状となるのを防ぐことができる
からである。
前に、シリコン基板表面の表面を、第１のポリシリコン
層の表面よりも高くすることにより、選択エピタキシャ
ル層形成後に、選択ポリシリコン層の表面位置を、選択
エピタキシャル層の表面位置と同じ、もしくは低くする
ことができる。これによって選択ポリシリコン層の断面
形状がオーバーハング形状となるのを防ぐことができる
からである。
【００５７】第２の理由は、第１のポリシリコン層の断
面形状が、上底と下底では上底の長さの方が短く、両側
面が直線もしくは曲線で構成された形状にすると、選択
シリコンエピタキシャル層の表面の方が、選択ポリシリ
コン層の表面よりも低くなった場合でも、オーバーハン
グ形状となるのを防ぐことができるからである。
面形状が、上底と下底では上底の長さの方が短く、両側
面が直線もしくは曲線で構成された形状にすると、選択
シリコンエピタキシャル層の表面の方が、選択ポリシリ
コン層の表面よりも低くなった場合でも、オーバーハン
グ形状となるのを防ぐことができるからである。
【００５８】これら第１、第２の理由により、ＬＤＤ注
入やソース・ドレイン形成のためのＳＤ注入の際に、こ
のオーバーハング形状の部分にイオン注入の未注入によ
る高抵抗領域ができるのを防ぐことができるからであ
る。
入やソース・ドレイン形成のためのＳＤ注入の際に、こ
のオーバーハング形状の部分にイオン注入の未注入によ
る高抵抗領域ができるのを防ぐことができるからであ
る。
【図１】本発明の第１の実施例を説明するための平面図
と断面図である。
と断面図である。
【図２】図１のトランジスタの製造方法を工程順に示す
ための断面図である。
ための断面図である。
【図３】図２のトランジスタの製造方法を詳細に説明す
るための平面図である。
るための平面図である。
【図４】本発明の第２の実施例を説明するための断面図
である。
である。
【図５】図４のトランジスタの製造方法を工程順に示す
ための断面図である。
ための断面図である。
【図６】従来のトランジスタを説明するための平面図と
断面図である。
断面図である。
【図７】従来のトランジスタの製造方法を説明するため
の平面図と断面図である。
の平面図と断面図である。
【図８】図７の続き。
【図９】図８の続き。
【図１０】従来のトランジスタ構造の問題点を説明する
ための断面図である。
ための断面図である。
【図１１】従来構造でのトランジスタ特性と、本発明の
実施例を適用した構造でのトランジスタ特性。
実施例を適用した構造でのトランジスタ特性。
【図１２】本発明の第１及び第２の実施例の応用例を説
明するための断面図である。
明するための断面図である。
１，１０１ シリコン基板 ２，１０２ 素子分離絶縁膜 ３，１０３ シリコン酸化膜 ４，１０４ 第１のポリシリコン層 ５，１０５ 選択シリコンエピタキシャル層 ６，１０６ 選択ポリシリコン層 ７，１０７ ウエル領域 ８，１０８ チャネルドープ層 ９，１０９ ゲート酸化膜 １０，１１０ ゲート電極 １１，１１１ ＬＤＤ領域 １２，１１２ ＬＤＤサイドウォール １３，１１３ ソース・ドレイン領域 １４，１１４ シリサイド層 １５，１１５ 層間絶縁膜 １６，１１６ ソース・ドレイン引出し電極 １７，１１９，１２２ フォトレジスト １１Ａ 高抵抗領域 １００ 第１のシリコン酸化膜 １１８ 窒化膜 １１９Ａ フォトレジストの開口部 １２０ 第１の選択シリコンエピタキシャル層 １２１ シリコン酸化膜
Claims (7)
- 【請求項１】 表面にシリコンもしくはシリコンエピタ
キシャル層を有する半導体基板上に素子領域と前記素子
領域を挟んで隣接した領域の表面が前記半導体基板表面
よりも低い素子分離絶縁膜と、前記素子領域の前記半導
体基板の表面に形成された選択シリコンエピタキシャル
層と、前記半導体基板表面よりも表面が低い素子分離絶
縁膜上に形成されたポリシリコン層と前記シリコンエピ
タキシャル層に接続され、前記ポリシリコン層上に形成
された選択ポリシリコン層と、前記選択シリコンエピタ
キシャル層の上に形成されたゲート絶縁膜及びゲート電
極と、前記ゲート電極の側面に形成された側壁酸化膜
と、前記選択シリコンエピタキシャル層に形成された不
純物ドープ領域と、少なくとも前記選択シリコンエピタ
キシャル層を含む領域に形成されたソース・ドレイン領
域と、前記ゲート電極、選択ポリシリコン層、及び選択
シリコンエピタキシャル層の表面に各々形成されたシリ
サイド層と、前記選択ポリシリコン層の表面に形成され
たシリサイド層に接続されるソース・ドレインの各引き
出し電極とを備えることを特徴とする半導体装置。 - 【請求項２】 表面にシリコンもしくはシリコンエピタ
キシャル層を有する半導体基板上に素子領域と、前記素
子領域に隣接し、表面全体が、前記半導体基板表面より
も低い素子分離絶縁膜と、前記素子領域の半導体基板表
面に形成された選択シリコンエピタキシャル層と、前記
素子領域に隣接した素子分離絶縁膜上に形成されたポリ
シリコン層と前記選択シリコンエピタキシャル層に接続
され、前記ポリシリコン層上に形成された選択ポリシリ
コン層と、前記選択シリコンエピタキシャル層上に形成
されたゲート絶縁膜及びゲート電極と、前記ゲート電極
の側面に形成された側壁酸化膜と、前記選択シリコンエ
ピタキシャル層端部に形成された不純物ドープ領域と、
少なくとも前記選択シリコンエピタキシャル層を含む領
域に形成されたソース・ドレイン領域と、前記ゲート電
極、選択ポリシリコン層、及び選択シリコンエピタキシ
ャル層の表面に各々形成されたシリサイド層と、前記選
択ポリシリコン層の表面に形成されたシリサイド層に接
続されるソース・ドレインの各引き出し電極とを備える
ことを特徴とする半導体装置。 - 【請求項３】 前記選択シリコンエピタキシャル層の表
面位置が、前記ポリシリコン層表面に成長した選択ポリ
シリコン層の表面位置よりも高い、もしくは同じである
ことを特徴とする請求項１または２の半導体装置。 - 【請求項４】 前記選択シリコンエピタキシャル層の表
面位置が、前記ポリシリコン層表面に成長した選択ポリ
シリコン層の表面位置よりも低く、前記ポリシリコン層
の断面が、上底とこの上底より長い下底と、直線もしく
は曲線で構成された側面とからなる台形形状であること
を特徴とする請求項１または２の半導体装置。 - 【請求項５】 ゲート電極直下の選択シリコンエピタキ
シャル層には、ソースとドレインのパンチスルーを防ぐ
のに十分な不純物濃度のチャネルドープ層が設けられる
請求項１または２の半導体装置。 - 【請求項６】 半導体基板に素子分離絶縁膜を形成する
工程と、前記素子分離絶縁膜の素子領域に隣接した前記
素子分離絶縁膜の一部を前記半導体基板表面よりも窪ま
せる工程と、前記素子領域に形成するソース・ドレイン
に隣接する前記半導体基板表面よりも窪んだ領域を含む
前記素子分離絶縁膜上にポリシリコン層を選択的に形成
する工程と、前記素子領域に選択的にシリコンエピタキ
シャル層を成長し、かつこれと同時に前記ポリシリコン
層上に選択ポリシリコン層を成長する工程と、前記素子
領域にゲート絶縁膜およびゲート電極を形成する工程
と、前記素子分離絶縁膜とゲート電極をマスクとして不
純物を注入してＬＤＤ領域を形成する工程と、前記ゲー
ト電極の側壁にＬＤＤサイドウォールを形成する工程
と、このＬＤＤサイドウォールをマスクとして不純物を
注入してソース・ドレイン領域を形成する工程と、前記
ゲート電極、ソース・ドレインを形成した選択シリコン
エピタキシャル層、及び選択ポリシリコン層の表面をシ
リサイド化する工程と、全面に層間絶縁膜を形成し、こ
の層間絶縁膜に設けた開口を通して前記選択ポリシリコ
ン層に接続されるソース・ドレインの引出し電極を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項７】 半導体基板に素子領域を画成する素子分
離絶縁膜を形成する工程と、前記素子分離絶縁膜に画成
された素子領域の前記半導体基板表面にのみ選択的に第
１のシリコンエピタキシャル層を成長する工程と、前記
素子領域両端部に隣接する前記素子分離絶縁膜上にポリ
シリコン層を選択的に形成する工程と、前記素子領域の
前記第１のシリコンエピタキシャル層上に選択的に第２
のシリコンエピタキシャル層を成長し、かつこれと同時
に前記ポリシリコン層上に選択ポリシリコン層を成長す
る工程と、前記素子領域にゲート絶縁膜およびゲート電
極を形成する工程と、前記素子分離絶縁膜とゲート電極
をマスクとして前記素子領域の端部に不純物を注入して
ＬＤＤ領域を形成する工程と、前記ゲート電極の側壁に
ＬＤＤサイドウォールを形成する工程と、このＬＤＤサ
イドウォールをマスクとして不純物を注入して、ソース
・ドレイン領域を形成する工程と、前記ゲート電極、及
び選択ポリシリコン層の表面をシリサイド化する工程
と、全面に層間絶縁膜を形成し、この層間絶縁膜に設け
た開口を通して前記選択ポリシリコン層に接続されるソ
ース・ドレインの引出し電極を形成する工程とを含むこ
とを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184426A JP2850861B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置およびその製造方法 |
| US08/892,028 US5990530A (en) | 1996-07-15 | 1997-07-14 | Raised semiconductor MOS transistor with improved transistor characteristics |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184426A JP2850861B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032329A JPH1032329A (ja) | 1998-02-03 |
| JP2850861B2 true JP2850861B2 (ja) | 1999-01-27 |
Family
ID=16152955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8184426A Expired - Fee Related JP2850861B2 (ja) | 1996-07-15 | 1996-07-15 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5990530A (ja) |
| JP (1) | JP2850861B2 (ja) |
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| KR100618805B1 (ko) * | 2000-08-30 | 2006-09-06 | 삼성전자주식회사 | 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기정렬된 컨택 패드 형성방법 |
| KR100491141B1 (ko) * | 2001-03-02 | 2005-05-24 | 삼성에스디아이 주식회사 | 박막 트랜지스터 및 그의 제조방법과 이를 이용한 액티브매트릭스형 표시소자 및 그의 제조방법 |
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| KR100673108B1 (ko) | 2004-08-11 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US20080150026A1 (en) * | 2006-12-26 | 2008-06-26 | International Business Machines Corporation | Metal-oxide-semiconductor field effect transistor with an asymmetric silicide |
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-
1996
- 1996-07-15 JP JP8184426A patent/JP2850861B2/ja not_active Expired - Fee Related
-
1997
- 1997-07-14 US US08/892,028 patent/US5990530A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5990530A (en) | 1999-11-23 |
| JPH1032329A (ja) | 1998-02-03 |
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