KR100480904B1 - 반응로및이를이용한단결정실리콘층형성방법 - Google Patents

반응로및이를이용한단결정실리콘층형성방법 Download PDF

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Abstract

본 발명은 실리콘 기판 상에 원하는 두께의 단결정 실리콘이 성장되도록 하기 위한 반응로 및 이를 이용한 단결정 실리콘층 형성방법을 개시한다. 개시된 본 발명의 반응로는 양 측면이 석영 재질이며, 내부에는 실리콘 기판이 놓여지는 스테이지가 구비되어 있고, 그 측면 외측에는 열원이 설치되어 있으며, 외측 상단 및 상기 열원의 외측에는 내부의 온도를 강제적으로 하강시키는 냉각 파이프가 설치되어 있고, 내측 상단에는 가스가 분사되도록 하기 위한 홀들이 방사형으로 배치된 구조의 가스 분사기가 설치되어 있으며, 하단면에는 반응로 내부를 진공 상태로 유지시키기 위한 가스 배기 파이프가 설치되어 있다. 그리고, 이러한 구조의 반응로를 이용한 단결정 실리콘층 형성방법은, 산화막 패턴이 형성된 실리콘 기판을 제공하는 제1단계; 노출된 실리콘 기판 부분 상에 잔존된 파티클 및 자연산화막이 제거되도록 세정을 실시하는 제2단계; 실리콘 기판을 상기한 반응로에 장입시키는 제3단계; 반응로를 소정의 온도로 상승시킨 후, 실리콘 기판에 소오스 가스를 분사시켜 노출된 실리콘 기판 부분 상에 소정 두께의 단결정 실리콘을 성장시키는 제4단계; 반응로 내부의 온도를 실온까지 냉각시키고 그 내부를 퍼지시키는 제5단계; 제4 및 제5단계를 반복적으로 실시하여 원하는 두께의 단결정 실리콘층을 형성하는 제6단계를 포함한다.

Description

반응로 및 이를 이용한 단결정 실리콘층 형성방법
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 실리콘 기판 상에 원하는 두께의 단결정 실리콘이 성장되도록 하기 위한 반응로 및 이를 이용한 단결정 실리콘층 형성방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 메모리 소자를 도시한 단면도로서, 이를 참조하여 그 제조방법을 설명하도록 한다.
도시된 바와 같이, 실리콘 기판(1)의 적소에 그의 활성영역을 한정하는 소자 분리막(2)이 형성되고, 상기 소자분리막(2)에 의해 한정된 실리콘 기판(1)의 활성 영역에는 모스 트랜지스터가 형성된다. 여기서, 모스 트랜지스터는 게이트 전극(3)과, 소오스/드레인 영역(4a, 4b)을 포함한다. 상기 게이트 전극(3)은 워드라인으로 도 불리운다.
모스 트랜지스터가 형성된 실리콘 기판(1)의 전면 상에 제1층간절연막(5)이 형성된다. 사진식각 공정에 의해, 예컨데, 드레인 영역(4b)을 노출시키는 콘택홀이 형성되고, 상기 콘택홀 내에 비트라인용 플러그(6a)가 매립되며, 제1층간절연막(5) 상에 상기 비트라인용 플러그(6a)와 콘택되는 비트라인(6)이 형성된다.
비트라인(6)을 포함한 제1층간절연막(5) 상에 제2층간절연막(7)이 형성된다. 사진식각 공정에 의해, 예컨데, 모스 트랜지스터의 소오스 영역(4a)을 노출시키는 콘택홀이 형성되고, 상기 콘택홀은 스토리지 전극용 플러그(8a)로 매립된다. 제2층간절연막(7) 상에 상기 스토리지 전극용 플러그(8a)와 콘택되는 캐패시터(20)가 형성된다. 여기서, 상기 캐패시터(20)는 스토리지 전극(8)과 그 상부에 적층된 유전체막(9) 및 플레이트 전극(10)을 포함한다.
그러나, 종래의 메모리 소자 제조방법은 고집적화 및 고속도화가 진행되는 최근의 추세에서 다음과 같은 문제점들을 갖고 있다.
첫째로, 소자에 축적되는 정보들은 비트라인을 통하여 입력 또는 출력된다. 여기서, 비트라인과 드레인 영역을 연결하는 비트라인 플러그로는 다결정 실리콘층에 불순물을 도핑시켜 사용하고 있으나, 이러한 도핑된 다결정 실리콘층은 결정들 간의 계면 효과에 의해 캐리어의 이동도가 낮아서 정보의 입·출력 속도를 빠르게할 수 없는 바, 상기 도핑된 다결정 실리콘층으로 이루어진 비트라인 플로그는 소자의 고속도화에 적용하기 어려운 문제점이 있다.
둘째로, 반도체 메모리 소자에서 정보를 축적하게 되는 캐패시터의 스토리지 전극은 스토리지 전극용 플러그를 통해 소오스 영역과 연결되는데, 상기 스토리지 전극용 플러그 또한 비트라인용 플러그와 마찬가지로 도핑된 다결정 실리콘층을 사용하고 있기 때문에 정보의 입·출력 속도가 느린 것은 물론 이용되는 전하의 자연 감소로 인하여 원하는 정도의 정전용량을 얻지 못하며, 그래서, 상기 도핑된 다결정 실리콘층으로 이루어진 스토리지 전극용 플러그는 소자의 고집적화에 적용하기 어려운 문제점이 있다.
한편, 플러그 물질로서 다결정 실리콘층 대신에 단결정 실리콘층을 사용하는 경우에는 상기 단결정 실리콘층에서의 결정들간의 계면이 없기 때문에 정보의 입 · 출력 속도를 증가시킬 수 있고, 이에 따라, 소자의 고집적화 및 고속도화에 유리하게 적용시킬 수 있게 된다.
여기서, 단결정 실리콘층을 형성함에 있어, 종래에는 선택적 에피택셜 성장법(Seletive Epitaxial Growth)을 이용하고 있으며, 이하에서는 도 2를 참조하여 종래 기술에 따른 선택적 에피택셜 성장법을 이용한 단결정 실리콘층 형성방법을 설명하도록 한다.
우선, 실리콘 기판(11) 상에 그의 일부분을 노출시키는 산화막 패턴(12)을 형성하고, 이어서, 선택적 에피택셜 성장법을 이용하여 노출된 실리콘 기판(11) 부분에 단결정 실리콘층(13)을 형성한다. 여기서, 선택적 에피택셜 성장법은 하부막에 따라 실리콘 핵이 형성되는 시간이 다른 원리를 이용하여, 실리콘 단결정을 하부 구조로 갖는 위치에만 선택적으로 실리콘 원자를 연속적으로 흡착시켜 하부와 동일한 격자 방향성을 갖는 단결정 실리콘막을 성장시키는 방법이다.
그런데, 이 방법은 1,000℃ 이상의 고온에서 수행되기 때문에 일반적인 반도체 소자의 제조시에는 이용하기 어렵다. 또한, 단결정 실리콘으로된 하부막 상에 그와 동일한 방향성을 갖는 단결정 실리콘층을 계속적으로 성장시키는 경우, 어느 정도의 시간이 경과한 후에는 단결정 실리콘의 성장이 계속적으로 일어남과 동시에 기대하지 않은 지역, 예컨데, 산화막 패턴 상에 실리콘 핵 자리(Si Nucleation Site)가 형성되고, 이어서, 다결정 실리콘층이 성장하게 되어 기대하는 공정 결과를 얻을 수 없게 된다.
한편, 종래에는 노출된 실리콘 기판에 300∼400Å 정도의 단결정 실리콘층이 성장될 동안에 산화막 패턴을 포함한 실리콘 기판에 열 에너지를 제공하여 상기 산화막 패턴 상에 다결정 실리콘층이 성장되는 것을 방지하고 있다. 그러나, 그 이상의 두께를 갖는 단결정 실리콘층을 성장시키고자 할 때에는 필연적으로 산화막 패턴 상에도 다결정 실리콘층이 성장될 수 밖에 없기 때문에 수천 Å 이상의 두께를 갖는 비트라인용 플러그 및 스토리지 전극용 플러그를 형성하기 위해서는 종래의 기술은 적용하기 어렵다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 실리콘 기판 상에만 원하는 두께의 단결정 실리콘층이 성장되도록 할 수 있는 반응로를 제공함에 그 목적이 있다.
또한, 본 발명은 상기의 반응로를 이용한 단결정 실리콘층 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반응로는, 실리콘 기판 상에만 원하는 두께의 단결정 실리콘층을 성장시키기 위한 반응로로서, 양 측면이 석영 재질이며, 내부에는 실리콘 기판이 놓여지는 스테이지가 구비되어 있고, 그 측면 외측에는 내부의 온도를 상승시키기 위한 열원이 설치되어 있으며, 외측 상단 및 상기 열원의 외측에는 냉각수의 유입에 의해 내부의 온도를 강제적으로 하강시키는 냉각 파이프가 설치되어 있고, 내측 상단에는 가스가 분사되도록 하기 위한 홀들이 방사형으로 배치된 구조의 가스 분사기가 설치되어 있으며, 하단 면에는 내부가 진공 상태로 유지되도록 하기 위한 가스 배기 파이프가 설치되어 있는 것을 특징으로 한다.
또한, 상기와 같은 다른 목적을 달성하기 위한 본 발명의 단결정 실리콘층 형성방법은, 상부면에 그의 일부분을 노출시키는 산화막 패턴이 형성된 실리콘 기판을 제공하는 제1단계; 상기 노출된 실리콘 기판 부분의 표면에 잔존하는 파티클 및 자연산화막이 제거되도록 세정을 실시하는 제2단계; 상기 실리콘 기판을, 양 측면이 석영 재질이며, 내부에는 실리콘 기판이 놓여지는 스테이지가 구비되어 있고, 그 측면 외측에는 내부의 온도를 상승시키기 위한 열원이 설치되어 있으며, 외측 상단 및 상기 열원의 외측에는 냉각수의 유입에 의해 내부의 온도를 강제적으로 하강시키는 냉각 파이프가 설치되어 있고, 내측 상단에는 가스가 분사되도록 하기 위한 홀들이 방사형으로 배치된 구조의 가스 분사기가 설치되어 있으며, 하단 면에는 내부가 진공 상태로 유지되도록 하기 위한 가스 배기 파이프가 설치되어 있는 구성을 갖는 반응로에 장입시키는 제3단계; 상기 반응로 내부를 소정 온도로 상승시킨 상태에서 실리콘 기판의 전면에 소오스 가스를 분사시켜 노출된 실리콘 기판 부분 상에만 단결정 실리콘을 소정 두께로 성장시키는 제4단계; 상기 반응로 내부의 온도를 실온까지 냉각시키고, 그 내부를 퍼지시키는 제5단계; 및 상기 제4 및 제5단계를 반복적으로 실시하여 원하는 두께의 단결정 실리콘을 성장시키는 제6단계를 포함하여 이루어지는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
우선, 전제할 것은 본 발명의 실시예에 따른 단결정 실리콘층 형성방법은 종래의 선택적 에피택셜 성장법과 동일한 원리로 수행되지만, 종래의 방법이 1,000℃ 이상의 고온에서 수행되는 것과는 달리 본 발명의 실시예에 따른 방법은 600∼700℃ 정도의 낮은 온도에서 수행된다.
이를 위하여, 본 발명의 실시예에서는 종래의 선택적 에피택셜 성장 기술을 이용하되, 반응로 내부를 가열시키기 위한 열원으로서 할로겐 램프를 사용하고, 소오스 가스로는 SiH4 또는 Si2H6를 사용하여, 산화막 상에 실리콘 핵 자리가 성장되지 않을 정도의 시간 동안 열 에너지를 가하면서 실리콘 기판 상에 소정 두께의 단결정 실리콘을 성장시킨 후, 반응로 내부의 온도를 강제적으로 신속히 실온까지 냉각시켜 이미 실리콘 기판에 전달되어 있는 열 에너지를 제거시키고, 이어서, 반복적으로 상기의 과정을 수행하여 실리콘 기판 상에만 원하는 정도의 두께를 갖는 단결정 실리콘층이 형성되도록 한다.
상기와 같은 단결정 실리콘층 형성방법을 실현시키기 위하여, 본 발명의 실시예에서는 반응로 내부의 온도 상승 및 하강에 소요되는 시간을 최소화시킬 수 있는 단결정 실리콘 성장용 반응로를 제공한다.
도 3a는 본 발명의 실시예에 따른 반응로를 도시한 단면도이다.
도시된 바와 같이, 본 발명의 반응로(30)는 내부에 실리콘 기판이 놓여지는 스테이지(21)가 구비되어 있고, 그 측면 외측에는 내부의 온도를 상승시키기 위한 열원(22)이 배치되어 있으며, 외측 상단 및 상기 열원(22)의 외측에는 냉각수의 유입에 의해 내부의 온도를 강제적으로 하강시키는 냉각 파이프(23)가 설치되어 있고, 내측 상단에는 내부에 소오스 가스 및 퍼지(Purge) 가스를 공급하기 위한 가스 분사기(24)가 배치되어 있으며, 하단 면에는 반응로 내부가 진공 상태로 유지되도록 하기 위한 가스 배기 파이프(25)가 연결되어져 있다.
여기서, 반응로(30)의 양 측면은 할로겐 램프의 빛이 실리콘 기판에 충분히 조사될 수 있도록 투명도가 뛰어나고, 내열성이 우수한 석영 재질로 제작된다.
또한, 열원(20)으로서는 온도의 상승 및 하강을 신속하게 수행할 수 있도록 할로겐 램프가 사용된다.
게다가, 냉각 파이프(23)는, 도 3b에 도시된 바와 같이, 실리콘 기판 상에 단결정 실리콘이 성장되는 동안에 반응로의 온도를 신속하게 하강시킬 수 있도록 구성된다. 도면부호 23-1은 냉각수 유입구, 그리고, 23-2는 냉각수 유출구를 각각 나타낸다.
아울러, 가스 분사기(24)에는 소오스 가스 및 퍼지 가스가 유입되는 가스 유입 파이프(26)가 연결되어져 있으며, 그리고, 상기 가스 유입 파이프(26)에는 SiH4 또는 Si2H6와 같은 소오스 가스가 유입되는 소오스 가스 유입구(26a)와 Ar과 같은 퍼지 가스가 유입되는 퍼지 가스 유입구(26b)가 구비되어 있다. 또한, 가스 분사기(24)는, 도 3c에 도시된 바와 같이, 내부에 가스 분사를 위한 홀들(H)이 방사형으로 구비되고, 이때, 홀들(H)은 중심으로부터 외곽으로 갈수록 그 크기가 커지도록 배열된다. 이것은 소오스 가스의 분사 균일도를 향상시키기 위함이다.
상기와 같은 반응로를 이용한 본 발명의 실시예에 따른 단결정 실리콘층 형성방법을 도 4a 내지 도 4d를 참조하여 설명하도록 한다.
우선, 도 4a에 도시된 바와 같이, 실리콘 기판(31) 상에 산화막 패턴(32)을 형성한다. 이때, 단결정 실리콘이 성장되기를 희망하는 부위, 즉, 노출되어진 실리콘 기판(31) 부분의 표면 상에는 파티클 및 자연산화막 등이 흡착 또는 형성된다.
따라서, 황산 용액이 혼합되어져 있는 용액(H2SO4+H2O2+H2O), 또는, 암모니아 용액이 혼합되어져 있는 용액(NH4OH+H2O2+H2O)을 이용한 1차 세정 공정을 수행하고, 연이어, 불산과 같은 산화막 식각제를 이용한 2차 재차 세정 공정을 수행하여 상기한 파티클 및 자연 산화막을 완전히 제거한다. 이 결과, 도 4b에 도시된 바와 같이, 세정된 실리콘 기판(31)의 표면은 댕글링 본드 상태로 되거나, 수소기(H) 또는 플루오르기(F)가 결합되어 있는 상태가 된다.
이어서, 상기 실리콘 기판(31)을 또 다른 이물질이 상기 세정된 실리콘 기판(31) 부분에 흡착되지 않도록 시간의 지연없이 본 발명의 실시예에 따른 반응로에 장입시키고, 이와 동시에 반응로 내부를 10-7 Torr 이상의 고진공 상태로 만든다.
다음으로, 열원인 할로겐 램프를 작동시켜 반응로 내부의 온도를 600∼700℃로 상승시킨다. 이때, 도시하지는 않았으나, 실리콘 기판(31)의 표면에 결합되어 있던 수소기(H) 또는 플루오르기(F)가 탈착되어 상기 실리콘 기판(31)의 표면은 전부 댕글링 본드 상태가 된다.
그리고나서, 반응로 내부의 온도 안정화가 이루어지면, 가스 분사기를 통해 소오스 가스인 SiH4 또는 Si2H6 가스를 실리콘 기판(31)의 전 표면에 분사시켜, 도 4c에 도시된 바와 같이, 노출된 실리콘 기판(31)의 표면에 실리콘 단결정(33)을 성장시킨다. 이때, 공정 시간은 산화막 패턴(32)의 표면 상에 실리콘 시드(Seed)가 흡착되기 시작하는 임계 시간을 초과하지 않도록 한다.
상기와 같은 과정을 통해 단결정 실리콘을 형성하기 위한 1차 공정이 완료되면, 소오스 가스의 주입을 중단하고, 가스 분사기를 통해 반응로 내부에 Ar 가스를 주입시킴과 동시에 할로겐 램프를 오프시키고, 아울러, 냉각수 파이프에 냉각수를 유입시켜 반응로 내부의 온도를 강제적으로 실온까지 하강시킨다. 이때에도 반응로 내부는 진공 상태를 유지시킨다.
이후, 상기 공정을 반복적으로 실시하여, 도 4d에 도시된 바와 같이, 노출된 실리콘 기판(31) 상에 원하는 두께 만큼의 단결정 실리콘층(34)을 형성한다.
상기와 같은 본 발명의 단결정 실리콘층 형성방법을 이용하게 되면, 산화막 패턴 상에 다결정 실리콘층이 형성됨이 없이 실리콘 기판 상에만 원하는 두께의 단결정 실리콘층을 형성할 수 있다. 또한, 600∼700℃의 온도에서 단결정 실리콘의 성장이 가능하기 때문에 반도체 소자의 제조 공정에 용이하게 적용시킬 수 있다.
따라서, 본 발명의 실시예에 따른 단결정 실리콘층 형성방법을 이용할 경우, 수천 Å 두께의 단결정 실리콘층을 형성할 수 있는 것에 기인하여, 비트라인용 플러그 또는 스토리지 전극용 플러그로 사용되는 종래 도핑된 다결정 실리콘층을 단결정 실리콘층으로 대체시킬 수 있으며, 이에 따라, 반도체 소자의 고집적화 및 고속도화를 달성할 수 있게 된다.
도 5a 내지 도 5b는 본 발명의 방법을 이용한 소자분리막 형성방법을 설명하기 위한 공정 단면도이다.
우선, 도 5a에 도시된 바와 같이, 실리콘 기판(41) 상에 소정 두께, 예컨데, 원하는 정도의 소자분리막의 두께로 산화막을 증착하고, 상기 산화막을 패터닝하여 실리콘 기판의 일부분을 노출시키는 산화막 패턴(42)을 형성한다. 이때, 인접된 산화막 패턴들(42)간의 간격은 실제 얻고자하는 활성영역의 폭이 되도록 한다.
그런다음, 도 5b에 도시된 바와 같이, 본 발명의 단결정 실리콘층 형성방법을 적용하여 노출된 실리콘 기판(41) 부분 상에 산화막 패턴(42)의 두께와 동일한 두께를 갖는 단결정 실리콘층(43)을 형성한다.
이 결과, 실리콘 기판(41) 상에 형성된 단결정 실리콘층(43)은 소자가 형성될 활성영역이 되고, 잔류되어 있는 산화막 패턴(42)은 소자분리막이 된다. 여기서, 종래의 로코스(LOCOS) 공정을 이용하여 소자분리막을 형성할 경우에는 버즈 빅(bird's beak)이 발생되지만, 본 발명에서는 버즈 빅이 발생되지 않기 때문에, 활성영역의 면적을 확보할 수 있고, 특히, 활성영역에서의 데미지가 없기 때문에 이후에 형성될 트랜지스터의 특성을 향상시킬 수 있게 된다.
도 6a 및 도 6b는 본 발명의 방법을 이용한 3차원 구조의 단결정 실리콘 기판 형성방법을 설명하기 위한 공정 단면도이다.
우선, 도 6a에 도시된 바와 같이, 실리콘 기판(51) 상에 두껍게 산화막 패턴(52)을 형성하고, 이어서, 노출된 실리콘 기판(51) 상에 상기와 같은 본 발명의 방법을 통해 단결정 실리콘층(53)을 형성한다. 그리고나서, 도 6b에 도시된 바와 같이, 산화막 패턴을 제거시켜 3차원 형상의 단결정 실리콘 기판(53a)을 형성한다.
이 방법으로 3차원 형상의 단결정 실리콘 기판을 형성하게 되면, 트랜지스터를 형성시킬 수 있는 기판의 표면적이 증가되는 것에 기인하여 반도체 소자의 고집적화를 달성할 수 있게 된다.
도 7 및 도 8은 본 발명의 방법을 이용한 메탈 콘택 방법을 설명하기 위한 단면도이다.
우선, 도 7에 도시된 바와 같이, 일반적으로 금속배선을 형성하기 위한 콘택 홀의 형성시에 소오스/드레인 영역(62)의 표면 일부분이 식각되는 것에 기인하여 전도막의 매립 이전에 콘택홀의 내벽에 베리어 금속막으로 형성된 Ti/TiN막(63)의 Ti와 소오스/드레인 영역(62)의 Si이 반응되어 접합 누설이 증가하게 된다.
이에 반해, 도 8에 도시된 바와 같이, 메탈 콘택이 형성될 소오스/드레인 영역(62) 상에 본 발명의 방법을 수행하여 500∼1,000Å 두께로 단결정 실리콘층(64)을 형성한 후, 후속 공정을 진행하게 되면, 상기 단결정 실리콘층(64)이 식각 버퍼로서의 역할을 수행하기 때문에 메탈 콘택 공정시에 소오스/드레인 영역(62)의 로스(loss)를 방지할 수 있으며, 이에 따라, 접합 누설과 같은 결함이 발생되지 않는 것에 기인하여 소자의 특성 저하를 방지할 수 있게 된다.
이상에서와 같이, 본 발명은 600∼700℃의 온도에서 실리콘 기판 상에만 원하는 두께의 단결정 실리콘층을 형성할 수 있기 때문에 비트라인용 플러그 및 스토리지 전극용 플러그 물질을 단결정 실리콘층으로 대체시킬 수 있으며, 이에 따라, 반도체 소자의 고집적화 및 고속도화를 달성할 수 있다.
또한, 단결정 실리콘층으로된 활성영역을 형성할 수 있는 것에 기인하여 소자의 전기적 특성을 향상시킬 수 있으며, 아울러, 3차원 형상의 단결정 실리콘 기판을 형성할 수 있는 것에 기인하여 고집적화에 매우 유리하게 대응시킬 수 있다.
게다가, 메탈 콘택시에 단결정 실리콘층을 식각 버퍼로서 사용하는 것에 의해 소오스/드레인 영역이 손상되는 것을 방지할 수 있기 때문에 소자 특성 및 신뢰성을 향상시킬 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
도 1은 종래 기술에 따른 반도체 메모리 소자를 도시한 단면도.
도 2는 종래 기술에 따른 선택적 에피택셜 성장법을 이용한 단결정 실리콘층 형성방법을 설명하기 위한 단면도.
도 3a는 본 발명의 실시예에 따른 반응로를 도시한 단면도.
도 3b는 본 발명의 실시예에 따른 냉각 파이프를 도시한 평면도.
도 3c는 본 발명의 실시예에 따른 가스 분사기를 도시한 평면도.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 단결정 실리콘층 형성방법을 설명하기 위한 공정 단면도.
도 5a 및 도 5b는 본 발명의 방법을 이용한 소자분리막 형성방법을 설명하기 위한 공정 단면도.
도 6a 및 도 6b는 본 발명의 방법을 이용한 3차원 실리콘 기판의 형성방법을 설명하기 위한 공정 단면도.
도 7 및 도 8은 본 발명의 방법을 이용한 메탈 콘택 형성방법을 설명하기 위한 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 스테이지 22 :열원
23 : 냉각 파이프 23-1 : 냉각수 유입구
23-2 : 냉각수 유출구 24 : 가스 분사기
25 : 가스 배기 파이프 26 : 가스 유입 파이프
26a : 소오스 가스 유입구 26b : Ar 가스 유입구
30 : 반응로 31,41,51,61 : 실리콘 기판
32,42,52 : 산화막 패턴 34,43,53,64 : 단결정 실리콘층
53a : 단결정 실리콘 기판 62 : 소오스/드레인 영역
63 : Ti/TiN막 H : 홀

Claims (11)

  1. 실리콘 기판 상에만 원하는 두께의 단결정 실리콘층을 성장시키기 위한 반응로로서,
    양 측면이 석영 재질이며, 내부에는 실리콘 기판이 놓여지는 스테이지가 구비되어 있고, 그 측면 외측에는 내부의 온도를 상승시키기 위한 열원이 설치되어 있으며, 외측 상단 및 상기 열원의 외측에는 냉각수의 유입에 의해 내부의 온도를 강제적으로 하강시키는 냉각 파이프가 설치되어 있고, 내측 상단에는 가스가 분사되도록 하기 위한 홀들이 방사형으로 배치된 구조의 가스 분사기가 설치되어 있으며, 하단 면에는 내부가 진공 상태로 유지되도록 하기 위한 가스 배기 파이프가 설치되어 있는 것을 특징으로 하는 반응로.
  2. 제 1 항에 있어서, 상기 열원은 할로겐 램프인 것을 특징으로 하는 반응로.
  3. 제 1 항에 있어서, 상기 홀은 가스 분사기의 중심으로부터 외곽으로 갈수록 그 크기가 커지는 것을 특징으로 하는 반응로.
  4. 제 1 항에 있어서, 상기 가스 분사기는 소오스 가스와 퍼지 가스가 유입되는 가스 유입 파이프와 연결된 것을 특징으로 하는 반응로.
  5. 상부면에 그의 일부분을 노출시키는 산화막 패턴이 형성된 실리콘 기판을 제공하는 제1단계;
    상기 노출된 실리콘 기판 부분의 표면에 잔존하는 파티클 및 자연산화막이 제거되도록 세정을 실시하는 제2단계;
    상기 실리콘 기판을, 양 측면이 석영 재질이며, 내부에는 실리콘 기판이 놓여지는 스테이지가 구비되어 있고, 그 측면 외측에는 내부의 온도를 상승시키기 위한 열원이 설치되어 있으며, 외측 상단 및 상기 열원의 외측에는 냉각수의 유입에 의해 내부의 온도를 강제적으로 하강시키는 냉각 파이프가 설치되어 있고, 내측 상단에는 가스가 분사되도록 하기 위한 홀들이 방사형으로 배치된 구조의 가스 분사기가 설치되어 있으며, 하단 면에는 내부가 진공 상태로 유지되도록 하기 위한 가스 배기 파이프가 설치되어 있는 구성을 갖는 반응로에 장입시키는 제3단계;
    상기 반응로 내부를 소정 온도로 상승시킨 상태에서 실리콘 기판의 전면에 소오스 가스를 분사시켜 노출된 실리콘 기판 부분 상에만 단결정 실리콘을 소정 두께로 성장시키는 제4단계:
    상기 반응로 내부의 온도를 실온까지 냉각시키고, 그 내부를 퍼지시키는 제5단계; 및
    상기 제4 및 제5단계를 반복적으로 실시하여 원하는 두께의 단결정 실리콘을 성장시키는 제6단계를 포함하여 이루어지는 것을 특징으로 하는 단결정 실리콘층 형성방법.
  6. 제 5 항에 있어서, 상기 세정 공정은 황산 용액 또는 암모니아 용액이 혼합되어진 세정 용액을 이용한 1차 세정 공정과, 불산이 혼합된 용액을 이용한 2차 세정 공정으로 이루어진 것을 특징으로 하는 단결정 실리콘층 형성방법.
  7. 제 5 항에 있어서, 상기 제4단계시의 반응로의 온도는 600∼700℃로 상승시키는 것을 특징으로 하는 단결정 실리콘층 형성방법.
  8. 제 5 항에 있어서, 상기 제4단계 및 제5단계시에 반응로 내부는 진공 상태가 유지되도록 하는 것을 특징으로 하는 단결정 실리콘층 형성방법.
  9. 제 8 항에 있어서, 상기 반응로 내부는 10-7 Torr 이상의 진공 상태가 유지되도록 하는 것을 특징으로 하는 단결정 실리콘층 형성방법.
  10. 제 5 항에 있어서, 상기 소오스 가스는 SiH4 또는 Si2H6 가스를 사용하는 것을 특징으로 하는 단결정 실리콘층 형성방법.
  11. 제 5 항에 있어서, 상기 퍼지 가스는 Ar 가스를 사용하는 것을 특징으로 하는 단결정 실리콘층 형성방법.
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