KR100214069B1 - 반도체 장치의 전계효과트랜지스터 제조방법 - Google Patents

반도체 장치의 전계효과트랜지스터 제조방법 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
소오스/드레인간의 직렬저항을 감소시켜 소자의 구동성 향상 및 고속 동작을 가능하게 하기 위한 반도체 장치의 전계효과트랜지스터 제공하고자 함.
3. 발명의 해결방법의 요지
반도체 장치에 있어서, 반도체 기판상에 절연층을 형성하는 단계; 상기 절연층상에 제1 폴리실리콘막을 형성하는 단계; 마스크없이 상기 제1 폴리실리콘막내에 소오스/드레인 이온주입 공정을 실시하는 단계; 소오스/드레인 형성용 식각 마스크를 사용하여 소오스/드레인 영역을 형성하는 단계; 전체구조 상부에 제2 폴리실리콘막, 게이트 절연막 및 제3 폴리실리콘막을 차례대로 형성하는 단계; 및 게이트 전극용 식각 마스크를 사용하여 상기 제3 폴리실리콘막, 게이트 절연막 및 제2 폴리실리콘막을 차례로 식각하여 게이트 전극 및 채널 패턴을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전계효과트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 장치 제조 공정 중 전계효과트랜지스터 제조 공정에 이용됨.

Description

반도체 장치의 전계효과트랜지스터 제조방법
본 발명은 반도체 소자 제조 공정중 반도체 장치의 전계효과트랜지스터(MOSFET) 제조방법에 관한 것으로, 특히 소오스/드레인간의 직렬저항의 감소에 따른 소자의 구동성 향상 및 고속 동작을 가능하게 하기 위한 반도체 장치의 전계효과트랜지스터 제조방법에 관한 것이다.
일반적으로, 씬 필름(Thin Film)을 사용하여 완전히 공핍된(Fully Depeleted) 소오스/드레인 영역 및 채널 영역을 갖는 SOI(Silicon On Insulator) 기판을 사용한 전계효과트랜지스터나 CMOS는 소자의 운영 전압(Operation Voltage)으로 1.5V 이하의 저전압을 사용하는 소자에 있어서 매우 유용하게 응용되고 있다.
도1은 종래기술에 따른 반도체 장치의 전계효과트랜지스터가 형성된 단면도로, 기판의 최상면에서 약 500Å 정도 아래쪽에 약 4000Å 정도 두께의 절연층(2)이 형성된 SOI(Silicon On Insulator) 기판(1) 상부에 통상적인 전계효과트랜지스터를 제작한 것을 도시한 것으로, 도면부호 3은 소오스/드레인 영역, 3a는 채널 영역, 4는 게이트 산화막 및 5는 게이트 전극을 각각 나타낸다.
상기와 같은 SOI 기판을 사용한 전계효과트랜지스터의 경우 일반적인 벌크 실리콘 기판(Bulk Silicon Wafer)에 비해 래치-업(LATCH-UP)에 강하고, 저전압 소자에 유용하게 적용할 수 있으며, 또한 소자의 고집적이 용이하다는 장점이 있다.
그러나, 상기 SOI 기판은 상기와 같은 장점이 있는데도 불구하고 일반 기판에 비해 너무 고가이기 때문에 상기 종래 기술에서 보는 바와 같이 매우 얇은 필름을 사용할 수밖에 없는데, 이 때문에 소오스/드레인간의 저항이 점점 높아지게 되고, 이러한 높은 소오스/드레인간의 저항에 의해 구동 전류가 크게 떨어져 소자의 구동성 및 고속 동작을 방해하게 되는 등의 문제점이 있었다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 소오스/드레인간의 직렬저항을 감소시켜 소자의 구동성 향상 및 고속 동작을 가능하게 하기 위한 반도체 장치의 전계효과트랜지스터 제공하는데 그 목적이 있다.
도1은 종래기술에 따라 형성된 반도체 장치의 전계효과트랜지스터 단면도,
도2A 내지 도2D는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도,
도3A 및 도3C는 본 발명의 다른 실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 열산화막
13 : 소오스/드레인 형성용 폴리실리콘막
14 : 채널용 폴리실리콘막 15 : 게이트 산화막
16 : 게이트 전극용 폴리실리콘막
17 : 포토레지스트
상기 목적을 달성하기 위하여 본 발명은 반도체 장치에 있어서, 반도체 기판상에 절연층을 형성하는 단계; 상기 절연층상에 제1 폴리실리콘막을 형성하는 단계; 마스크없이 상기 제1 폴리실리콘막내에 소오스/드레인 이온주입 공정을 실시하는 단계; 소오스/드레인 형성용 식각 마스크를 사용하여 소오스/드레인 영역을 형성하는 단계; 전체구조 상부에 제2 폴리실리콘막, 게이트 절연막 및 제3 폴리실리콘막을 차례대로 형성하는 단계; 및 게이트 전극용 식각 마스크를 사용하여 상기 제3 폴리실리콘막, 게이트 절연막 및 제2 폴리실리콘막을 차례로 식각하여 게이트 전극 및 채널 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명은 반도체 장치에 있어서, 반도체 기판상에 절연층을 형성하는 단계; 상기 절연층상에 제1 폴리실리콘막을 형성하는 단계; 마스크없이 상기 제1 폴리실리콘막내에 소오스/드레인 이온주입 공정을 실시하는 단계; 소오스/드레인 형성용 식각 마스크를 사용하여 소오스/드레인 영역을 형성하는 단계; 전체구조 상부에 제2 폴리실리콘막, 게이트 절연막 및 제3 폴리실리콘막을 차례대로 형성하는 단계; 게이트 전극용 식각 마스크를 사용하여 상기 제3 폴리실리콘막, 게이트 절연막 및 제2 폴리실리콘막을 차례로 식각하여 게이트 전극 및 채널 패턴을 형성하는 단계; 상기 게이트 전극 및 채널 패턴 측벽에 절연막 스페이서를 형성하는 단계; 전체구조 상부에 금속막을 형성하고, 열처리하여 상기 금속막을 상 변환시키는 단계; 및 상기 열처리 공정에 의해 상 변환되지 않은 금속막을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2A 내지 도2D는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도이다.
먼저, 도2A는 반도체 기판(11) 상부에 열산화 공정에 의해 약 3000Å 내지 5000Å 정도 두께의 열산화막(12)을 성장시킨 다음, 전체구조 상부에 약 2000Å 내지 5000Å 정도 두께의 소오스/드레인 형성용 폴리실리콘막(13)을 약 570℃ 이하의 저온에서 비정질 상태로 증착한 것을 도시한 것이다.
이어서, 도2B는 상기 소오스/드레인 형성용 폴리실리콘막(13)에 대해 열처리하여 결정화한 후, 마스크없이 상기 결정화된 소오스/드레인 형성용 폴리실리콘막(13) 전면에 이온주입 공정을 실시한 다음, 소오스/드레인 형성용 마스크를 사용한 식각 공정에 의해 하부의 열산화막(12)이 노출될때까지 상기 소오스/드레인 형성용 폴리실리콘막(13)을 식각하여 소오스/드레인 영역(13a)을 형성한 것을 도시한 것이다.
계속해서, 도2C는 전체구조 상부에 채널용 폴리실리콘막(14)을 상기 소오스/드레인 형성용 폴리실리콘막(13) 증착시와 동일한 방법으로 증착하여 비정질 상태로 형성하고, 열처리하여 결정화한 후, 전체구조 상부에 게이트 산화막(15)과 게이트 전극용 폴리실리콘막(16)을 차례로 형성하고, 상기 게이트 전극용 폴리실리콘막(16)에 불순물 도핑 공정을 실시한 다음, 상기 게이트 전극용 폴리실리콘막(16) 상부에 포토레지스트를 도포하고, 게이트 전극용 마스크를 사용한 노광·현상 공정에 의해 게이트 전극용 포토레지스트 패턴(17)을 형성한 것을 도시한 것이다.
마지막으로, 도2D는 상기 게이트 전극용 포토레지스트 패턴(17)을 식각장벽으로 하부의 소오스/드레인 영역(13a)이 드러날때까지 상기 게이트 전극용 폴리실리콘막(16), 게이트 산화막(15) 및 채널용 폴리실리콘막(14)을 차례대로 식각하여 게이트 전극(16a) 패턴 및 채널 패턴(14a)을 형성한 다음, 상기 게이트 전극용 포토레지스트 패턴(17)을 제거한 것을 도시한 것이다. 미설명 부호 15a는 게이트 절연막 패턴을 나타낸다.
도3A 및 3C는 본 발명의 다른 실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도로, 도면부호 21은 반도체 기판, 22는 열산화막 및 25a는 게이트 절연막을 각각 나타낸다.
먼저, 도3A는 상기 일실시예의 도2D까지 형성한 다음, 전체구조 상부에 스페이서 형성용 산화막을 증착한 후, 상기 스페이서 형성용 산화막을 마스크없이 전면식각하여 채널 패턴(24a) 및 게이트 전극 패턴(26a) 측벽에 산화막 스페이서(28)를 형성한 것을 도시한 것이다.
이어서, 도3B는 전체구조 상부에 티타늄막(29)을 증착한 다음, 열처리하여 상기 소오스/드레인 영역(23a) 및 게이트 전극 패턴(26a) 상부에 티타늄실리사이드막()(29a)을 형성한 것을 도시한 것으로, 이때 상기 티타늄실리사이드막(29a)은 상기 열처리 공정에 의해 상기 소오스/드레인 영역(23a) 및 게이트 전극 패턴(26a)인 폴리실리콘막과 상기 티타늄막(29)이 반응하여 형성된다.
마지막으로, 도3C는 상기 열처리 공정에 의해 상기 소오스/드레인 영역(23a) 및 게이트 전극 패턴(26a)인 폴리실리콘막과 반응하기 않은 상기 산화막 스페이서(28)상의 티타늄막(29)을 제거하여 Salicide(Self Aligned Silicide Gate) 구조의 전계효과트랜지스터를 형성한 것을 도시한 것으로, 본 발명의 일실시예에 비해 소오스/드레인간의 직렬 저항을 더 감소시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 일반적인 벌크 실리콘 기판(Bulk Silicon Wafer)을 사용하여 채널 영역의 두께는 얇게, 소오스/드레인 영역은 소오스/드레인간의 직결 저항을 최소화할 수 있을 정도의 두께로 형성함으로써, 소오스/드레인간의 직렬저항을 감소시켜 소자의 구동성 향상 및 고속 동작을 가능할 수 있으며, 또한 래치-업 특성이나 저전압 운용 소자 또는 고집적이 용이하다는 장점을 갖는 SOI 기판과 동일한 또는 그 이상의 소자 특성을 갖는 전계효과트랜지스터를 제조할 수 있어 소자의 수율 향상 및 비용 절감의 효과가 있다.

Claims (13)

  1. 반도체 장치에 있어서,
    반도체 기판상에 절연층을 형성하는 단계;
    상기 절연층상에 제1 폴리실리콘막을 형성하는 단계;
    마스크없이 상기 제1 폴리실리콘막내에 소오스/드레인 이온주입 공정을 실시하는 단계;
    소오스/드레인 형성용 식각 마스크를 사용하여 소오스/드레인 영역을 형성하는 단계;
    전체구조 상부에 제2 폴리실리콘막, 게이트 절연막 및 제3 폴리실리콘막을 차례대로 형성하는 단계; 및
    게이트 전극용 식각 마스크를 사용하여 상기 제3 폴리실리콘막, 게이트 절연막 및 제2 폴리실리콘막을 차례로 식각하여 게이트 전극 및 채널 패턴을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전계효과트랜지스터 제조방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 폴리실리콘막은 저온에서 비정질 상태로 증착한 다음, 고온에서 열처리하여 결정화시키는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
  3. 제1항에 있어서,
    상기 절연층은 상기 반도체 기판을 열산화 공정에 의해 산화시켜 성장시킨 열산화막인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
  4. 제3항에 있어서,
    상기 열산화막은 약 3000Å 내지 5000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
  5. 제2항 또는 제4항에 있어서,
    상기 제1 폴리실리콘막은 약 2000Å 내지 5000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
  6. 제5항에 있어서,
    상기 제2 폴리실리콘막은 약 300Å 내지 1000Å 정도의 두계로 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
  7. 반도체 장치에 있어서,
    반도체 기판상에 절연층을 형성하는 단계;
    상기 절연층상에 제1 폴리실리콘막을 형성하는 단계;
    마스크없이 상기 제1 폴리실리콘막내에 소오스/드레인 이온주입 공정을 실시하는 단계;
    소오스/드레인 형성용 식각 마스크를 사용하여 소오스/드레인 영역을 형성하는 단계;
    전체구조 상부에 제2 폴리실리콘막, 게이트 절연막 및 제3 폴리실리콘막을 차례대로 형성하는 단계;
    게이트 전극용 식각 마스크를 사용하여 상기 제3 폴리실리콘막, 게이트 절연막 및 제2 폴리실리콘막을 차례로 식각하여 게이트 전극 및 채널 패턴을 형성하는 단계;
    상기 게이트 전극 및 채널 패턴 측벽에 절연막 스페이서를 형성하는 단계;
    전체구조 상부에 금속막을 형성하고, 열처리하여 상기 금속막을 상 변환시키는 단계; 및
    상기 열처리 공정에 의해 상 변환되지 않은 금속막을 제거하는 단계를 포함해서 이루어진 반도체 장치의 전계효과트랜지스터 제조방법.
  8. 제7항에 있어서,
    상기 제1 및 제2 폴리실리콘막은 저온에서 비정질 상태로 증착한 다음, 고온에서 열처리하여 결정화시키는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
  9. 제7항에 있어서,
    상기 절연층은 상기 반도체 기판을 열산화 공정에 의해 산화시켜 성장시킨 열산화막인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
  10. 제9항에 있어서,
    상기 열산화막은 약 3000Å 내지 5000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
  11. 제8항 또는 제10항에 있어서,
    상기 제1 폴리실리콘막은 약 2000Å 내지 5000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
  12. 제11항에 있어서,
    상기 절연막 스페이서는 산화막 스페이서인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
  13. 제12항에 있어서,
    상기 금속막은 티타늄막인 것을 특징으로 하는 반도체 장치의 전계효과트랜지스터 제조방법.
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