JP3312541B2 - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタを
集積形成した薄膜半導体装置の製造方法に関する。より
詳しくは、薄膜トランジスタを構成するゲート電極及び
ゲート絶縁膜のドライエッチング技術に関する。
集積形成した薄膜半導体装置の製造方法に関する。より
詳しくは、薄膜トランジスタを構成するゲート電極及び
ゲート絶縁膜のドライエッチング技術に関する。
【０００２】
【従来の技術】石英ガラス等の透明絶縁基板上に薄膜ト
ランジスタや画素電極を集積形成した薄膜半導体装置
は、例えばアクティブマトリクス型液晶表示パネルの駆
動基板に好適であり、従来から盛んに開発が進められて
いる。図３に従来の薄膜半導体装置の一例を示す。絶縁
基板１０１の上に薄膜トランジスタの活性層となる半導
体薄膜１０２が形成されている。その上にはゲート絶縁
膜１０３を介してゲート電極１０４がパタニング形成さ
れている。ゲート絶縁膜１０３は例えば三層構造からな
り、下から順にＳｉＯ2 層１０５、Ｓｉ3 Ｎ4 層１０
６、その熱酸化層１０７が順に重ねられている。場合に
よっては熱酸化層１０７を除いた二層構造が採用され
る。ゲート電極１０４は例えば不純物を高濃度で拡散し
た低抵抗化シリコン膜（ＤＯＰＯＳ）からなる。
ランジスタや画素電極を集積形成した薄膜半導体装置
は、例えばアクティブマトリクス型液晶表示パネルの駆
動基板に好適であり、従来から盛んに開発が進められて
いる。図３に従来の薄膜半導体装置の一例を示す。絶縁
基板１０１の上に薄膜トランジスタの活性層となる半導
体薄膜１０２が形成されている。その上にはゲート絶縁
膜１０３を介してゲート電極１０４がパタニング形成さ
れている。ゲート絶縁膜１０３は例えば三層構造からな
り、下から順にＳｉＯ2 層１０５、Ｓｉ3 Ｎ4 層１０
６、その熱酸化層１０７が順に重ねられている。場合に
よっては熱酸化層１０７を除いた二層構造が採用され
る。ゲート電極１０４は例えば不純物を高濃度で拡散し
た低抵抗化シリコン膜（ＤＯＰＯＳ）からなる。
【０００３】
【発明が解決しようとする課題】従来の薄膜トランジス
タはＭＩＳ構造を有している。Ｍはメタルと同様の導電
性を有するゲート電極用のＤＯＰＯＳを示し、Ｉはゲー
ト絶縁膜となるインシュレータを示し、Ｓは活性層とな
る半導体薄膜（セミコンダクタ）を示す。図３に示した
ＭＩＳ構造では中間のＩがＯＮＯとなっており全体とし
てＭＯＮＯＳ構造と呼ばれる。ＯはＳｉＯ2 等の酸化層
を示し、ＮはＳｉ3 Ｎ4 等の窒化層を表す。場合によっ
ては、ＭＯＮＯＳ構造に代えＭＮＯＳ構造を取ることも
ある。何れにしても、ゲート絶縁膜中のＳｉ3 Ｎ4 層を
ゲート電極直下以外の部分で取り除く必要が生じる場合
がある。例えば、薄膜半導体装置をアクティブマトリク
ス型液晶表示パネルの駆動基板に用いた場合、Ｓｉ3 Ｎ
4 はある程度不透明であるため透過率が悪くなる。これ
を防ぐためＳｉ3 Ｎ4 を画素の開口部から除去する必要
がある。また、一般の薄膜半導体装置でも薄膜トランジ
スタのコンタクト部からはＳｉ3 Ｎ4 を除去する。この
ような場合、従来ゲート電極を構成するＤＯＰＯＳとゲ
ート絶縁膜に含まれるＳｉ3 Ｎ4 層はそれぞれ別のレジ
ストマスクを用いてエッチングされていた。従来ゲート
電極のＤＯＰＯＳとゲート絶縁膜のＳｉ3 Ｎ4 層は一括
してエッチングすることができなかった。このため、製
造プロセスが煩雑化し工程合理化及び低コスト化の障害
になっていた。一括エッチングが困難である理由として
以下のことが挙げられる。仮に、ゲート電極のＤＯＰＯ
Ｓを等方的にエッチングした場合、そのままゲート電極
下に位置するゲート絶縁膜のエッチングを進めると、ゲ
ート電極１０４の端面に多大なサイドエッチが入ってし
まう。このため、ゲート電極幅の均一性を確保すること
が困難になり、薄膜トランジスタの特性にばらつきが生
じる。一方、ゲート電極１０４のＤＯＰＯＳを異方的に
エッチングした場合、そのままゲート電極１０４直下に
位置するゲート絶縁膜１０３のエッチングを進めると、
ゲート電極１０４端部のゲート絶縁膜１０３にエッチン
グによる食い込み１０８が生じてしまう。この食い込み
１０８が発生すると所望のゲート耐圧を維持することが
困難になる。
タはＭＩＳ構造を有している。Ｍはメタルと同様の導電
性を有するゲート電極用のＤＯＰＯＳを示し、Ｉはゲー
ト絶縁膜となるインシュレータを示し、Ｓは活性層とな
る半導体薄膜（セミコンダクタ）を示す。図３に示した
ＭＩＳ構造では中間のＩがＯＮＯとなっており全体とし
てＭＯＮＯＳ構造と呼ばれる。ＯはＳｉＯ2 等の酸化層
を示し、ＮはＳｉ3 Ｎ4 等の窒化層を表す。場合によっ
ては、ＭＯＮＯＳ構造に代えＭＮＯＳ構造を取ることも
ある。何れにしても、ゲート絶縁膜中のＳｉ3 Ｎ4 層を
ゲート電極直下以外の部分で取り除く必要が生じる場合
がある。例えば、薄膜半導体装置をアクティブマトリク
ス型液晶表示パネルの駆動基板に用いた場合、Ｓｉ3 Ｎ
4 はある程度不透明であるため透過率が悪くなる。これ
を防ぐためＳｉ3 Ｎ4 を画素の開口部から除去する必要
がある。また、一般の薄膜半導体装置でも薄膜トランジ
スタのコンタクト部からはＳｉ3 Ｎ4 を除去する。この
ような場合、従来ゲート電極を構成するＤＯＰＯＳとゲ
ート絶縁膜に含まれるＳｉ3 Ｎ4 層はそれぞれ別のレジ
ストマスクを用いてエッチングされていた。従来ゲート
電極のＤＯＰＯＳとゲート絶縁膜のＳｉ3 Ｎ4 層は一括
してエッチングすることができなかった。このため、製
造プロセスが煩雑化し工程合理化及び低コスト化の障害
になっていた。一括エッチングが困難である理由として
以下のことが挙げられる。仮に、ゲート電極のＤＯＰＯ
Ｓを等方的にエッチングした場合、そのままゲート電極
下に位置するゲート絶縁膜のエッチングを進めると、ゲ
ート電極１０４の端面に多大なサイドエッチが入ってし
まう。このため、ゲート電極幅の均一性を確保すること
が困難になり、薄膜トランジスタの特性にばらつきが生
じる。一方、ゲート電極１０４のＤＯＰＯＳを異方的に
エッチングした場合、そのままゲート電極１０４直下に
位置するゲート絶縁膜１０３のエッチングを進めると、
ゲート電極１０４端部のゲート絶縁膜１０３にエッチン
グによる食い込み１０８が生じてしまう。この食い込み
１０８が発生すると所望のゲート耐圧を維持することが
困難になる。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題を解決するため以下の手段を講じた。すなわち薄膜半
導体装置は本発明に従って以下の工程により製造され
る。まず第１成膜工程を行ない、絶縁基板上に薄膜トラ
ンジスタの活性層となる半導体薄膜を形成する。次に第
２成膜工程を行ない、少くともＳｉ3 Ｎ4 層を含むゲー
ト絶縁膜を該半導体薄膜の上に形成する。更に第３成膜
工程を行ない、ゲート電極用に不純物をドープした低抵
抗化シリコン膜（ＤＯＰＯＳ）を該ゲート絶縁膜の上に
形成する。この後パタニング工程を行ない、ゲート電極
を含むゲート配線の形状にパタン化されたレジストをマ
スクとして第１エッチングガスにより該低抵抗化シリコ
ン膜をドライエッチングし、更に同一のマスクを介して
第２エッチングガスにより該ゲート絶縁膜をドライエッ
チングする。最後に注入工程を行ない、該半導体薄膜に
不純物を注入してソース領域及びドレイン領域を形成す
る。
題を解決するため以下の手段を講じた。すなわち薄膜半
導体装置は本発明に従って以下の工程により製造され
る。まず第１成膜工程を行ない、絶縁基板上に薄膜トラ
ンジスタの活性層となる半導体薄膜を形成する。次に第
２成膜工程を行ない、少くともＳｉ3 Ｎ4 層を含むゲー
ト絶縁膜を該半導体薄膜の上に形成する。更に第３成膜
工程を行ない、ゲート電極用に不純物をドープした低抵
抗化シリコン膜（ＤＯＰＯＳ）を該ゲート絶縁膜の上に
形成する。この後パタニング工程を行ない、ゲート電極
を含むゲート配線の形状にパタン化されたレジストをマ
スクとして第１エッチングガスにより該低抵抗化シリコ
ン膜をドライエッチングし、更に同一のマスクを介して
第２エッチングガスにより該ゲート絶縁膜をドライエッ
チングする。最後に注入工程を行ない、該半導体薄膜に
不純物を注入してソース領域及びドレイン領域を形成す
る。
【０００５】具体的には前記パタニング工程では、該低
抵抗化シリコン膜を異方性ドライエッチング可能な第１
エッチングガスを用い、次に該ゲート絶縁膜をドライエ
ッチングする時先にドライエッチングされた低抵抗化シ
リコン膜に対して所望のサイドエッチングが可能な第２
エッチングガスを用いる。例えばＣｌ2 を主成分とする
第１エッチングガスとＳＦ6 を主成分とする第２エッチ
ングガスを用いる。この場合、ＣＨＦ3 又はＨＢｒを含
有する第２エッチングガスを用いて該低抵抗化シリコン
膜のサイドエッチング量を制御してもよい。なお、前記
第２成膜工程では、ＳｉＯ2 層とＳｉ3 Ｎ4 層からなる
二層構造のゲート絶縁膜を形成する。あるいは、ＳｉＯ
2 層とＳｉ3 Ｎ4 層とその熱酸化層からなる三層構造の
ゲート絶縁膜を形成してもよい。
抵抗化シリコン膜を異方性ドライエッチング可能な第１
エッチングガスを用い、次に該ゲート絶縁膜をドライエ
ッチングする時先にドライエッチングされた低抵抗化シ
リコン膜に対して所望のサイドエッチングが可能な第２
エッチングガスを用いる。例えばＣｌ2 を主成分とする
第１エッチングガスとＳＦ6 を主成分とする第２エッチ
ングガスを用いる。この場合、ＣＨＦ3 又はＨＢｒを含
有する第２エッチングガスを用いて該低抵抗化シリコン
膜のサイドエッチング量を制御してもよい。なお、前記
第２成膜工程では、ＳｉＯ2 層とＳｉ3 Ｎ4 層からなる
二層構造のゲート絶縁膜を形成する。あるいは、ＳｉＯ
2 層とＳｉ3 Ｎ4 層とその熱酸化層からなる三層構造の
ゲート絶縁膜を形成してもよい。
【０００６】本発明によれば、ゲート電極を含むゲート
配線の形状にパタン化されたレジストをマスクとして、
まず第１エッチングガスにより低抵抗化シリコン膜をド
ライエッチングしてゲート電極に加工する。この際、第
１エッチングガスとして例えばＣｌ2 を用い異方性ドラ
イエッチングを行なう。これにより、ゲート電極の端面
は基板に対してほぼ垂直にカットされる。次に第１エッ
チングガスに代えて第２エッチングガスを用い同一のマ
スクを介してＳｉ3 Ｎ4 層を含むゲート絶縁膜をドライ
エッチングする。この際第２エッチングガスはＳＦ6 等
のフッ素系気体を用い、ある程度等方性のドライエッチ
ングを実施する。このため、先にドライエッチングされ
たゲート電極の端面に対してある程度サイドエッチング
が進行する。これにより、ゲート電極の下にゲート絶縁
膜のドライエッチングによる食い込みが生じなくなる。
この際、ＣＨＦ3 又はＨＢｒ等を含有する第２エッチン
グガスを用いるとゲート電極のサイドエッチング量を所
望の値に制御可能であり、ゲート電極幅を規格内に納め
ることができ、薄膜トランジスタの特性にばらつきが生
じなくなる。
配線の形状にパタン化されたレジストをマスクとして、
まず第１エッチングガスにより低抵抗化シリコン膜をド
ライエッチングしてゲート電極に加工する。この際、第
１エッチングガスとして例えばＣｌ2 を用い異方性ドラ
イエッチングを行なう。これにより、ゲート電極の端面
は基板に対してほぼ垂直にカットされる。次に第１エッ
チングガスに代えて第２エッチングガスを用い同一のマ
スクを介してＳｉ3 Ｎ4 層を含むゲート絶縁膜をドライ
エッチングする。この際第２エッチングガスはＳＦ6 等
のフッ素系気体を用い、ある程度等方性のドライエッチ
ングを実施する。このため、先にドライエッチングされ
たゲート電極の端面に対してある程度サイドエッチング
が進行する。これにより、ゲート電極の下にゲート絶縁
膜のドライエッチングによる食い込みが生じなくなる。
この際、ＣＨＦ3 又はＨＢｒ等を含有する第２エッチン
グガスを用いるとゲート電極のサイドエッチング量を所
望の値に制御可能であり、ゲート電極幅を規格内に納め
ることができ、薄膜トランジスタの特性にばらつきが生
じなくなる。
【０００７】
【発明の実施の形態】以下図面を参照して本発明にかか
る薄膜半導体装置製造方法の好適な実施形態を詳細に説
明する。まず図１の（Ａ）に示すように、ガラス又は石
英等からなる絶縁基板１の上に薄膜トランジスタの活性
層となる半導体薄膜２を形成する。半導体薄膜２はＣＶ
Ｄにより成膜された多結晶シリコン又は非晶質シリコン
からなる。場合によっては、エピタキシャル成長により
得られる単結晶シリコンを用いることもある。続いてゲ
ート絶縁膜３を半導体薄膜２の上に形成する。本例では
このゲート絶縁膜３は三層構造を有し、下から順にＳｉ
Ｏ2 層４、Ｓｉ3 Ｎ4 層５、その熱酸化層６が重ねられ
ている。所謂ＯＮＯ構造となっており、優れたゲート耐
圧性を有する。ＳｉＯ2 層４やＳｉ3 Ｎ4 層５は例えば
プラズマＣＶＤにより成膜される。なお場合によっては
最上層の熱酸化層６を省いた二層構造を採用しても良
い。更にゲート電極用に不純物をドープした低抵抗化シ
リコン膜（ＤＯＰＯＳ）７をゲート絶縁膜３の上に形成
する。
る薄膜半導体装置製造方法の好適な実施形態を詳細に説
明する。まず図１の（Ａ）に示すように、ガラス又は石
英等からなる絶縁基板１の上に薄膜トランジスタの活性
層となる半導体薄膜２を形成する。半導体薄膜２はＣＶ
Ｄにより成膜された多結晶シリコン又は非晶質シリコン
からなる。場合によっては、エピタキシャル成長により
得られる単結晶シリコンを用いることもある。続いてゲ
ート絶縁膜３を半導体薄膜２の上に形成する。本例では
このゲート絶縁膜３は三層構造を有し、下から順にＳｉ
Ｏ2 層４、Ｓｉ3 Ｎ4 層５、その熱酸化層６が重ねられ
ている。所謂ＯＮＯ構造となっており、優れたゲート耐
圧性を有する。ＳｉＯ2 層４やＳｉ3 Ｎ4 層５は例えば
プラズマＣＶＤにより成膜される。なお場合によっては
最上層の熱酸化層６を省いた二層構造を採用しても良
い。更にゲート電極用に不純物をドープした低抵抗化シ
リコン膜（ＤＯＰＯＳ）７をゲート絶縁膜３の上に形成
する。
【０００８】この後パタニング工程に入る。まずＤＯＰ
ＯＳ７の表面にレジスト８を塗布した後フォトリソグラ
フィによりゲート電極を含むゲート配線の形状にパタン
化する。このパタン化されたレジスト８をマスクとして
第１エッチングガス９によりＤＯＰＯＳ７をドライエッ
チングする。第１エッチングガス９としては例えばＣｌ
2 系の気体種を用い異方性ドライエッチングを実施す
る。これによりエッチングされたＤＯＰＯＳ７の端面は
絶縁基板１に対してほぼ垂直となる。
ＯＳ７の表面にレジスト８を塗布した後フォトリソグラ
フィによりゲート電極を含むゲート配線の形状にパタン
化する。このパタン化されたレジスト８をマスクとして
第１エッチングガス９によりＤＯＰＯＳ７をドライエッ
チングする。第１エッチングガス９としては例えばＣｌ
2 系の気体種を用い異方性ドライエッチングを実施す
る。これによりエッチングされたＤＯＰＯＳ７の端面は
絶縁基板１に対してほぼ垂直となる。
【０００９】次に（Ｂ）に示すように、同一のマスク８
を介して第２エッチングガス１０によりゲート絶縁膜３
をドライエッチングする。なお本例では、ゲート絶縁膜
３は最下層のＳｉＯ2 層４の途中までドライエッチング
を行なっている。第２エッチングガス１０としてはＳＦ
6 等のフッ化物系気体種を用いている。この他にＣＨＦ
3 やＣＦ4 を用いることも可能である。フッ化物系の第
２エッチングガス１０は塩素系の第１エッチングガス９
と異なりある程度等方的なドライエッチングが進行す
る。このため、ゲート絶縁膜３を垂直方向にエッチング
するとともに、先にドライエッチングされたＤＯＰＯＳ
７の端面に対してある程度のサイドエッチが加わる。従
って一括エッチングが完了した状態では、ゲート電極幅
がその下に残されたゲート絶縁膜３の幅に比べて小さく
なる。従来のようにゲート電極の下にゲート絶縁膜３の
食い込みが生じないため、ゲート耐圧が悪化することが
ない。
を介して第２エッチングガス１０によりゲート絶縁膜３
をドライエッチングする。なお本例では、ゲート絶縁膜
３は最下層のＳｉＯ2 層４の途中までドライエッチング
を行なっている。第２エッチングガス１０としてはＳＦ
6 等のフッ化物系気体種を用いている。この他にＣＨＦ
3 やＣＦ4 を用いることも可能である。フッ化物系の第
２エッチングガス１０は塩素系の第１エッチングガス９
と異なりある程度等方的なドライエッチングが進行す
る。このため、ゲート絶縁膜３を垂直方向にエッチング
するとともに、先にドライエッチングされたＤＯＰＯＳ
７の端面に対してある程度のサイドエッチが加わる。従
って一括エッチングが完了した状態では、ゲート電極幅
がその下に残されたゲート絶縁膜３の幅に比べて小さく
なる。従来のようにゲート電極の下にゲート絶縁膜３の
食い込みが生じないため、ゲート耐圧が悪化することが
ない。
【００１０】本例では第２エッチングガス１０にＣＨＦ
3 もしくはＨＢｒを添加しており、ＤＯＰＯＳ７のサイ
ドエッチング量を所望の値に制御して、ゲート電極幅を
規格寸法内に収めることができる。一般に、ＣＨＦ3 や
ＨＢｒはゲート電極となるＤＯＰＯＳ７の側壁に保護膜
を形成する作用があり、ゲート電極のサイドエッチング
量を制御可能である。前述したように第２エッチングガ
ス１０を用いたドライエッチングを行なうとＤＯＰＯＳ
７のサイドエッチが進行する。これと同時に保護膜がＤ
ＯＰＯＳ７の側壁に付着する。この保護膜の組成は例え
ばＨＢｒを添加した場合ＳｉＢｒx である。ＣＨＦ3 を
添加した場合フロロカーボン系の保護膜が付着する。こ
のように、第２エッチングガス１０を用いたドライエッ
チングではＤＯＰＯＳ７のサイドエッチと保護膜のデポ
ジションが同時に進行する。但し、サイドエッチングレ
ートは保護膜のデポジションレートに比べ大きく、実質
的なエッチングレートが低くなる。これによりサイドエ
ッチング量を制御可能である。サイドエッチングレート
が保護膜のデポジションレートより大きいため、ドライ
エッチング中は保護膜とＤＯＰＯＳのエッチングが保護
膜のデポジションより優ることになる。従って、一括エ
ッチングが完了した時点では、ゲート電極の側壁に保護
膜が残存していることはない。
3 もしくはＨＢｒを添加しており、ＤＯＰＯＳ７のサイ
ドエッチング量を所望の値に制御して、ゲート電極幅を
規格寸法内に収めることができる。一般に、ＣＨＦ3 や
ＨＢｒはゲート電極となるＤＯＰＯＳ７の側壁に保護膜
を形成する作用があり、ゲート電極のサイドエッチング
量を制御可能である。前述したように第２エッチングガ
ス１０を用いたドライエッチングを行なうとＤＯＰＯＳ
７のサイドエッチが進行する。これと同時に保護膜がＤ
ＯＰＯＳ７の側壁に付着する。この保護膜の組成は例え
ばＨＢｒを添加した場合ＳｉＢｒx である。ＣＨＦ3 を
添加した場合フロロカーボン系の保護膜が付着する。こ
のように、第２エッチングガス１０を用いたドライエッ
チングではＤＯＰＯＳ７のサイドエッチと保護膜のデポ
ジションが同時に進行する。但し、サイドエッチングレ
ートは保護膜のデポジションレートに比べ大きく、実質
的なエッチングレートが低くなる。これによりサイドエ
ッチング量を制御可能である。サイドエッチングレート
が保護膜のデポジションレートより大きいため、ドライ
エッチング中は保護膜とＤＯＰＯＳのエッチングが保護
膜のデポジションより優ることになる。従って、一括エ
ッチングが完了した時点では、ゲート電極の側壁に保護
膜が残存していることはない。
【００１１】なお、（Ａ）に示したＤＯＰＯＳ７の異方
性ドライエッチングにおいて、第１エッチングガス９に
ＨＢｒ等の気体種を含ませて、ＤＯＰＯＳ７の側壁に積
極的に保護膜をデポジションすることも考えられる。し
かしながら、この場合には側壁保護膜がＤＯＰＯＳ７の
端面の上部に厚く下部に薄く形成される。この状態で次
の第２エッチングガス１０を用いたゲート絶縁膜３のド
ライエッチングを行なうと、ＤＯＰＯＳ７のサイドエッ
チング量はこの側壁保護膜の厚さに左右される。このた
め、ＤＯＰＯＳのドライエッチング時に側壁保護膜を積
極的にデポジションすると、ＤＯＰＯＳの側壁の下方が
よりエッチングされ易くなり、得られたゲート電極が逆
テーパ形状になってしまう。そこで、本発明では第１段
階では側壁保護膜を形成させないで、ＤＯＰＯＳ７を異
方性ドライエッチングするためＣｌ2 系の第１エッチン
グガス９を用いてゲート電極形成を行なう。
性ドライエッチングにおいて、第１エッチングガス９に
ＨＢｒ等の気体種を含ませて、ＤＯＰＯＳ７の側壁に積
極的に保護膜をデポジションすることも考えられる。し
かしながら、この場合には側壁保護膜がＤＯＰＯＳ７の
端面の上部に厚く下部に薄く形成される。この状態で次
の第２エッチングガス１０を用いたゲート絶縁膜３のド
ライエッチングを行なうと、ＤＯＰＯＳ７のサイドエッ
チング量はこの側壁保護膜の厚さに左右される。このた
め、ＤＯＰＯＳのドライエッチング時に側壁保護膜を積
極的にデポジションすると、ＤＯＰＯＳの側壁の下方が
よりエッチングされ易くなり、得られたゲート電極が逆
テーパ形状になってしまう。そこで、本発明では第１段
階では側壁保護膜を形成させないで、ＤＯＰＯＳ７を異
方性ドライエッチングするためＣｌ2 系の第１エッチン
グガス９を用いてゲート電極形成を行なう。
【００１２】図２には本発明の実施に用いられるドライ
エッチング装置の一例を示す。図示するように、このド
ライエッチング装置はアノードカップルの平行平板タイ
プである。チャンバ２１内には一対の平行平板電極が配
置しており、一方はカソード２２として機能し他方はア
ノード２３として機能する。アノード２３は接地されて
おりその上に処理対象となる絶縁基板（ウェハ）２４が
載置されている。一方カソード２２は高周波（ＲＦ）電
源２５に接続されている。チャンバ２１に導入されたエ
ッチングガス２６は高周波電源２５によりプラズマ化さ
れ、イオンが絶縁基板２４の表面に照射され所望のドラ
イエッチングが行なわれる。
エッチング装置の一例を示す。図示するように、このド
ライエッチング装置はアノードカップルの平行平板タイ
プである。チャンバ２１内には一対の平行平板電極が配
置しており、一方はカソード２２として機能し他方はア
ノード２３として機能する。アノード２３は接地されて
おりその上に処理対象となる絶縁基板（ウェハ）２４が
載置されている。一方カソード２２は高周波（ＲＦ）電
源２５に接続されている。チャンバ２１に導入されたエ
ッチングガス２６は高周波電源２５によりプラズマ化さ
れ、イオンが絶縁基板２４の表面に照射され所望のドラ
イエッチングが行なわれる。
【００１３】最後に図４を参照して本発明にかかる薄膜
半導体装置製造方法の具体例を詳細に説明する。まず
（Ａ）に示すように、石英又はガラス等からなる透明絶
縁基板５１の上に半導体薄膜５２を成膜する。例えばプ
ラズマＣＶＤにより非晶質シリコン又は多結晶シリコン
を成膜する。場合によってはこの後レーザアニールを行
ない結晶化を図って半導体薄膜５２の膜質を改善する。
更にこの半導体薄膜５２をアイランド状にパタニングし
て薄膜トランジスタの素子領域とする。この後半導体薄
膜５２を被覆するようにゲート絶縁膜５３を成膜する。
このゲート絶縁膜５３は例えばプラズマＣＶＤにより成
膜されたＳｉＯ2 層とＳｉ3 Ｎ4 層の二層構造である。
場合によってはＳｉ3 Ｎ4 層の表面を熱酸化処理しても
よい。続いてゲート絶縁膜５３の上にＤＯＰＯＳ５４を
堆積する。更にこのＤＯＰＯＳ５４の上にフォトレジス
ト５５を塗布し、フォトリソグラフィによりゲート電極
の形状に合わせてパタン化する。
半導体装置製造方法の具体例を詳細に説明する。まず
（Ａ）に示すように、石英又はガラス等からなる透明絶
縁基板５１の上に半導体薄膜５２を成膜する。例えばプ
ラズマＣＶＤにより非晶質シリコン又は多結晶シリコン
を成膜する。場合によってはこの後レーザアニールを行
ない結晶化を図って半導体薄膜５２の膜質を改善する。
更にこの半導体薄膜５２をアイランド状にパタニングし
て薄膜トランジスタの素子領域とする。この後半導体薄
膜５２を被覆するようにゲート絶縁膜５３を成膜する。
このゲート絶縁膜５３は例えばプラズマＣＶＤにより成
膜されたＳｉＯ2 層とＳｉ3 Ｎ4 層の二層構造である。
場合によってはＳｉ3 Ｎ4 層の表面を熱酸化処理しても
よい。続いてゲート絶縁膜５３の上にＤＯＰＯＳ５４を
堆積する。更にこのＤＯＰＯＳ５４の上にフォトレジス
ト５５を塗布し、フォトリソグラフィによりゲート電極
の形状に合わせてパタン化する。
【００１４】次に（Ｂ）に示すように、フォトレジスト
５５をマスクとして第１エッチングガスによりＤＯＰＯ
Ｓ５４をドライエッチングし、更に同一のマスクを介し
て第２エッチングガスによりゲート絶縁膜５３をドライ
エッチングする。この際、ＤＯＰＯＳ５４を異方性ドラ
イエッチング可能な第１エッチングガスを用い、次にゲ
ート絶縁膜５３をドライエッチングする時先にドライエ
ッチングされたＤＯＰＯＳ５４に対して所望のサイドエ
ッチングが可能な第２エッチングガスを用いる。このよ
うにして、ＤＯＰＯＳ５４とゲート絶縁膜５３の一括エ
ッチングが可能になる。この後不要になったフォトレジ
スト５５を除去した後、残されたＤＯＰＯＳ５４からな
るゲート電極をマスクとして、セルフアライメントによ
り不純物を半導体薄膜５２に注入し、薄膜トランジスタ
のソース領域Ｓ及びドレイン領域Ｄを形成する。
５５をマスクとして第１エッチングガスによりＤＯＰＯ
Ｓ５４をドライエッチングし、更に同一のマスクを介し
て第２エッチングガスによりゲート絶縁膜５３をドライ
エッチングする。この際、ＤＯＰＯＳ５４を異方性ドラ
イエッチング可能な第１エッチングガスを用い、次にゲ
ート絶縁膜５３をドライエッチングする時先にドライエ
ッチングされたＤＯＰＯＳ５４に対して所望のサイドエ
ッチングが可能な第２エッチングガスを用いる。このよ
うにして、ＤＯＰＯＳ５４とゲート絶縁膜５３の一括エ
ッチングが可能になる。この後不要になったフォトレジ
スト５５を除去した後、残されたＤＯＰＯＳ５４からな
るゲート電極をマスクとして、セルフアライメントによ
り不純物を半導体薄膜５２に注入し、薄膜トランジスタ
のソース領域Ｓ及びドレイン領域Ｄを形成する。
【００１５】続いて（Ｃ）に示すように、薄膜トランジ
スタ５６をＰＳＧ等からなる層間絶縁膜５７で被覆す
る。この層間絶縁膜５７にコンタクトホールを開口した
後、金属アルミニウム等を成膜する。この金属アルミニ
ウムを所定の形状にパタニングして配線電極５８に加工
する。この配線電極５８はコンタクトホールを介して薄
膜トランジスタ５６のソース領域Ｓに電気接続してい
る。更にＩＴＯ等の透明導電膜を成膜し所定の形状にパ
タニングして画素電極５９に加工する。この画素電極５
９はコンタクトホールを介して薄膜トランジスタ５６の
ドレイン領域Ｄに電気接続している。
スタ５６をＰＳＧ等からなる層間絶縁膜５７で被覆す
る。この層間絶縁膜５７にコンタクトホールを開口した
後、金属アルミニウム等を成膜する。この金属アルミニ
ウムを所定の形状にパタニングして配線電極５８に加工
する。この配線電極５８はコンタクトホールを介して薄
膜トランジスタ５６のソース領域Ｓに電気接続してい
る。更にＩＴＯ等の透明導電膜を成膜し所定の形状にパ
タニングして画素電極５９に加工する。この画素電極５
９はコンタクトホールを介して薄膜トランジスタ５６の
ドレイン領域Ｄに電気接続している。
【００１６】このようにして製造された薄膜半導体装置
はアクティブマトリクス型液晶表示パネルの駆動基板に
好適である。即ち（Ｄ）に示すように、薄膜トランジス
タ５６や画素電極５９が集積形成された透明絶縁基板５
１に、所定の間隙を介して別の透明絶縁基板６０が接合
される。この透明絶縁基板６０の内表面にはＩＴＯ等か
らなる対向電極６１が全面的に形成されている。両透明
絶縁基板５１，６０の間隙には液晶６２が封入されてお
り、アクティブマトリクス型液晶表示パネルが完成す
る。
はアクティブマトリクス型液晶表示パネルの駆動基板に
好適である。即ち（Ｄ）に示すように、薄膜トランジス
タ５６や画素電極５９が集積形成された透明絶縁基板５
１に、所定の間隙を介して別の透明絶縁基板６０が接合
される。この透明絶縁基板６０の内表面にはＩＴＯ等か
らなる対向電極６１が全面的に形成されている。両透明
絶縁基板５１，６０の間隙には液晶６２が封入されてお
り、アクティブマトリクス型液晶表示パネルが完成す
る。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極の形状にパタン化されたレジストをマスクと
して第１エッチングガスによりＤＯＰＯＳをドライエッ
チングし、更に同一のマスクを介して第２エッチングガ
スによりゲート絶縁膜をドライエッチングしている。こ
のように同一のマスクを用いてＤＯＰＯＳとゲート絶縁
膜のＳｉ3 Ｎ4 を一括エッチングできるため、製造プロ
セスが合理化できるとともに低コスト化が可能となる。
又、ゲート絶縁膜のドライエッチング中にＤＯＰＯＳの
サイドエッチングをある程度行なうことにより、ゲート
電極の端部直下にゲート絶縁膜のエッチングによる食い
込みが入らなくなるため、ゲート構造の高耐圧化が達成
できる。更に、ゲートマスクに対してセルフアライメン
トでゲート絶縁膜をカットできるため、アライメントず
れがなく正確にパタニング可能となり、トランジスタ特
性が安定化する。
ゲート電極の形状にパタン化されたレジストをマスクと
して第１エッチングガスによりＤＯＰＯＳをドライエッ
チングし、更に同一のマスクを介して第２エッチングガ
スによりゲート絶縁膜をドライエッチングしている。こ
のように同一のマスクを用いてＤＯＰＯＳとゲート絶縁
膜のＳｉ3 Ｎ4 を一括エッチングできるため、製造プロ
セスが合理化できるとともに低コスト化が可能となる。
又、ゲート絶縁膜のドライエッチング中にＤＯＰＯＳの
サイドエッチングをある程度行なうことにより、ゲート
電極の端部直下にゲート絶縁膜のエッチングによる食い
込みが入らなくなるため、ゲート構造の高耐圧化が達成
できる。更に、ゲートマスクに対してセルフアライメン
トでゲート絶縁膜をカットできるため、アライメントず
れがなく正確にパタニング可能となり、トランジスタ特
性が安定化する。
【図１】本発明にかかる薄膜半導体装置製造方法を示す
工程図である。
工程図である。
【図２】本発明にかかる薄膜半導体装置製造方法に用い
るドライエッチング装置の一例を示す模式図である。
るドライエッチング装置の一例を示す模式図である。
【図３】従来の薄膜半導体装置の一例を示す模式的な断
面図である。
面図である。
【図４】本発明にかかる薄膜半導体装置製造方法の具体
例を示す工程図である。
例を示す工程図である。
１ 絶縁基板 ２ 半導体薄膜 ３ ゲート絶縁膜 ４ ＳｉＯ2 層 ５ Ｓｉ3 Ｎ4 層 ６ 熱酸化層 ７ ＤＯＰＯＳ ８ レジスト ９ 第１エッチングガス １０ 第２エッチングガス
Claims (1)
- 【請求項１】 絶縁基板上に薄膜トランジスタの活性層
となる半導体薄膜を形成する第１成膜工程と、 少くともＳｉ3 Ｎ4 層を含むゲート絶縁膜を該半導体薄
膜の上に形成する第２成膜工程と、 ゲート電極用に不純物をドープした低抵抗化シリコン膜
を該ゲート絶縁膜の上に形成する第３成膜工程と、 ゲート電極を含むゲート配線の形状にパタン化されたレ
ジストをマスクとして第１エッチングガスにより該低抵
抗化シリコン膜をドライエッチングし、さらに同一のマ
スクを介してＳＦ ６ を主成分とする第２エッチングガス
に、ＣＨＦ 3 もしくはＨＢｒを添加することにより先に
ドライエッチングされた低抵抗化シリコン膜のサイドエ
ッチング量を制御して該ゲート絶縁膜をドライエッチン
グするパタニング工程と、 該半導体薄膜に不純物を注入してソース領域及びドレイ
ン領域を形成する注入工程とを行なう薄膜半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26213295A JP3312541B2 (ja) | 1995-09-14 | 1995-09-14 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26213295A JP3312541B2 (ja) | 1995-09-14 | 1995-09-14 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0982979A JPH0982979A (ja) | 1997-03-28 |
| JP3312541B2 true JP3312541B2 (ja) | 2002-08-12 |
Family
ID=17371505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26213295A Expired - Fee Related JP3312541B2 (ja) | 1995-09-14 | 1995-09-14 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3312541B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633471B2 (en) * | 2000-05-12 | 2009-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device and electric appliance |
-
1995
- 1995-09-14 JP JP26213295A patent/JP3312541B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0982979A (ja) | 1997-03-28 |
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