KR100544115B1 - 박막트랜지스터 제조방법 - Google Patents

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Abstract

본 발명에 따른 박막트랜지스터 제조방법은, 기판 상에 선택적으로 버퍼층을 형성하고, 버퍼층 상에 비정질 실리콘층을 형성하고 결정화시킨 후 패터닝하여 활성층을 정의하는 단계(S1)를 포함한다. 다음에, 활성층의 상부에 게이트 절연층이 적층 형성된 후, 활성층에 대응되도록 게이트 전극이 형성된다(단계 S2). 다음에, 게이트 전극을 감싸는 LDD 패턴(Lightly Doped Drain)이 형성된다(단계 S3). 다음에, LDD 패턴을 마스크로 하여 고농도의 이온 도핑이 수행됨으로써, 활성층의 양단부에 소스 콘택 영역 및 드레인 콘택 영역이 형성된다(단계 S4). 다음에, LDD 패턴을 식각 마스크로 하여 게이트 절연층이 식각된다(단계 S5). 다음에, S5 단계의 결과물상에 금속층이 적층되고 패터닝되어 콘택 영역에 소스 전극과 드레인 전극이 형성됨과 동시에, 소스 전극 및 드레인 전극중에서 어느 하나로부터 연장되는 데이터 라인과 게이트 전극으로부터 연장되는 스캐닝 라인이 형성되되, 데이터 라인과 스캐닝 라인의 교차 영역에서 어느 한 라인의 폭보다 넓게 또다른 한 라인이 식각된다(단계 S6). 다음에, S6 단계의 결과물 상부에 보호층이 증착된다(단계 S7). 다음에, 데이터 라인과 스캐닝 라인의 교차 영역에서 식각된 라인 위의 보호층 영역에 콘텍 홀들이 형성되어, 단계 S6에서의 식각에 의하여 분리되어 있는 라인들이 보호층 위에서 서로 연결된다(단계 S8).

Description

박막트랜지스터 제조방법{Method for manufacturing thin film transistor}
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 박막트랜지스터 제조과정을 나타낸 도면이다.
도 2는 본 발명의 일실시예에 따른 스캐닝 라인과 데이터 라인의 교차부의 단면을 도시한 도면이다.
도 3은 종래의 박막트랜지스터 구조를 도시한 도면이다.
<도면의 주요부분에 대한 부호의 설명>
200 : 기판 210 : 버퍼층
220 : 활성층 230 : 게이트 절연층
240 : 게이트 전극 250 : 소스 및 드레인 콘택 영역
260 : LDD 패턴 270 : n＋ 실리콘층
280 : LDD 영역 290 : 소스 전극
300 : 드레인 전극 310 : 패시베이션층
320 : 화소전극 330 : 스캐닝라인
340 : 데이터 라인 350 : 브리지라인
본 발명은 박막트랜지스터의 제조방법에 관한 것으로, 특히 누설전류 및 마스크 수 감소를 위해 게이트 전극, 소스 전극, 및 드레인 전극을 한 층에 형성시킴과 동시에 같은 층상에 전극이 형성됨에 따른 스캐닝라인 및 데이터 라인의 교차부를 브리지라인을 이용하여 해결하는 박막트랜지스터 제조방법에 관한 것이다.
박막트랜지스터는 표시특성의 우수성 때문에 액티브 매트릭스 액정표시장치(Active Matrix Liquid Crystal Display)와 같은 평판 표시소자 등에서 픽셀의 온/오프 스위칭소자로 널리 활용되고 있다. 이 때, 여기에 적용되는 박막트랜지스터는 내전압성과 온/오프 전류비가 높아야 하는 조건을 충족해야 한다.
박막트랜지스터의 종류는 비정질실리콘 트랜지스터와 다결정실리콘 트랜지스터가 알려져 있으며, 비정질실리콘에 비해 다결정실리콘이 전자이동율 등을 비롯한 여러면에서 성능과 신뢰도가 우수하여 더 좋은 평가를 받고 있지만, 고온 분위기에서 박막을 형성시켜야 하는 문제점이 있어서 일반적으로는 비정질실리콘 박막트랜지스터가 실용화되고 있다.
그러나, 최근 엑시머레이저 장비 등을 활용하여 막 형성을 위한 고온 분위기를 간단하고 저렴한 비용으로 조성할 수 있는 기술적 진보가 이루어짐에 따라 다결정실리콘 박막트랜지스터에 대한 관심이 고조되고 있는 실정이다.
박막트랜지스터의 제조에는 기본적으로 비정질실리콘을 성막하고 여기에 엑시머레이저를 조사하여 비정질실리콘의 일부를 다결정실리콘으로 막성장시키는 방식이 채용되고 있다. 이렇게 얻어지는 다결정실리콘 박막트랜지스터의 전류 특성은 단결정 실리콘 소자에 비견할 정도에 이르고 있다. 그렇지만 다결정실리콘은 많은 부분에서 특유의 트랩 준위를 가지고 있으므로 오프 상태에서 누설전류가 다량 발생하며 비정질실리콘 박막트랜지스터에 비해 공정수가 많아지는 단점을 보인다. 이를 해결하는 방법으로 소스 전극과 드레인 전극 사이로 도핑되지 않은 영역, 즉 오프셋(off set) 영역을 형성시켜 누설전류를 차단하려는 시도가 행해지고 있고, 더 나아가 오프셋 영역에 LDD(lightly doped drain) 영역을 추가하여 안정화시키는 방법 등이 시도되고 있다.
그러면, 여기서 종래의 박막트랜지스터 구조에 대해 도면을 참조하여 간단히 설명한다.
도 3은 종래의 박막트랜지스터 구조를 도시한 도면이다. 도 3을 참조하면, 먼저, 기판(2) 상에 산화막(SiO2)을 침적시켜 버퍼층(4)을 형성한다. 이 버퍼층(4)은, 후속되는 공정에서 PECVD(Plasma Enhanced Chemical Vapor Deposition)법으로 비정질 실리콘층을 증착하고 이를 재결정화하여 다결정실리콘의 활성층(6)을 형성하는 경우, 기판에 함유된 불순물에 의해 결정화된 다결정실리콘이 오염되는 현상을 방지하기 위해 형성시킨다.
상기한 바와 같이, 버퍼층(4) 상에 비정질 실리콘층을 증착한 후, 소정 영역에 활성층(6)이 형성될 수 있도록 패터닝한다. 이후, 상기 결과물 상에 게이트절연막(8), 금속층 및 포토레지스트층을 연속적으로 순차 적층 형성하고, 상기 포토레지스트층을 패터닝하고 상기 금속층에 대해 식각 공정을 진행하여 게이트 전극(10)을 형성한다.
상기 게이트 전극(10)이 형성된 다음에, 게이트 전극(10) 형성에 사용된 포토레지스트층을 제거하고 새로운 포토레지스트층을 도포하되, 상기 게이트 전극(10)보다 약간 큰 폭으로 도포되도록 패터닝한다. 상기 게이트 전극(10)보다 크게 패터닝된 포토레지스트층을 마스크로 하여 고농도 이온 도핑을 수행하면 상기 활성층(6)의 양단부에 소스 및 드레인 콘택 영역(12)이 형성된다. 이에 따라, 상기 콘택 영역(12) 사이에 오프셋 영역이 형성된다.
이후, 상기 새로운 포토레지스트층을 제거하고 오프셋 영역에 게이트 전극(10)을 마스크로 삼아 저농도 이온 도핑을 수행하면 LDD 영역(14)이 형성된다. 여기에, 상기 게이트 전극(10)의 상면으로 층간절연막(16)을 적층하고, 상기 소스 및 드레인 콘택 영역(12)에 이르는 콘택 홀을 층간절연막(16)에 형성시킨다. 이 결과물에 금속층을 증착하고 패터닝하여 소스 전극(18)과 드레인 전극(20)을 형성시킨다.
그리고, 상기 소스 전극(18)과 드레인 전극(20)의 상면에 패시베이션층(Passivation layer, 22)을 증착 형성하고 필요 개소에 비아홀을 형성시킨 후 ITO 등의 화소전극(24)을 형성한다.
이와 같은 종래의 박막 트랜지스터 제조 공정에서 포토 리소그라피 공정은 적어도 9회 실시되기 때문에 공정 수의 증가에 따른 생산성의 저하 문제와 제품 불량률의 증가 문제를 피할 수 없었다. 주지된 바와 같이 하나의 포토 리소그라피 공정은 포토레지스트 도포, 마스크 노광, 현상, 및 에칭의 여러 단계로 진행되기 때문에 공정 수의 증가는 심각한 생산성의 저하 및 품질 불량률의 증가를 초래한다. 즉, 단차의 증가, 얼라인 오차로 인한 산포, 두꺼운 층간절연막이 추가됨에 따라 콘택 홀 식각공정이 어려워지고, 그로 인한 불균일성이나 불량률증가, 층간절연막의 스트레스 등의 문제를 포함하게 된다.
특히, 도핑을 위한 포토 마스크 공정은 기판 패턴, 게이트 패턴, n＋ 이온주입, n－ 이온주입, p＋ 이온주입의 5회로 실시되어야 하기 때문에 공정 수를 줄이는데 큰 장애로 작용하고 있다.
게다가, 소스 전극 및 드레인 전극을 형성시키는 단계까지 4장의 마스크가 필요하게 되고, 일반적인 구조에서 발생하는 도핑농도의 급격한 변화에 의한 누설전류를 줄이기 위해 추가적인 오프셋구조를 채택하여 마스크 공정을 진행하게 되면 마스크가 더 필요하게 되어 반도체소자의 수율이 감소하고 제품생산에 장시간이 필요하게 되는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여, 누설전류 및 마스크 수 감소를 위해 게이트 전극, 소스 전극, 및 드레인 전극을 한 층에 형성시킴과 동시에 같은 층상에 전극이 형성됨에 따른 스캐닝라인 및 데이터 라인의 교차부를 브리지라인을 이용하여 해결하는 박막트랜지스터 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 박막트랜지스터 제조방법은, 기판 상에 선택적으로 버퍼층을 형성하고, 상기 버퍼층 상에 비정질 실리콘층을 형성하고 결정화시킨 후 패터닝하여 활성층을 정의하는 단계(S1)를 포함한다. 다음에, 상기 활성층의 상부에 게이트 절연층이 적층 형성된 후, 상기 활성층에 대응되도록 게이트 전극이 형성된다(단계 S2). 다음에, 상기 게이트 전극을 감싸는 LDD(Lightly Doped Drain) 패턴이 형성된다(단계 S3). 다음에, 상기 LDD 패턴을 마스크로 하여 고농도의 이온 도핑이 수행됨으로써, 상기 활성층의 양단부에 소스 콘택 영역 및 드레인 콘택 영역이 형성된다(단계 S4). 다음에, 상기 LDD 패턴을 식각 마스크로 하여 게이트 절연층이 식각된다(단계 S5). 다음에, 상기 S5 단계의 결과물상에 금속층이 적층되고 패터닝되어 상기 콘택 영역에 소스 전극과 드레인 전극이 형성됨과 동시에, 상기 소스 전극 및 드레인 전극중에서 어느 하나로부터 연장되는 데이터 라인과 상기 게이트 전극으로부터 연장되는 스캐닝 라인이 형성되되, 상기 데이터 라인과 스캐닝 라인의 교차 영역에서 어느 한 라인의 폭보다 넓게 또다른 한 라인이 식각된다(단계 S6). 다음에, 상기 S6 단계의 결과물 상부에 보호층이 증착된다(단계 S7). 다음에, 상기 데이터 라인과 스캐닝 라인의 교차 영역에서 상기 식각된 라인 위의 보호층 영역에 콘텍 홀들이 형성되어, 상기 단계 S6에서의 식각에 의하여 분리되어 있는 라인들이 상기 보호층 위에서 서로 연결된다(단계 S8).
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 박막트랜지스터 제조 과정을 나타낸 도면이다.
도 1a를 참조하면, 먼저 기판(200) 상에 버퍼층(210)을 적층 형성시키는데, 이 버퍼층(22) 형성은 선택적으로 적용된다. 이 버퍼층(210) 상에 비정질 실리콘층 을 적층 형성하여 엑시머레이저 조사 등의 방법으로 다결정실리콘으로 재결정화한 후, 고립된 섬들의 모양으로 패터닝함으로써 활성층(220)들을 정의한다.
이후, 도 1b에 도시된 바와 같이 활성층(220)을 포함하는 상면에 게이트 절연층(230)을 적층 형성한다. 이 게이트 절연층(230)은 통상적으로 SiO2 등의 절연재를 테트라에틸오르소실리케이트법, 화학기상 증착법, 스퍼터링법 등으로 100 nm(nano-meter) 정도의 두께를 갖도록 적층 형성된다. 이어서, 게이트 절연층(230) 상으로 금속층을 적층 형성하고 패터닝하여 게이트 전극(240)을 형성시킨다. 이 게이트 전극(240)은 Ta, Al, Nb와 같은 금속재, 혹은 n형이나 p형 불순물이 주입된 실리콘, 또는 ITO 등의 도전재로 형성시키며, 그 두께는 300 nm 미만으로 증착되는 것이 바람직하다.
여기서, 상기 게이트 전극(240)을 마스크로 하여 소스 및 드레인 콘택 영역(도 1c의 250)에 고농도 이온 도핑을 수행할 수 있으나, 누설 전류의 차단을 위해 오프셋 및 LDD 구조가 일반적으로 적용되고 있는 바, 본 실시예에서도 오프셋 및 LDD 구조를 갖는 박막트랜지스터의 제조방법에 대해 설명하기로 한다.
게이트 전극(240)이 형성된 다음에, 게이트 전극(240)을 감싸는 LDD 패턴(260)을 형성한다. 이 LDD 패턴(260)을 형성하는 방법으로서 다음과 같은 여러 가지 방법들을 들 수 있다.
1. 종래의 방법처럼 추가의 사진식각 마스크를 사용하여 새로운 포토레지스트(photoresist)로 형성하는 방법.
2. 게이트 패터닝시에 사용된 포토레지스트를 제거하기 전에 여러 가지 방법 으로 포토레지스트의 폭을 더 넓어지게 변형시켜 형성하는 방법.
3. 게이트 전극을 양극 산화시켜, 산화되면서 넓어진 게이트 전극을 이용하는 방법.
4. 게이트 전극에 폴리머를 전착시켜서 그 폴리머로 형성하는 방법.
위와 같은 방법들에 의하여 만들어진 LDD 패턴(260)을 마스크로 하여 고농도 이온 도핑을 수행하면, 활성층(220)의 양단부에 소스 및 드레인 콘택 영역들(270)이 형성되고(도 1c 및 1d 참조), 이 콘택 영역들(270) 사이에 오프셋 영역이 형성된다.
다음에, LDD 패턴(260)을 제거하거나 그냥 둔채로 즉, 게이트 전극(240) 또는 LDD 패턴(260)을 마스크로 삼아 저농도 이온 도핑을 수행함으로써 LDD 영역(280)이 형성된다(도 1e 참조). 한편, 이 LDD 영역(280)은, 위에서 설명된 게이트 전극(240)의 형성 단계 직후에 게이트 전극(240)을 마스크로 삼아 저농도 이온 도핑을 수행함으로써 형성될 수도 있다.
이후, n＋ 실리콘층(270)을 포함하는 영역에 금속층을 적층하고 패터닝하여 소스 전극(290)과 드레인 전극(300)을 상기 n＋ 실리콘층(270) 상에 직접 형성시킨다(도 1f 참조). 즉, 소스 전극(290)과 드레인 전극(300)이 직접 n＋ 실리콘층(270) 상에 접합됨으로써, 종래의 소스 전극과 드레인 전극을 게이트 전극과 절연시키기 위한 층간절연막이 제거되었음을 알 수 있다. 또한, 소스 전극(290) 및 드레인 전극(300)과 n＋ 실리콘층(270)을 접합시키기 위한 콘택 홀 형성 과정에 필요한 마스크 공정이 줄어듬을 알 수 있다. 이에 따라 마스크 공정에 따르는 사진 공정을 생략할 수 있다.
다음으로, 소스 전극(290) 및 드레인 전극(300)과 게이트 전극(240)의 상면에 패시베이션층(Passivation layer, 310)을 형성하고 필요 개소에 비아홀을 정의한 후 ITO 등의 화소전극(320)을 형성한다(도 1g 참조).
여기서, 상기 LDD 영역(280)을 단지 오프셋 영역으로 존치시키고자 할 때에는 도 1c의 저농도 이온 도핑 과정을 생략하면 된다.
또한, 도 1e에 도시된 n＋ 실리콘층(270)은 p＋ 실리콘층으로 형성시킬 수도 있다. 이 때, 상기 LDD 영역에 도핑된 이온은 n－ 및 p－ 이온을 각각 이용한다.
그리고, 본 발명의 일 실시예에 의하면, 상기 소스 전극(290) 및 드레인 전극(300)과 게이트 전극(240)이 같은 층상에 형성되므로 상기 게이트 전극(240)에서 연장되어 접속되는 스캐닝라인(330)과 상기 소스 전극(290)에서 연장되어 접속되는 데이터 라인(340)이 서로 접속되게 되는데, 이의 해결책은 도 2에 잘 도시되어 있다.
도 2는 본 발명의 일 실시예에 따른 스캐닝라인과 데이터 라인의 교차부의 단면을 도시한 도면이다. 도 2를 참조하면, 본 실시예에서는 상기 게이트 전극(240)에서 연장되어 접속되는 스캐닝라인(330)과 상기 소스 전극(290)에서 연장되어 접속되는 데이터 라인(340)이 서로 접촉되는 것을 방지하기 위해 다음과 같은 공정들이 수행된다.
먼저, 스캐닝라인(330)과 데이터 라인(340)의 교차 영역에서 스캐닝 라인(330)의 폭보다 넓게 데이터 라인(340)이 식각된다. 다음에, 보호층으로서의 패시베이션층(310)이 증착된다. 다음에, 데이터 라인(340)과 스캐닝 라인(330)의 교차 영역에서 데이터 라인(340) 위의 보호층 영역에 콘텍 홀들이 형성된다. 다음에, 도전층(ITO 또는 금속층)이 증착 및 패터닝됨으로써 브리지 라인(350)이 형성되어, 식각에 의하여 분리되어 있는 데이터 라인들(340)이 보호층 위에서 브리지 라인(350)에 의하여 서로 연결된다.
위와 같은 접촉 방지 연결 방법은, 데이터 라인(340)이 아니라 스캐닝라인(330)에 대해서도 동일하게 적용될 수 있다.
이상에서 설명된 바와 같이, 본 발명에 따른 박막트랜지스터 제조방법은 스캐닝라인과 데이터 라인의 교차부를 브리지라인으로 연결함으로써 콘택 홀 마스크에 관련된 공정이 제거되어 공정수를 감소시킬 수 있다. 즉, 마스크와 관련된 사진공정을 생략할 수 있으므로 쑤루풋 향상과 제조비 절감 등의 효과가 있다. 또한, 마스크수 절감에 따른 공정단순화를 통해 단차피복성 문제, 식각 불균일성 문제, 스트레스에 의한 기판의 변형, 및 핀홀(Pin hole) 혹은 힐록(Hillock) 문제 등의 공정불량 요인도 제거할 수 있다.
본 발명은, 상기 실시예에 한정되지 않고, 첨부된 청구범위에서 정의된 발명의 사상 및 범위 내에서 당업자에 의하여 변형 및 개량될 수 있다.

Claims (4)

  1. (S1) 기판 상에 선택적으로 버퍼층을 형성하고, 상기 버퍼층 상에 비정질 실 리콘층을 형성하고 결정화시킨 후 패터닝하여 활성층을 정의하는 단계;
    (S2) 상기 활성층의 상부에 게이트 절연층을 적층 형성한 후, 상기 활성층에 대응되도록 게이트 전극을 형성시키는 단계;
    (S3) 상기 게이트 전극을 감싸는 LDD(Lightly Doped Drain) 패턴을 형성시키는 단계;
    (S4) 상기 LDD 패턴을 마스크로 하여 고농도의 이온 도핑을 수행함으로써, 상기 활성층의 양단부에 소스 콘택 영역 및 드레인 콘택 영역을 형성시키는 단계;
    (S5) 상기 LDD 패턴을 식각 마스크로 하여 게이트 절연층을 식각하는 단계;
    (S6) 상기 S5 단계의 결과물상에 금속층을 적층하고 패터닝하여 상기 콘택 영역에 소스 전극과 드레인 전극을 형성함과 동시에, 상기 소스 전극 및 드레인 전극중에서 어느 하나로부터 연장되는 데이터 라인과 상기 게이트 전극으로부터 연장되는 스캐닝 라인을 형성하되, 상기 데이터 라인과 스캐닝 라인의 교차 영역에서 어느 한 라인의 폭보다 넓게 또다른 한 라인을 식각하는 단계;
    (S7) 상기 S6 단계의 결과물 상부에 보호층을 증착하는 단계; 및
    (S8) 상기 데이터 라인과 스캐닝 라인의 교차 영역에서 상기 식각된 라인 위의 보호층 영역에 콘텍 홀들을 형성하여, 상기 단계 S6에서의 식각에 의하여 분리되어 있는 라인들을 상기 보호층 위에서 서로 연결시키는 단계를 포함하는 박막트랜지스터 제조방법.
  2. 제1항에 있어서, 상기 S2 단계에 이어,
    상기 활성층에 LDD 영역을 정의하기 위해, 상기 게이트 전극을 마스크로 하여 상기 활성층의 양측에 저농도의 이온을 주입시키는 단계가 더 포함되는 박막트랜지스터 제조방법.
  3. 제1항에 있어서, 상기 S5 단계에 이어,
    상기 LDD 패턴을 제거하는 단계가 더 포함되는 박막트랜지스터 제조방법.
  4. 제1항에 있어서, 상기 S5 단계에 이어,
    상기 활성층에 LDD 영역을 정의하기 위해, 상기 LDD 패턴을 마스크로 하여 상기 활성층의 양측에 저농도의 이온을 주입시키는 단계가 더 포함되는 박막트랜지스터 제조방법.
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