JPH07106582A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH07106582A JPH07106582A JP24287593A JP24287593A JPH07106582A JP H07106582 A JPH07106582 A JP H07106582A JP 24287593 A JP24287593 A JP 24287593A JP 24287593 A JP24287593 A JP 24287593A JP H07106582 A JPH07106582 A JP H07106582A
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- electrode
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Abstract
(57)【要約】
【目的】 ゲート電極上に低抵抗化のための金属電極を
設けたオフセットゲート構造及びＬＤＤ構造の薄膜トラ
ンジスタの製造方法において、製造工程をより簡易に
し、金属電極のパターンずれによるチャンネル長のばら
つきを防止し、高精細化を可能にする。 【構成】 半導体膜２２上のゲート絶縁膜２３上にチャ
ンネル領域２８またはチャンネル領域２８とＬＤＤ領域
となる半導体膜２２の部分全体を覆うようにゲート電極
２４を形成し、このゲート電極２４をマスクにして半導
体膜２２に不純物をドープすることによりソース領域２
６及びドレイン領域２７を形成し、ゲート電極２４上に
ゲート電極２４より幅の狭い金属電極３１を形成し、金
属電極３１からはみ出たゲート電極２４の部分をエッチ
ング等により除去する。ＬＤＤ構造とする場合には、幅
が狭められたゲート電極２４をマスクとして不純物をド
ープすることによりＬＤＤ領域を形成する。
設けたオフセットゲート構造及びＬＤＤ構造の薄膜トラ
ンジスタの製造方法において、製造工程をより簡易に
し、金属電極のパターンずれによるチャンネル長のばら
つきを防止し、高精細化を可能にする。 【構成】 半導体膜２２上のゲート絶縁膜２３上にチャ
ンネル領域２８またはチャンネル領域２８とＬＤＤ領域
となる半導体膜２２の部分全体を覆うようにゲート電極
２４を形成し、このゲート電極２４をマスクにして半導
体膜２２に不純物をドープすることによりソース領域２
６及びドレイン領域２７を形成し、ゲート電極２４上に
ゲート電極２４より幅の狭い金属電極３１を形成し、金
属電極３１からはみ出たゲート電極２４の部分をエッチ
ング等により除去する。ＬＤＤ構造とする場合には、幅
が狭められたゲート電極２４をマスクとして不純物をド
ープすることによりＬＤＤ領域を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関するものであり、特にオフセットゲート構造
や、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造の薄膜トランジスタの製造方法に関するもので
ある。
造方法に関するものであり、特にオフセットゲート構造
や、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造の薄膜トランジスタの製造方法に関するもので
ある。
【０００２】
【従来の技術】薄膜トランジスタにおいてオフ電流を低
減してトランジスタ特性の高性能化を図るためには、チ
ャンネル部のドレイン端に集中する電界強度を低減すれ
ばよいことがわかっている。このため、複数の薄膜トラ
ンジスタを直列に配置したマルチゲート構造が採用され
ている。しかしながら、マルチゲート構造をアクティブ
マトリクス型液晶表示装置のスイッチング素子として用
いる場合には、開口率の低下を伴う。そこで、最近で
は、オフセットゲート構造やＬＤＤ構造の薄膜トランジ
スタが用いられるようになってきている。ＬＤＤ構造の
薄膜トランジスタは、例えば、特開平２−９８１４３号
公報及び特開平３−１０１２７１号公報等に開示されて
いる。
減してトランジスタ特性の高性能化を図るためには、チ
ャンネル部のドレイン端に集中する電界強度を低減すれ
ばよいことがわかっている。このため、複数の薄膜トラ
ンジスタを直列に配置したマルチゲート構造が採用され
ている。しかしながら、マルチゲート構造をアクティブ
マトリクス型液晶表示装置のスイッチング素子として用
いる場合には、開口率の低下を伴う。そこで、最近で
は、オフセットゲート構造やＬＤＤ構造の薄膜トランジ
スタが用いられるようになってきている。ＬＤＤ構造の
薄膜トランジスタは、例えば、特開平２−９８１４３号
公報及び特開平３−１０１２７１号公報等に開示されて
いる。
【０００３】図４はＬＤＤ構造の薄膜トランジスタの従
来の製造方法を示す断面図である。図４（ａ）に示すよ
うに、ガラス基板等の絶縁基板１の上に多結晶シリコン
等からなる半導体膜２を形成する。次に図４（ｂ）に示
すように、半導体膜２を熱酸化するか、あるいはＣＶＤ
法により、半導体膜上にゲート絶縁膜３を形成する。図
４（ｃ）に示すように、このゲート絶縁膜３の上に、不
純物をドープした多結晶シリコン膜等からなるゲート電
極４を形成する。
来の製造方法を示す断面図である。図４（ａ）に示すよ
うに、ガラス基板等の絶縁基板１の上に多結晶シリコン
等からなる半導体膜２を形成する。次に図４（ｂ）に示
すように、半導体膜２を熱酸化するか、あるいはＣＶＤ
法により、半導体膜上にゲート絶縁膜３を形成する。図
４（ｃ）に示すように、このゲート絶縁膜３の上に、不
純物をドープした多結晶シリコン膜等からなるゲート電
極４を形成する。
【０００４】次に、図４（ｄ）に示すようにゲート電極
４を覆うようにレジスト膜５を形成する。レジスト膜５
の幅はゲート電極４の幅よりも広くなるように形成す
る。次にレジスト膜５をマスクとしてイオン注入法等よ
り不純物をドープし、ソース領域６及びドレイン領域７
を形成する。
４を覆うようにレジスト膜５を形成する。レジスト膜５
の幅はゲート電極４の幅よりも広くなるように形成す
る。次にレジスト膜５をマスクとしてイオン注入法等よ
り不純物をドープし、ソース領域６及びドレイン領域７
を形成する。
【０００５】図４（ｅ）に示すようにレジスト膜５を除
去した後、ゲート電極４をマスクとして、ソース領域６
及びドレイン領域７よりも低濃度となるように不純物を
ドープし、ＬＤＤ領域９，１０をそれぞれ形成する。
去した後、ゲート電極４をマスクとして、ソース領域６
及びドレイン領域７よりも低濃度となるように不純物を
ドープし、ＬＤＤ領域９，１０をそれぞれ形成する。
【０００６】次に図４（ｆ）に示すように、ゲート電極
４の上に配線抵抗を低くするため金属電極１１を形成す
る。このような金属電極の形成については、例えば特開
昭６２−１０５４７４号公報に開示されている。
４の上に配線抵抗を低くするため金属電極１１を形成す
る。このような金属電極の形成については、例えば特開
昭６２−１０５４７４号公報に開示されている。
【０００７】以上のようにしてドレイン電極近傍での電
界の緩和を図ることのできるＬＤＤ構造の薄膜トランジ
スタを得ることができる。図５は、オフセットゲート構
造の薄膜トランジスタの従来の製造方法を示す断面図で
ある。図５（ａ）〜（ｄ）は、図４（ａ）〜（ｄ）と同
様の工程であり、図５（ｅ）に示すように、レジスト膜
５を除去した後、ＬＤＤ領域を形成するためのドーピン
グを行わずに、ゲート電極４上に金属電極１１を形成す
る。このようにして、ゲート電極４の幅よりも広い幅
の、すなわちチャンネル長方向の幅がゲート電極４の幅
よりも広いチャンネル領域８が形成され、オフセットゲ
ート構造の薄膜トランジスタを得ることができる。
界の緩和を図ることのできるＬＤＤ構造の薄膜トランジ
スタを得ることができる。図５は、オフセットゲート構
造の薄膜トランジスタの従来の製造方法を示す断面図で
ある。図５（ａ）〜（ｄ）は、図４（ａ）〜（ｄ）と同
様の工程であり、図５（ｅ）に示すように、レジスト膜
５を除去した後、ＬＤＤ領域を形成するためのドーピン
グを行わずに、ゲート電極４上に金属電極１１を形成す
る。このようにして、ゲート電極４の幅よりも広い幅
の、すなわちチャンネル長方向の幅がゲート電極４の幅
よりも広いチャンネル領域８が形成され、オフセットゲ
ート構造の薄膜トランジスタを得ることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の製造方法では、ゲート電極４を形成する際
のフォトリソ工程、レジスト膜５を形成する際のフォト
リソ工程、金属電極１１を形成する際のフォトリソ工程
が必要であり、フォトリソ工程が多いことから、製造工
程が複雑であるという問題があった。
ような従来の製造方法では、ゲート電極４を形成する際
のフォトリソ工程、レジスト膜５を形成する際のフォト
リソ工程、金属電極１１を形成する際のフォトリソ工程
が必要であり、フォトリソ工程が多いことから、製造工
程が複雑であるという問題があった。
【０００９】また、図４（ｆ）及び図５（ｅ）に示すよ
うに、多結晶シリコン等のゲート電極４の上に形成する
金属電極１１はゲート電極４の幅よりも狭い幅に形成さ
れている。これは、フォトリソ工程におけるパターンず
れ等により、金属電極１１がゲート電極４からはみ出す
と、チャンネル長が設計値と異なってしまうからであ
る。特に、アクティブマトリクス液晶ディスプレイ等に
おいては高精細化が要望され、配線が微細化しており、
このためチャンネル長が狭くなり、より細い幅の金属電
極を形成する必要が生じている。しかしながら、ゲート
電極よりも細い金属電極をパターン化することは配線が
微細化するにつれて困難となる。
うに、多結晶シリコン等のゲート電極４の上に形成する
金属電極１１はゲート電極４の幅よりも狭い幅に形成さ
れている。これは、フォトリソ工程におけるパターンず
れ等により、金属電極１１がゲート電極４からはみ出す
と、チャンネル長が設計値と異なってしまうからであ
る。特に、アクティブマトリクス液晶ディスプレイ等に
おいては高精細化が要望され、配線が微細化しており、
このためチャンネル長が狭くなり、より細い幅の金属電
極を形成する必要が生じている。しかしながら、ゲート
電極よりも細い金属電極をパターン化することは配線が
微細化するにつれて困難となる。
【００１０】本発明の目的は、このような従来の問題点
を解消し、より簡易な工程でオフセットゲート構造やＬ
ＤＤ構造の薄膜トランジスタを製造することができ、か
つゲート電極上に形成する金属電極をゲート電極の幅よ
りも狭くさせる必要のない薄膜トランジスタの製造方法
を提供することにある。
を解消し、より簡易な工程でオフセットゲート構造やＬ
ＤＤ構造の薄膜トランジスタを製造することができ、か
つゲート電極上に形成する金属電極をゲート電極の幅よ
りも狭くさせる必要のない薄膜トランジスタの製造方法
を提供することにある。
【００１１】
【課題を解決するための手段】請求項１に記載の発明の
製造方法は、ドーピングにより半導体膜にソース領域及
びドレイン領域がそれぞれ形成されており、ソース領域
とドレイン領域の間のチャンネル領域の上方にゲート絶
縁膜を介してゲート電極が形成され、かつゲート電極の
幅がチャンネル領域の幅、すなわちチャンネル長方向の
幅より狭くなるようにオフセット部が形成されている薄
膜トランジスタの製造方法であり、半導体膜上のゲート
絶縁膜の上にチャンネル領域となる半導体膜の部分全体
を覆うようにゲート電極を形成する工程と、ゲート電極
をマスクとして半導体膜に不純物をドープすることによ
りソース領域及びドレイン領域を形成する工程と、ゲー
ト電極上にゲート電極より幅の狭い金属電極を形成する
工程と、金属電極からはみ出たゲート電極の部分を除去
することによりオフセット部を形成する工程とを備えて
いる。
製造方法は、ドーピングにより半導体膜にソース領域及
びドレイン領域がそれぞれ形成されており、ソース領域
とドレイン領域の間のチャンネル領域の上方にゲート絶
縁膜を介してゲート電極が形成され、かつゲート電極の
幅がチャンネル領域の幅、すなわちチャンネル長方向の
幅より狭くなるようにオフセット部が形成されている薄
膜トランジスタの製造方法であり、半導体膜上のゲート
絶縁膜の上にチャンネル領域となる半導体膜の部分全体
を覆うようにゲート電極を形成する工程と、ゲート電極
をマスクとして半導体膜に不純物をドープすることによ
りソース領域及びドレイン領域を形成する工程と、ゲー
ト電極上にゲート電極より幅の狭い金属電極を形成する
工程と、金属電極からはみ出たゲート電極の部分を除去
することによりオフセット部を形成する工程とを備えて
いる。
【００１２】請求項２に記載の発明の製造方法は、ドー
ピングにより半導体膜にソース領域及びドレイン領域が
それぞれ形成され、かつソース領域とドレイン領域の間
のチャンネル領域の少なくとも一方側にソース領域及び
ドレイン領域よりも低濃度にドープされたＬＤＤ領域が
形成されており、チャンネル領域の上方にゲート絶縁膜
を介してゲート電極が形成されている薄膜トランジスタ
の製造方法であり、半導体膜のゲート絶縁膜の上にチャ
ンネル領域及びＬＤＤ領域となる半導体膜の部分全体を
覆うようにゲート電極を形成する工程と、ゲート電極を
マスクとして半導体膜に不純物をドープすることにより
ソース領域及びドレイン領域を形成する工程と、ゲート
電極上にゲート電極より幅の狭い金属電極を形成する工
程と、金属電極からはみ出たゲート電極の部分を除去す
る工程と、幅が狭められたゲート電極をマスクとして不
純物をドープすることによりＬＤＤ領域を形成する工程
とを備えている。
ピングにより半導体膜にソース領域及びドレイン領域が
それぞれ形成され、かつソース領域とドレイン領域の間
のチャンネル領域の少なくとも一方側にソース領域及び
ドレイン領域よりも低濃度にドープされたＬＤＤ領域が
形成されており、チャンネル領域の上方にゲート絶縁膜
を介してゲート電極が形成されている薄膜トランジスタ
の製造方法であり、半導体膜のゲート絶縁膜の上にチャ
ンネル領域及びＬＤＤ領域となる半導体膜の部分全体を
覆うようにゲート電極を形成する工程と、ゲート電極を
マスクとして半導体膜に不純物をドープすることにより
ソース領域及びドレイン領域を形成する工程と、ゲート
電極上にゲート電極より幅の狭い金属電極を形成する工
程と、金属電極からはみ出たゲート電極の部分を除去す
る工程と、幅が狭められたゲート電極をマスクとして不
純物をドープすることによりＬＤＤ領域を形成する工程
とを備えている。
【００１３】
【作用】請求項１に記載の発明及び請求項２に記載の発
明においては、チャンネル領域またはチャンネル領域と
ＬＤＤ領域となる半導体膜の部分全体を覆うようにゲー
ト電極を形成し、このゲート電極をマスクとして不純物
をドープすることにより半導体膜のソース領域及びドレ
イン領域を形成している。またソース領域及びドレイン
領域の形成後、ゲート電極より幅の狭い金属電極をゲー
ト電極上に形成し、金属電極からはみ出たゲート電極の
部分を除去し、請求項１に記載の発明ではオフセット部
を形成し、請求項２に記載の発明では幅が狭められたゲ
ート電極をマスクとして不純物をドープしてＬＤＤ領域
を形成している。
明においては、チャンネル領域またはチャンネル領域と
ＬＤＤ領域となる半導体膜の部分全体を覆うようにゲー
ト電極を形成し、このゲート電極をマスクとして不純物
をドープすることにより半導体膜のソース領域及びドレ
イン領域を形成している。またソース領域及びドレイン
領域の形成後、ゲート電極より幅の狭い金属電極をゲー
ト電極上に形成し、金属電極からはみ出たゲート電極の
部分を除去し、請求項１に記載の発明ではオフセット部
を形成し、請求項２に記載の発明では幅が狭められたゲ
ート電極をマスクとして不純物をドープしてＬＤＤ領域
を形成している。
【００１４】従って、請求項１に記載の発明及び請求項
２に記載の発明に従えば、ゲート電極を形成する際と金
属電極を形成する際の２回のフォトリソ工程で薄膜トラ
ンジスタを製造することができ、従来よりも簡易な工程
にすることができる。
２に記載の発明に従えば、ゲート電極を形成する際と金
属電極を形成する際の２回のフォトリソ工程で薄膜トラ
ンジスタを製造することができ、従来よりも簡易な工程
にすることができる。
【００１５】また、請求項１に記載の発明及び請求項２
に記載の発明に従えば、ゲート電極上にゲート電極より
幅の狭い金属電極を形成後、金属電極からはみ出したゲ
ート電極の部分を除去しているため、従来のようにゲー
ト電極よりも幅の狭い金属電極を形成させる必要がな
い。従って、金属電極形成の困難性によって配線の微細
化が妨げられることがなく、より高精細化を図ることが
できる。
に記載の発明に従えば、ゲート電極上にゲート電極より
幅の狭い金属電極を形成後、金属電極からはみ出したゲ
ート電極の部分を除去しているため、従来のようにゲー
ト電極よりも幅の狭い金属電極を形成させる必要がな
い。従って、金属電極形成の困難性によって配線の微細
化が妨げられることがなく、より高精細化を図ることが
できる。
【００１６】
【実施例】図１は、請求項１に記載の発明に従う一実施
例の製造工程を示す断面図である。図１（ａ）を参照し
て、ガラス基板等の絶縁性透明基板２１の上に多結晶シ
リコン等からなる半導体膜２２を形成する。多結晶シリ
コンはＣＶＤ法等により膜厚２５０〜２５００Å程度に
なるよう形成し、これを島状にパターニングして形成す
ることができる。また非晶質シリコンをＣＶＤ法等によ
り形成した後、これをアニールすることより多結晶化し
てもよい。次に、図１（ｂ）を参照して、半導体膜２２
を熱酸化するか、半導体膜２２の上にＣＶＤ法等により
デポジションして酸化膜等からなる絶縁膜２３（膜厚５
００〜２０００Å）を形成する。
例の製造工程を示す断面図である。図１（ａ）を参照し
て、ガラス基板等の絶縁性透明基板２１の上に多結晶シ
リコン等からなる半導体膜２２を形成する。多結晶シリ
コンはＣＶＤ法等により膜厚２５０〜２５００Å程度に
なるよう形成し、これを島状にパターニングして形成す
ることができる。また非晶質シリコンをＣＶＤ法等によ
り形成した後、これをアニールすることより多結晶化し
てもよい。次に、図１（ｂ）を参照して、半導体膜２２
を熱酸化するか、半導体膜２２の上にＣＶＤ法等により
デポジションして酸化膜等からなる絶縁膜２３（膜厚５
００〜２０００Å）を形成する。
【００１７】次に、図１（ｃ）を参照して、絶縁膜２３
の上に不純物をドープしたｎ+ またはｐ+ の多結晶シリ
コン等からなるゲート電極２４（膜厚１０００〜４００
０Å）を形成する。このゲート膜２４はチャンネル領域
全体を覆うようにフォトリソ工程によりパターニングさ
れる。従って、図１（ｃ）に示すようにゲート電極２４
の上にはレジスト膜２５が形成される。
の上に不純物をドープしたｎ+ またはｐ+ の多結晶シリ
コン等からなるゲート電極２４（膜厚１０００〜４００
０Å）を形成する。このゲート膜２４はチャンネル領域
全体を覆うようにフォトリソ工程によりパターニングさ
れる。従って、図１（ｃ）に示すようにゲート電極２４
の上にはレジスト膜２５が形成される。
【００１８】次に、図１（ｃ）に示す状態で、ゲート電
極２４及びレジスト膜２５をマスクとして不純物をドー
プすることにより、図１（ｄ）に示すように、ソース領
域２６及びドレイン領域２７が形成される。これによっ
て、ソース領域２６とドレイン領域２７の間はチャンネ
ル領域２８となる。例えば、不純物としてリンをドープ
する場合には、イオン注入法によって、例えば１２０ｋ
ｅＶの加圧電圧で３×１０15ｃｍ-2の密度でドーピング
することにより行うことができる。
極２４及びレジスト膜２５をマスクとして不純物をドー
プすることにより、図１（ｄ）に示すように、ソース領
域２６及びドレイン領域２７が形成される。これによっ
て、ソース領域２６とドレイン領域２７の間はチャンネ
ル領域２８となる。例えば、不純物としてリンをドープ
する場合には、イオン注入法によって、例えば１２０ｋ
ｅＶの加圧電圧で３×１０15ｃｍ-2の密度でドーピング
することにより行うことができる。
【００１９】次に図１（ｅ）に示すように、ゲート電極
２４の幅よりも狭い幅の金属電極３１をゲート電極２４
上にフォトリソ工程により形成する。金属電極３１の材
質は特に限定されるものではないが、例えばＭｏまたは
Ｗ等の高融点金属を用いることができる。この金属電極
３１は低抵抗化のため形成されるものであり、ゲートバ
スラインとして形成されてもよい。フォトリソ工程によ
り金属電極３１はゲート電極２４の幅よりも狭くなるよ
う形成されており、ゲート電極３１の上にはレジスト膜
３２が存在している。
２４の幅よりも狭い幅の金属電極３１をゲート電極２４
上にフォトリソ工程により形成する。金属電極３１の材
質は特に限定されるものではないが、例えばＭｏまたは
Ｗ等の高融点金属を用いることができる。この金属電極
３１は低抵抗化のため形成されるものであり、ゲートバ
スラインとして形成されてもよい。フォトリソ工程によ
り金属電極３１はゲート電極２４の幅よりも狭くなるよ
う形成されており、ゲート電極３１の上にはレジスト膜
３２が存在している。
【００２０】次に、図１（ｆ）に示すように、金属電極
３１から外側にはみ出たゲート電極２４の部分をエッチ
ングにより除去する。これによりゲート電極２４は金属
電極３１とほぼ同じ幅の電極に形成される。次に、金属
電極３１上のレジスト膜３２を除去することにより、図
１（ｇ）に示すようなオフセットゲート構造の薄膜トラ
ンジスタとすることができる。
３１から外側にはみ出たゲート電極２４の部分をエッチ
ングにより除去する。これによりゲート電極２４は金属
電極３１とほぼ同じ幅の電極に形成される。次に、金属
電極３１上のレジスト膜３２を除去することにより、図
１（ｇ）に示すようなオフセットゲート構造の薄膜トラ
ンジスタとすることができる。
【００２１】図２は、請求項２に記載の発明に従う一実
施例の製造工程を説明するための断面図である。本実施
例では、図１（ａ）〜（ｆ）と同様の工程を経て、図１
（ｆ）の状態において、ソース領域２６及びドレイン領
域２７よりも低濃度のドープ量となるようにゲート電極
２４、金属電極３１、及びレジスト膜３２をマスクとし
て、レーザードーピング等の方法により不純物をドープ
する。
施例の製造工程を説明するための断面図である。本実施
例では、図１（ａ）〜（ｆ）と同様の工程を経て、図１
（ｆ）の状態において、ソース領域２６及びドレイン領
域２７よりも低濃度のドープ量となるようにゲート電極
２４、金属電極３１、及びレジスト膜３２をマスクとし
て、レーザードーピング等の方法により不純物をドープ
する。
【００２２】図２（ａ）は、このようなドーピング後の
状態を示しており、ドーピングによりＬＤＤ領域２９，
３０がそれぞれ形成されている。レジスト膜３２を除去
して、ＬＤＤ領域２９，３０を活性化するためにアニー
ルし、また必要に応じて金属電極３１をメタルシリサイ
ド化するため加熱処理して、ＬＤＤ構造の薄膜トランジ
スタとすることができる。
状態を示しており、ドーピングによりＬＤＤ領域２９，
３０がそれぞれ形成されている。レジスト膜３２を除去
して、ＬＤＤ領域２９，３０を活性化するためにアニー
ルし、また必要に応じて金属電極３１をメタルシリサイ
ド化するため加熱処理して、ＬＤＤ構造の薄膜トランジ
スタとすることができる。
【００２３】上記実施例において不純物をドープする
際、レジスト膜２５及び３２が設けられた状態で不純物
がドープされているが、レジスト膜を除去した後に不純
物ドーピングを行ってもよい。
際、レジスト膜２５及び３２が設けられた状態で不純物
がドープされているが、レジスト膜を除去した後に不純
物ドーピングを行ってもよい。
【００２４】図３は、図２（ｂ）に示すＬＤＤ構造の薄
膜トランジスタを用いた液晶表示装置を示す断面図であ
る。図３を参照して、薄膜トランジスタ上にＳｉＮX 等
からなる層間絶縁膜３４が形成され、ソース領域２６及
びドレイン領域２７上の絶縁膜２３及び層間絶縁膜３４
にコンタクトホールが形成される。コンタクトホール内
のドレイン領域２７には層間絶縁膜３４上に形成される
ＩＴＯ等からなる表示電極３５が電気的に接続され、こ
の上にＡｌ／Ｍｏ膜等からなるドレイン電極３６が形成
される。またコンタクトホール内のソース領域２６上に
は、Ａｌ／Ｍｏ膜等からなるソース電極３７が形成さ
れ、電気的に接続される。また補助容量は、層間絶縁膜
３４の上下に設けられる補助容量電極３３及び表示電極
３５によって確保される。
膜トランジスタを用いた液晶表示装置を示す断面図であ
る。図３を参照して、薄膜トランジスタ上にＳｉＮX 等
からなる層間絶縁膜３４が形成され、ソース領域２６及
びドレイン領域２７上の絶縁膜２３及び層間絶縁膜３４
にコンタクトホールが形成される。コンタクトホール内
のドレイン領域２７には層間絶縁膜３４上に形成される
ＩＴＯ等からなる表示電極３５が電気的に接続され、こ
の上にＡｌ／Ｍｏ膜等からなるドレイン電極３６が形成
される。またコンタクトホール内のソース領域２６上に
は、Ａｌ／Ｍｏ膜等からなるソース電極３７が形成さ
れ、電気的に接続される。また補助容量は、層間絶縁膜
３４の上下に設けられる補助容量電極３３及び表示電極
３５によって確保される。
【００２５】図１（ｇ）に示すようなオフセットゲート
構造の薄膜トランジスタの場合には、図３に示すＬＤＤ
領域２９，３０がチャンネル領域２８となり、オフセッ
ト部となった構造の液晶表示装置となる。
構造の薄膜トランジスタの場合には、図３に示すＬＤＤ
領域２９，３０がチャンネル領域２８となり、オフセッ
ト部となった構造の液晶表示装置となる。
【００２６】
【発明の効果】請求項１に記載の発明及び請求項２に記
載の発明の製造方法に従えば、ゲート電極をマスクとし
て半導体膜に不純物をドーピングし、ゲート電極上にゲ
ート電極より幅の狭い金属電極を形成し、その金属電極
からはみ出たゲート電極の部分を除去してオフセット領
域及びイオン注入法等により後に形成されるＬＤＤ領域
を形成するため、従来のようなオフセット領域及びＬＤ
Ｄ領域を形成するためだけのレジスト膜が不要となり、
またゲート電極よりも幅の狭い金属電極の構造とする必
要がなくなる。さらに、従来のようにゲート電極上の金
属によって、チャンネル長がばらつくことがなくなり、
従来よりも精度よくゲート電極を形成できる。
載の発明の製造方法に従えば、ゲート電極をマスクとし
て半導体膜に不純物をドーピングし、ゲート電極上にゲ
ート電極より幅の狭い金属電極を形成し、その金属電極
からはみ出たゲート電極の部分を除去してオフセット領
域及びイオン注入法等により後に形成されるＬＤＤ領域
を形成するため、従来のようなオフセット領域及びＬＤ
Ｄ領域を形成するためだけのレジスト膜が不要となり、
またゲート電極よりも幅の狭い金属電極の構造とする必
要がなくなる。さらに、従来のようにゲート電極上の金
属によって、チャンネル長がばらつくことがなくなり、
従来よりも精度よくゲート電極を形成できる。
【００２７】従って、製造工程を従来よりも簡易なもの
にし、かつ高精度に製造することができるとともに、液
晶表示装置等の高精細化をさらに図ることができる。
にし、かつ高精度に製造することができるとともに、液
晶表示装置等の高精細化をさらに図ることができる。
【図１】請求項１に記載の発明に従う一実施例の製造工
程を示す断面図。
程を示す断面図。
【図２】請求項２に記載の発明に従う一実施例の製造工
程を示す断面図。
程を示す断面図。
【図３】図２に示す実施例の薄膜トランジスタを用いた
液晶表示装置を示す断面図。
液晶表示装置を示す断面図。
【図４】ＬＤＤ構造の薄膜トランジスタの従来の製造方
法を示す断面図。
法を示す断面図。
【図５】オフセットゲート構造の従来の製造方法を示す
断面図。
断面図。
２１…絶縁基板 ２２…半導体膜 ２３…絶縁膜 ２４…ゲート電極 ２５…レジスト膜 ２６…ソース領域 ２７…ドレイン領域 ２８…チャンネル領域 ２９，３０…ＬＤＤ領域 ３１…金属電極 ３２…レジスト膜
Claims (2)
- 【請求項１】 ドーピングにより半導体膜にソース領域
及びドレイン領域がそれぞれ形成されており、ソース領
域とドレイン領域の間のチャンネル領域の上方にゲート
絶縁膜を介してゲート電極が形成され、かつゲート電極
の幅がチャンネル領域の幅よりも狭くなるようにオフセ
ット部が形成されている薄膜トランジスタの製造方法で
あって、 前記半導体膜上のゲート絶縁膜の上にチャンネル領域と
なる半導体膜の部分全体を覆うようにゲート電極を形成
する工程と、 前記ゲート電極をマスクとして前記半導体膜に不純物を
ドープすることにより前記ソース領域及び前記ドレイン
領域を形成する工程と、 前記ゲート電極上にゲート電極より幅の狭い金属電極を
形成する工程と、 前記金属電極からはみ出た前記ゲート電極の部分を除去
することにより前記オフセット部を形成する工程とを備
える、薄膜トランジスタの製造方法。 - 【請求項２】 ドーピングにより半導体膜にソース電極
及びドレイン電極がそれぞれ形成され、かつソース領域
とドレイン領域の間のチャンネル領域の少なくとも一方
側にソース領域及びドレイン領域よりも低濃度にドープ
されたＬＤＤ領域が形成されており、チャンネル領域の
上方にゲート絶縁膜を介してゲート電極が形成されてい
る薄膜トランジスタの製造方法であって、 前記半導体膜上のゲート絶縁膜の上に前記チャンネル領
域及びＬＤＤ領域となる半導体膜の部分全体を覆うよう
にゲート電極を形成する工程と、 前記ゲート電極をマスクとして前記半導体膜に不純物を
ドープすることにより前記ソース領域及び前記ドレイン
領域を形成する工程と、 前記ゲート電極上にゲート電極より幅の狭い金属電極を
形成する工程と、 前記金属電極からはみ出た前記ゲート電極の部分を除去
する工程と、 幅が狭められた前記ゲート電極をマスクとして不純物を
ドープすることにより前記ＬＤＤ領域を形成する工程と
を備える、薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24287593A JPH07106582A (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24287593A JPH07106582A (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106582A true JPH07106582A (ja) | 1995-04-21 |
Family
ID=17095540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24287593A Pending JPH07106582A (ja) | 1993-09-29 | 1993-09-29 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106582A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945921A (ja) * | 1995-07-27 | 1997-02-14 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH1096956A (ja) * | 1996-09-24 | 1998-04-14 | Toshiba Corp | 液晶表示装置及びその製造方法 |
| JP2008270306A (ja) * | 2007-04-17 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7618881B2 (en) | 2006-01-23 | 2009-11-17 | Nec Corporation | Thin-film transistor and manufacturing method thereof |
| US8183135B2 (en) | 2003-03-13 | 2012-05-22 | Nec Corporation | Method for manufacturing thin film transistor having hydrogen feeding layer formed between a metal gate and a gate insulating film |
-
1993
- 1993-09-29 JP JP24287593A patent/JPH07106582A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0945921A (ja) * | 1995-07-27 | 1997-02-14 | Nec Corp | 薄膜トランジスタの製造方法 |
| JPH1096956A (ja) * | 1996-09-24 | 1998-04-14 | Toshiba Corp | 液晶表示装置及びその製造方法 |
| US8183135B2 (en) | 2003-03-13 | 2012-05-22 | Nec Corporation | Method for manufacturing thin film transistor having hydrogen feeding layer formed between a metal gate and a gate insulating film |
| US7618881B2 (en) | 2006-01-23 | 2009-11-17 | Nec Corporation | Thin-film transistor and manufacturing method thereof |
| JP2008270306A (ja) * | 2007-04-17 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
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