JP2008270306A - 半導体装置の作製方法 - Google Patents
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Abstract
【解決手段】島状半導体膜を覆って絶縁膜を形成し、絶縁膜上に第1のゲート電極を形成し、第1のゲート電極をマスクとして絶縁膜をエッチングし第1のゲート電極と同じ幅のゲート絶縁膜を形成し、第1のゲート電極をマスクとして島状半導体膜に不純物元素を第1の濃度で添加し、金属膜を形成後加熱処理によりゲート絶縁膜に覆われていない領域にシリサイド領域を形成し、第1のゲート電極をエッチングし第1のゲート電極より幅の小さい第2のゲート電極を形成し、ゲート絶縁膜及び第2のゲート電極をマスクとして、島状半導体中に不純物元素を第1の濃度より小さい第2の濃度で添加し、島状半導体膜中に低濃度不純物領域、チャネル形成領域、及び高濃度不純物領域を形成する半導体装置の作製方法に関する。
【選択図】図2
Description
本実施の形態を、図3(A)〜図3(H)、図4(A)〜図4(D)を用いて以下に説明する。
また島状半導体膜103のゲート絶縁膜105と重なっていない領域に、ソース領域及びドレイン領域である高濃度不純物領域150(150a及び150b)が形成される。
本実施の形態を、図1(A)〜図1(E)、図2(A)〜図2(I)を用いて以下に説明する。
本実施の形態を、図5(A)〜図5(H)を用いて以下に説明する。
本実施の形態では、無線交信可能な半導体装置において、実施の形態1〜実施の形態2を用いた場合について、図6、図7(A)〜図7(B)を用いて説明する。
実施の形態4に基づいて作製された、無線交信可能な半導体装置200は、電磁波の送信と受信ができるという機能を活用して、様々な物品やシステムに用いることができる。物品とは、例えば、鍵(図8(A)参照)、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図8(B)参照)、書籍類、容器類(シャーレ等、図8(C)参照)、包装用容器類(包装紙やボトル等、図8(E)及び図8(F)参照)、記録媒体(ディスクやビデオテープ等)、乗物類(自転車等)、装身具(鞄や眼鏡等、図8(D)参照)、食品類、衣類、生活用品類、電子機器(液晶表示装置、EL表示装置、テレビジョン装置、携帯端末等)等である。
102 下地絶縁膜
103 島状半導体膜
104 絶縁膜
105 ゲート絶縁膜
106 導電膜
107 マスク
108 ゲート電極
111 基板
112 下地絶縁膜
113 島状半導体膜
114 絶縁膜
115 導電膜
116 導電膜
117 レジスト
118 ゲート電極
119 レジスト
120 ゲート電極
121 レジスト
122 ゲート電極
123 レジスト
124 ゲート絶縁膜
125 金属膜
126 シリサイド領域
126a シリサイド領域
126b シリサイド領域
127 ゲート電極
128 不純物元素
129 低濃度不純物領域
129a 低濃度不純物領域
129b 低濃度不純物領域
130 高濃度不純物領域
130a 高濃度不純物領域
130b 高濃度不純物領域
131 層間絶縁膜
132 配線
132a 配線
132b 配線
133 不純物元素
135 チャネル形成領域
136 不純物領域
136a 不純物領域
136b 不純物領域
141 金属膜
142 シリサイド領域
142a シリサイド領域
142b シリサイド領域
143 ゲート電極
148 不純物元素
149 低濃度不純物領域
149a 低濃度不純物領域
149b 低濃度不純物領域
150 高濃度不純物領域
150a 高濃度不純物領域
150b 高濃度不純物領域
151 層間絶縁膜
152 配線
152a 配線
152b 配線
153 不純物領域
153a 不純物領域
153b 不純物領域
155 チャネル形成領域
156 不純物元素
161 ゲート電極
162 不純物元素
163 チャネル形成領域
164 低濃度不純物領域
164a 低濃度不純物領域
164b 低濃度不純物領域
165 高濃度不純物領域
165a 高濃度不純物領域
165b 高濃度不純物領域
166 配線
166a 配線
166b 配線
167 層間絶縁膜
168 不純物領域
168a 不純物領域
168b 不純物領域
169 不純物元素
200 半導体装置
201 演算処理回路
202 記憶回路
203 アンテナ
204 電源回路
205 復調回路
206 変調回路
207 リーダ/ライタ
502 TFT
503 TFT
504 TFT
506 記憶素子
507 記憶素子
508 記憶素子
1021 メモリセル
1023 メモリセルアレイ
1024 ビット線駆動回路
1025 カラムデコーダ
1026 回路
1027 セレクタ
1028 インターフェース
1029 ワード線駆動回路
1030 ロウデコーダ
1031 レベルシフタ
1032 TFT
1033 記憶素子
Claims (5)
- 絶縁表面上に、島状半導体膜、前記島状半導体膜を覆って絶縁膜、前記絶縁膜を覆って導電膜、前記導電膜の一部の上にマスクを形成し、
前記マスクを用いて、前記導電膜をエッチングして第1のゲート電極を形成し、
前記第1のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第1のゲート電極と同じ幅のゲート絶縁膜を形成し、
前記第1のゲート電極をマスクとして、前記島状半導体膜に一導電性を付与する不純物元素を第1の濃度で添加し、
前記島状半導体膜、前記ゲート絶縁膜、前記第1のゲート電極、前記マスクを覆って、金属膜を形成し、
加熱処理により、前記島状半導体膜の、前記ゲート絶縁膜に覆われていない領域と前記金属膜を反応させ、前記島状半導体膜中にシリサイド領域を形成し、
前記金属膜の未反応領域を除去後、前記マスクを用いて、前記第1のゲート電極をエッチングし、前記第1のゲート電極より幅の小さい第2のゲート電極を形成し、
前記マスクを除去後、前記ゲート絶縁膜及び前記第2のゲート電極をマスクとして、前記島状半導体中に前記一導電性を付与する不純物元素を前記第1の濃度より小さい第2の濃度で添加して、前記島状半導体膜中の前記ゲート絶縁膜と重なる領域に第1の低濃度不純物領域及び第2の低濃度不純物領域、前記第1及び第2の低濃度不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法。 - 請求項1において、
前記島状半導体膜中の前記シリサイド領域の下の領域に、高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。 - 絶縁表面上に、島状半導体膜、前記島状半導体膜を覆って絶縁膜、前記絶縁膜を覆って第1の導電膜、前記第1の導電膜を覆って第2の導電膜、前記第2の導電膜の一部の上に第1のマスクを形成し、
前記第1のマスクを用いて、前記第2の導電膜をエッチングして第1のゲート電極を形成し、
前記第1のゲート電極をマスクとして、前記第1の導電膜をエッチングして第2のゲート電極を形成し、
前記第1のゲート電極及び前記第2のゲート電極をマスクとして、前記島状半導体膜に、一導電性を付与する不純物元素を第1の濃度で添加し、
前記第1のマスク及び前記第1のゲート電極をエッチングして、前記第1のマスクより幅の小さい第2のマスク、及び、前記第1のゲート電極より幅の小さい第3のゲート電極を形成し、
前記第2のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第2のゲート電極と同じ幅のゲート絶縁膜を形成し、
前記第2のマスクを除去して、前記第2のゲート電極を露出させ、
前記島状半導体膜、前記ゲート絶縁膜、前記第2のゲート電極、前記第3のゲート電極を覆って、金属膜を形成し、
加熱処理により、前記島状半導体膜の、前記ゲート絶縁膜に覆われていない領域と前記金属膜を反応させ、前記島状半導体膜中にシリサイド領域を形成し、
前記金属膜の未反応領域を除去後、前記第3のゲート電極をマスクとして、前記第2のゲート電極をエッチングして、前記第3のゲート電極と同じ幅を有する第4のゲート電極を形成し、
前記ゲート絶縁膜、前記第3のゲート電極、及び、前記第4のゲート電極をマスクとして、前記島状半導体中に前記一導電性を付与する不純物元素を前記第1の濃度より小さい第2の濃度で添加して、前記島状半導体膜中の前記ゲート絶縁膜と重なる領域に第1の低濃度不純物領域及び第2の低濃度不純物領域、前記第1及び第2の低濃度不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法。 - 請求項3において、
前記島状半導体膜中の前記シリサイド領域の下の領域に、高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。 - 請求項1乃至請求項4のいずれか1項において、
前記金属膜は、ニッケル(Ni)、チタン(Ti)、コバルト(Co)、白金(Pt)、もしくはこれら元素のうち少なくとも2種類を含む合金でなる材料を含むことを特徴とする半導体装置の作製方法。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0555249A (ja) * | 1991-08-26 | 1993-03-05 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置の作製方法 |
JPH06333948A (ja) * | 1993-05-25 | 1994-12-02 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製法 |
JPH07106582A (ja) * | 1993-09-29 | 1995-04-21 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
JPH1197691A (ja) * | 1997-09-18 | 1999-04-09 | Toshiba Corp | 薄膜トランジスタおよび接合構造 |
JP2006287205A (ja) * | 2005-03-07 | 2006-10-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0555249A (ja) * | 1991-08-26 | 1993-03-05 | Semiconductor Energy Lab Co Ltd | 絶縁ゲイト型半導体装置の作製方法 |
JPH06333948A (ja) * | 1993-05-25 | 1994-12-02 | Mitsubishi Electric Corp | 薄膜トランジスタおよびその製法 |
JPH07106582A (ja) * | 1993-09-29 | 1995-04-21 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
JPH1197691A (ja) * | 1997-09-18 | 1999-04-09 | Toshiba Corp | 薄膜トランジスタおよび接合構造 |
JP2006287205A (ja) * | 2005-03-07 | 2006-10-19 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012015541A (ja) * | 2011-09-06 | 2012-01-19 | Nitta Ind Corp | 電磁結合装置 |
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