JP2004281506A - 薄膜トランジスタ及びその製造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 189
- 238000004519 manufacturing process Methods 0.000 title claims description 56
- 239000010408 film Substances 0.000 claims abstract description 156
- 239000001257 hydrogen Substances 0.000 claims abstract description 152
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 152
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 141
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 93
- 238000000034 method Methods 0.000 claims abstract description 54
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 28
- 229910021424 microcrystalline silicon Inorganic materials 0.000 claims description 26
- 235000012239 silicon dioxide Nutrition 0.000 claims description 21
- 239000000377 silicon dioxide Substances 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 17
- 150000002431 hydrogen Chemical class 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 238000005260 corrosion Methods 0.000 claims description 9
- 230000007797 corrosion Effects 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 4
- 238000005984 hydrogenation reaction Methods 0.000 abstract description 46
- 238000010438 heat treatment Methods 0.000 abstract description 24
- 238000000206 photolithography Methods 0.000 abstract description 16
- 239000010410 layer Substances 0.000 description 87
- 229910021417 amorphous silicon Inorganic materials 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 16
- 239000011229 interlayer Substances 0.000 description 16
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 16
- 229910021342 tungsten silicide Inorganic materials 0.000 description 16
- 238000002161 passivation Methods 0.000 description 13
- 229910052581 Si3N4 Inorganic materials 0.000 description 9
- 239000007789 gas Substances 0.000 description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000003795 desorption Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 239000012495 reaction gas Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003949 trap density measurement Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000013081 microcrystal Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/91—Controlling charging state at semiconductor-insulator interface
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
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- Y10S438/00—Semiconductor device manufacturing: process
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Abstract
【課題】フォトリソグラフィ工程を増加させることなく、水素の拡散距離を短くできる位置に水素供給層を形成する。
【解決手段】開示される薄膜トランジスタ１０は、ゲート絶縁膜７とゲート電極９との間の位置に、多結晶シリコン薄膜３とゲート絶縁膜７との界面のダングリングボンドに水素を拡散するための水素供給層８が形成されている。この構成により、水素化時の水素の拡散距離が短くなり、熱処理に時間をかけることなく水素化を十分に行うことができるようになる。
【選択図】 図１
【解決手段】開示される薄膜トランジスタ１０は、ゲート絶縁膜７とゲート電極９との間の位置に、多結晶シリコン薄膜３とゲート絶縁膜７との界面のダングリングボンドに水素を拡散するための水素供給層８が形成されている。この構成により、水素化時の水素の拡散距離が短くなり、熱処理に時間をかけることなく水素化を十分に行うことができるようになる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜トランジスタ及びその製造方法に係り、詳しくは、絶縁基板上に形成された多結晶半導体薄膜を活性層として用いる薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（大規模集積回路）で代表される半導体装置を製造する半導体材料として、シリコンが広く用いられている。ここで、非結晶（アモルファス）シリコン、あるいは多結晶シリコンのような単結晶シリコン以外のシリコン薄膜を活性層として用いる薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）や密着型イメージセンサ等に使用されている。例えばＬＣＤでは、マトリクス状に配置された液晶画素にはそれぞれ画素用ＴＦＴが接続されて、アクティブマトリクス型のＬＣＤが構成されている。このＴＦＴは、ガラス基板のような透明性絶縁基板（以下、単に絶縁基板と称する）上に単結晶シリコンよりも低い温度で成膜したアモルファスシリコン薄膜、あるいは多結晶シリコン薄膜を活性層として用いて、イオンドーピングにより不純物を導入してソース領域及びドレイン領域を形成するようにしたＭＯＳ型（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｙｐｅ）構造を有している。
【０００３】
上述したようにアモルファスシリコン薄膜は比較的低い温度で成膜が可能なので、絶縁基板として耐熱性の低い安価なガラス基板を用いてＴＦＴを製造できるため、量産性に優れているという利点があり、上述したようなＬＣＤ等に広く適用されている。しかしながら、アモルファスシリコン薄膜は結晶性がないため結晶粒子が小さいのでキャリア移動度が低く、ＬＣＤの駆動回路に用いる駆動用ＴＦＴを上記画素用ＴＦＴの製造と同時にアモルファスシリコン薄膜を用いて製造すると、駆動回路の駆動能力及び動作速度が低下するので好ましくない。このため、アモルファスシリコン薄膜を画素用ＴＦＴとして用いるＬＣＤでは、駆動回路の駆動用ＴＦＴを外付け部品により構成している場合が多い。ここで、最近のＬＣＤは用途の多様化により薄型化及び小型化の要求が高まっており、これに伴って絶縁基板上でＬＣＤと駆動回路との接続ピッチが狭小化してきているが、上述のように駆動回路を外付け部品により構成していると狭小化に制約を受けるので、ＬＣＤを大画面で高精細に実現するのが困難になる。
【０００４】
一方、アモルファスシリコン薄膜に代えて多結晶シリコン薄膜を用いたＴＦＴでは、多結晶シリコン薄膜はある程度結晶性があるため、アモルファスシリコン薄膜より結晶粒子が大きいのでキャリア移動度がそれより大きい。したがって、多結晶シリコン薄膜を画素用ＴＦＴとして用いるＬＣＤでは、画素用ＴＦＴの製造と同時に駆動用ＴＦＴを多結晶シリコン薄膜を用いて製造することにより、駆動回路の駆動能力及び動作速度を向上させることができる。しかも、絶縁基板上に両ＦＥＴを一体に形成できるため、ＬＣＤと駆動回路との接続ピッチの狭小化を図ることができるので、ＬＣＤの薄型化及び小型化の要求も満足させることができる。それゆえ、多結晶シリコン薄膜を用いたＴＦＴが好んで採用される傾向にある。
【０００５】
上述したような多結晶シリコン薄膜を形成するには、一般に、絶縁基板上に予めアモルファスシリコン薄膜をＰ（Ｐｌａｓｍａ：プラズマ）−ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学的気相成長）法等により成膜した後、このアモルファスシリコン薄膜をレーザアニール法等で熱処理することにより結晶化して、多結晶シリコン薄膜に変化させることが行われている。ところで、このようにして形成した多結晶シリコン薄膜を用いてソース領域及びドレイン領域を形成した後、二酸化シリコン膜（ＳｉＯ２）膜から成るゲート絶縁膜を介してゲート電極を形成してＴＦＴを製造すると、活性層としての多結晶シリコン薄膜とゲート絶縁膜である二酸化シリコン膜との界面に、ダングリングボンド（Ｄａｎｇｌｉｎｇ ｂｏｎｄ：未結合手）と称する多結晶シリコンの未結合手が形成されることが従来から知られている。そして、このダングリングボンドは、多結晶シリコンの結晶粒界のトラップ密度を増加させるように作用するので、多結晶シリコンのキャリア移動度が低下するようになり、また閾値電圧の増加等が生ずるため、トランジスタの特性が低下するという不都合が生ずる。
【０００６】
それゆえ、従来から、ダングリングボンドに水素を供給して拡散させることにより、多結晶シリコンの未結合手を水素で埋めて終端化させるようにした、いわゆるダングリングボンドの水素化が行われている。この水素化は、ＴＦＴの一部に予め水素を含んだ水素供給層を形成してから熱処理を行うことにより、あるいは水素含有雰囲気下で熱処理を行うことにより、水素をダングリングボンドに拡散させることが行われている。
【０００７】
上述したような水素化を行うための水素供給層を形成したＴＦＴ（第１の従来例）が開示されている。（例えば、特許文献１参照。）。同ＴＦＴ１００は、図９に示すように、ガラス基板から成る絶縁基板１０１と、絶縁基板１０１上に形成された多結晶シリコン薄膜１０２と、多結晶シリコン薄膜１０２の両端領域にそれぞれ形成されたソース領域１０３及びドレイン領域１０４と、両領域１０３、１０４間に形成されたチャネル領域１０５と、多結晶シリコン領域１０２上に形成された二酸化シリコン膜から成るゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０７とを備えている。
【０００８】
さらに、同ＴＦＴ１００は、図９に示すように、ゲート電極１０７を含む全面に形成された二酸化シリコン膜から成る層間絶縁膜１０８と、層間絶縁膜１０８に開孔されたコンタクトホール１０９Ａ、１０９Ｂを通じてそれぞれソース領域１０３及びドレイン領域１０４と接続するように形成されたアルミニウム膜から成るソース電極１１０及びドレイン電極１１１と、ソース電極１１０及びドレイン電極１１１を含む全面に形成された水素を多く含む窒化シリコン（Ｓｉ３Ｎ４）膜から成るパッシベーション膜１１２とを備えている。そして、ＴＦＴ形成工程の最後に、３００〜４５０℃で熱処理して、水素供給層としてのパッシベーション膜１１２内の水素を、多結晶シリコン薄膜１０２とゲート絶縁膜１０６との界面のダングリングボンドに拡散させて水素化を行うようにしている。
【０００９】
しかしながら、図９に示された従来のＴＦＴ１００は、水素供給層としてのパッシベーション膜１１２と、水素を拡散すべき多結晶シリコン薄膜１０２とゲート絶縁膜１０６との界面との距離が１μｍ程度離れているので、水素の拡散距離が長くなっている。したがって、水素化を十分に行うには熱処理に時間がかかるので、ＴＦＴに熱的な悪影響を与えるおそれがあり、特に大きいサイズのＴＦＴを製造する場合にはその傾向が大きくなる。
【００１０】
このような観点から、水素の拡散距離を短くすることにより水素化が十分に行われるように構成したＴＦＴ（第２の従来例）が、特許文献１の他の例として開示されている。同ＴＦＴ１２０は、図１０に示すように、絶縁基板１０１上に形成された下層多結晶シリコン薄膜１２１と、下層多結晶シリコン薄膜１２１上に形成された水素を多く含む窒化シリコン膜から成る水素供給層１２２と、水素供給層１２２を封じ込めるように水素供給層１２２上に形成された活性層としての上層多結晶シリコン薄膜１２３とを含むように構成されている。なお、図１０において、図９の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【００１１】
上述したような第２の従来例のＴＦＴ１２０の構成によれば、水素供給層１２２は活性層としての上層多結晶シリコン薄膜１２３の直下の位置に形成されているので、水素供給層１２２と、水素を拡散すべき上層多結晶シリコン薄膜１２３とゲート絶縁膜１０６との界面との距離が接近しているため、水素の拡散距離を短くすることができる。したがって、熱処理に時間をかけることなく水素化を十分に行うことができるようになる。
【００１２】
次に、図１１を参照して、第２の従来例のＴＦＴ１２０の製造方法の主要工程を工程順に説明する。
まず、図１１（ａ）に示すように、絶縁基板１０１上にＰ−ＣＶＤ法によりアモルファスシリコン薄膜を成膜した後、例えばエキシマレーザ光のようなレーザビームをアモルファスシリコン薄膜に照射することにより結晶化して、下層多結晶シリコン薄膜１２１に変化させる。次に、図１１（ｂ）に示すように、Ｐ−ＣＶＤ法により下層多結晶シリコン薄膜１２１上に水素を多く含む窒化シリコン膜から成る水素供給層１２２を形成する。次に、図１１（ｃ）に示すように、フォトリソグラフィ法により水素供給層１２２を所望の形状にパターニングする。
【００１３】
次に、図１１（ｄ）に示すように、水素供給層１２２を含む全面に、下層多結晶シリコン薄膜１２１の形成方法と同じ方法で、上層多結晶シリコン薄膜１２３を形成する。次に、図１１（ｅ）に示すように、フォトリソグラフィ法により下層多結晶シリコン薄膜１２１及び上層多結晶シリコン薄膜１２３を同時に所望の形状にパターニングする。
以上により、図１０に示したように、下層多結晶シリコン薄膜１２１と上層多結晶シリコン薄膜１２３との間に水素供給層１２２を封じ込めた構造を形成する。このようなＴＦＴの製造方法によれば、図１０に示すように、水素供給層１２２と、水素を拡散すべき多結晶シリコン薄膜１２３とゲート絶縁膜１０６との界面との距離を短くした、ＴＦＴを製造することができる。
【００１４】
【特許文献１参照】
特開平６−７７４８４号公報（第２−３頁、図１〜３）。
【００１５】
【発明が解決しようとする課題】
ところで、特許文献１記載の従来のＴＦＴ及びその製造方法では、水素供給層を形成するためにフォトリソグラフィ工程を増加する必要があるので、製造コストが高くなる、という問題がある。
すなわち、図１０に示した従来のＴＦＴ１２０を製造するには、図１１（ａ）〜（ｅ）に示したような製造工程により、下層多結晶シリコン薄膜１２１と上層多結晶シリコン薄膜１２３との間に水素供給層１２２を封じ込めた構造を形成しなければならないが、図１１（ｃ）に示したように、水素供給層１２２を所望の形状にパターニングして形成するためのフォトリソグラフィ工程を追加しなければならない。また、水素供給層１２２を封じ込めるために活性層となる上層多結晶シリコン薄膜１２３以外に、下層多結晶シリコン薄膜１２１を成膜しなければならず、このためのＰ−ＣＶＤ工程も余分に必要になる。したがって、工程増加に伴う歩留の低下が避けられないので、製造コストが高くなる。
【００１６】
この発明は、上述の事情に鑑みてなされたもので、フォトリソグラフィ工程を増加させることなく、水素の拡散距離を短くできる位置に水素供給層を形成することができるようにしたＴＦＴ及びその製造方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、ソース領域及びドレイン領域が形成された多結晶シリコン薄膜と、該多結晶シリコン薄膜上にゲート絶縁膜を介して形成されたゲート電極とを備える薄膜トランジスタに係り、上記ゲート絶縁膜と上記ゲート電極との間に、上記多結晶シリコン薄膜と上記ゲート絶縁膜との界面に水素を供給するための水素供給層が形成されていることを特徴としている。
【００１８】
また、請求項２記載の発明は、請求項１記載の薄膜トランジスタに係り、上記水素供給層の形状が、上記ゲート電極のそれと略同一であることを特徴としている。
【００１９】
また、請求項３記載の発明は、請求項１又は２記載の薄膜トランジスタに係り、上記ゲート絶縁膜が二酸化シリコン膜から成ることを特徴としている。
【００２０】
また、請求項４記載の発明は、ソース領域及びドレイン領域が形成された多結晶シリコン薄膜と、該多結晶シリコン薄膜上にゲート絶縁膜を介して形成されたゲート電極とを備える薄膜トランジスタの製造方法に係り、絶縁基板上に所望の形状にアイランド化された多結晶シリコン薄膜を形成する工程と、上記多結晶シリコン薄膜上にゲート絶縁膜を形成した後、該ゲート絶縁膜上にマイクロクリスタルシリコン薄膜及び金属薄膜を順次に形成する工程と、上記金属薄膜上に所望の形状の耐食性マスク層を形成した後、該耐食性マスク層を用いて上記金属薄膜をエッチングして所望の形状のゲート電極を形成する工程と、上記耐食性マスク層を用いて上記マイクロクリスタルシリコン薄膜をエッチングして上記ゲート電極と略同一形状の水素供給層を形成する工程と、上記ゲート電極を含む全面に第１の絶縁膜を形成する工程と、上記多結晶シリコン薄膜に所望の導電型の不純物を選択的に導入してソース領域及びドレイン領域を形成する工程と、３００〜４００℃で熱処理して、上記水素供給層から、上記多結晶シリコン薄膜と上記ゲート絶縁膜との界面に水素を供給する工程とを含むことを特徴としている。
【００２１】
また、請求項５記載の発明は、請求項４記載の薄膜トランジスタの製造方法に係り、上記水素を供給する工程を、水素プラズマ雰囲気下で行うことを特徴としている。
【００２２】
また、請求項６記載の発明は、請求項４又は５記載の薄膜トランジスタの製造方法に係り、上記水素を供給する工程の後に、上記第１の絶縁膜及び上記ゲート絶縁膜に上記ソース領域及び上記ドレイン領域を露出させるコンタクトホールを開孔し、該コンタクトホールを通じて上記ソース領域及び上記ドレイン領域と接続するソース電極及びドレイン電極を形成する工程と、上記ソース電極及び上記ドレイン電極を含む全面に第２の絶縁膜を形成する工程とを含むことを特徴としている。
【００２３】
また、請求項７記載の発明は、請求項４、５又は６記載の薄膜トランジスタの製造方法に係り、上記マイクロクリスタルシリコン薄膜を形成する工程以後の工程を、略４００℃以下で行うことを特徴としている。
【００２４】
また、請求項８記載の発明は、請求項４記載の薄膜トランジスタの製造方法に係り、上記水素を供給する工程を省略して、上記第１の絶縁膜を形成する工程を３００〜４００℃で行って、上記水素供給層から、上記多結晶シリコン薄膜と上記ゲート絶縁膜との界面に水素を供給することを特徴としている。
【００２５】
また、請求項９記載の発明は、請求項６記載の薄膜トランジスタの製造方法に係り、上記水素を供給する工程を省略して、上記第２の絶縁膜を形成する工程を３００〜４００℃で行って、上記水素供給層から、上記多結晶シリコン薄膜と上記ゲート絶縁膜との界面に水素を供給することを特徴としている。
【００２６】
また、請求項１０記載の発明は、請求項８又は９記載の薄膜トランジスタの製造方法に係り、上記水素を供給するための上記第１の絶縁膜を形成する工程あるいは上記第２の絶縁膜を形成する工程に、水素プラズマ雰囲気のステップを含むことを特徴としている。
【００２７】
また、請求項１１記載の発明は、請求項７記載の薄膜トランジスタの製造方法に係り、上記水素を供給する工程を省略して、上記マイクロクリスタルシリコン薄膜を形成する工程以後のいずれかの工程を３００〜４００℃で行って、上記水素供給層から、上記多結晶シリコン薄膜と上記ゲート絶縁膜との界面に水素を供給することを特徴としている。
【００２８】
また、請求項１２記載の発明は、請求項１乃至１１のいずれか１に記載の薄膜トランジスタの製造方法に係り、上記ゲート絶縁膜として、二酸化シリコン膜を用いることを特徴としている。
【００２９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例であるＴＦＴの構成を示す断面図、図２〜図５同ＴＦＴの製造方法を工程順に示す工程図である。
この例のＴＦＴ１０は、図１に示すように、例えばＯＡ２基板（日本電気硝子社の商品名）から成る絶縁基板１と、絶縁基板１上に膜厚が８０〜１２０ｎｍの二酸化シリコン膜から成る下地絶縁膜２を介して形成された膜厚が７０〜８０ｎｍの多結晶シリコン薄膜３と、多結晶シリコン薄膜３の両端領域にそれぞれ形成されたＮ型ソース領域４及びドレイン領域５と、両領域４、５間に形成されたチャネル領域６と、多結晶シリコン薄膜３上に形成された膜厚が３５〜４５ｎｍの二酸化シリコン膜から成るゲート絶縁膜７と、ゲート絶縁膜７上に形成された膜厚が６０〜８０ｎｍのマイクロクリスタルシリコン薄膜から成る水素供給層８と、水素供給層８上に形成された膜厚が８０〜１２０ｎｍのタングステンシリサイド薄膜から成るゲート電極９とを備えている。
【００３０】
さらに、同ＴＦＴ１０は、図１に示すように、ゲート電極９を含む全面に形成された膜厚が２８０〜３２０ｎｍの窒化シリコン膜から成る層間絶縁膜（第１の層間絶縁膜）１１と、層間絶縁膜１１及びゲート絶縁膜７に開孔されたコンタクトホール１２Ａ、１２Ｂを通じてそれぞれソース領域４及びドレイン領域５と接続するように形成された膜厚が３７０〜４３０ｎｍのアルミニウム膜から成るソース電極１３及びドレイン電極１４と、ソース電極１３及びドレイン電極１４を含む全面に形成された、膜厚が２５０〜２８０ｎｍの窒化シリコン膜から成るパッシベーション膜（第２の絶縁膜）１５とを備えている。
【００３１】
上述したような、この例のＴＦＴ１０の構成によれば、水素化を行うための水素供給層８は、ゲート絶縁膜７とゲート電極９との間の位置に形成されているので、水素供給層８と、水素を拡散すべき多結晶シリコン薄膜３とゲート絶縁膜７との界面との距離は短くなる。したがって、水素化時に、水素の拡散距離が短くなるため熱処理に時間をかけることなく水素化を十分に行うことができるようになる。この結果、多結晶シリコンの結晶粒界のトラップ密度が減少するので、多結晶シリコンのキャリア移動度の低下が防止され、また閾値電圧が減少するようになるため、トランジスタの特性が向上するようになる。
【００３２】
次に、図２〜図５を参照して、この例のＴＦＴ１０の製造方法を工程順に説明する。
まず、図２（ａ）に示すように、例えばＯＡ２基板（日本電気硝子社の商品名）から成る絶縁基板１を用意して、反応ガスとしてＳｉＨ４（モノシラン）とＮ２Ｏ（酸化窒素）とを用いてＰ−ＣＶＤ法により、絶縁基板１上に膜厚が８０〜１２０ｎｍの二酸化シリコン膜から成る下地絶縁膜２を成膜する。次に、反応ガスとしてＳｉ２Ｈ６（ジシラン）を用いて減圧ＣＶＤ法により、下地絶縁膜２上に膜厚が７０〜８０ｎｍのアモルファスシリコン薄膜１６を成膜する。
【００３３】
次に、エキシマレーザ光のようなレーザビームをアモルファスシリコン薄膜１６に照射することにより結晶化して、図２（ｂ）に示すように、アモルファスシリコン薄膜１６を多結晶シリコン薄膜３に変化させる。
【００３４】
次に、図２（ｃ）に示すように、フォトリソグラフィ法により、多結晶シリコン薄膜３上に所望の形状のレジストマスク層（耐食性マスク層）１７を形成した後、このレジストマスク層１７を用いエッチングガスとしてＣＦ４（四弗化炭素）とＯ２（酸素）とを用いてドライエッチングを行って、多結晶シリコン薄膜３を選択的にエッチングして所望の形状にアイランド化する。
【００３５】
次に、図３（ｄ）に示すように、反応ガスとしてＳｉＨ４とＯ２とを用いて減圧ＣＶＤ法により、アイランド化された多結晶シリコン薄膜３を含む全面に、膜厚が３５〜４５ｎｍの二酸化シリコン膜から成るゲート絶縁膜７を形成する。次に、反応ガスとしてＳｉＨ４とＰＨ３（フォスフィン）とＨ２（水素）とを用いてＰ−ＣＶＤ法により、ゲート絶縁膜７上に水素供給層となる膜厚が６０〜８０ｎｍのマイクロクリスタルシリコン薄膜１８を成膜する。このマイクロクリスタルシリコン薄膜１８は、アモルファスと多結晶との中間の相を有して、水素を多く含んでいる。次に、スパッタ法により、マイクロクリスタルシリコン薄膜１８上に膜厚が８０〜１２０ｎｍのタングステンシリサイド薄膜（金属薄膜）１９を成膜する。
【００３６】
次に、図３（ｅ）に示すように、フォトリソグラフィ法により、タングステンシリサイド薄膜１９上に所望の形状のレジストマスク層（耐食性マスク層）２０を形成した後、このレジストマスク層２０を用いエッチングガスとしてＣＦ４とＯ２とを用いてドライエッチングを行って、タングステンシリサイド薄膜１９を選択的にエッチングして所望の形状のゲート電極９を形成する。このゲート電極９の形成時、上述した組成のエッチングガスを用いることにより、タングステンシリサイド薄膜１９を高エッチレートでエッチングすることができる。
【００３７】
次に、図３（ｆ）に示すように、レジストマスク２０をそのまま用い、エッチングガスとしてＳＦ６（六弗化硫黄）とＣｌ２（塩素）とＨ２とを用いてドライエッチングを行って、マイクロクリスタルシリコン薄膜１８を選択的にエッチングしてゲート電極９と略同一形状の水素供給層８を形成する。この水素供給層８の形成時、マイクロクリスタルシリコン薄膜１８をドライエッチングするために用いるエッチングガスは、マイクロクリスタルシリコン薄膜１８とこの直下のゲート絶縁膜７を構成している二酸化シリコン膜との間で高い選択比を有する組成のものを用いる必要があるが、上述した組成のエッチングガスを用いることにより、略２０以上の高い選択比を得ることができるので、マイクロクリスタルシリコン薄膜１８のみを選択的にエッチングすることができる。しかも、上述した組成のエッチングガスは残渣タングステンシリサイドの除去能力にも優れている。なお、上述したようなゲート電極９及び水素供給層８を形成するためのドライエッチングは、上述したようなそれぞれのエッチングガスを途中で切り替えることにより同一真空装置を用いて行うことができるので、スループットを高める上で有利となる。
【００３８】
すなわち、この例のＴＦＴの製造方法では、上述したようにレジストマスク層２０を共通に用いることにより、タングステンシリサイド薄膜１９を選択的にエッチングしてゲート電極９を形成し、続いてマイクロクリスタルシリコン薄膜１８を選択的にエッチングして水素供給層８を形成するので、水素供給層８を形成するためのフォトリソグラフィ工程は不要になる。したがって、フォトリソグラフィ工程を増加することなく水素供給層８を形成することができる。
【００３９】
次に、図４（ｇ）に示すように、反応ガスとしてＳｉＨ４とＮＨ３（アンモニア）とＨ２とを用いてＰ−ＣＶＤ法により、ゲート電極９を含む全面に、膜厚が２８０〜３２０ｎｍの窒化シリコン膜から成る層間絶縁膜１１を形成する。
【００４０】
次に、図４（ｈ）に示すように、不純物源としてＰＨ３を用いてイオンドーピング法により、ゲート電極９をマスクとした自己整合（セルフアライン）により多結晶シリコン薄膜３の両端領域に層間絶縁膜１１及びゲート絶縁膜７を介してＰ（燐）を選択的に導入する。続いて、その両端領域にエキシマレーザ光を照射して略４００℃でアニールして不純物（Ｐ）を活性化することにより、Ｎ型ソース領域４及びドレイン領域５を形成する。
【００４１】
次に、図４（ｉ）に示すように、プラズマＣＶＤ装置を用いて、絶縁基板１を水素プラズマ雰囲気下で、略４００℃で熱処理して水素化を行う。すなわち、上述の熱処理により、水素供給層８から水素を脱離させて、多結晶シリコン薄膜３とゲート絶縁膜７である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。この水素化時、上述のように水素プラズマ雰囲気下で熱処理を行うことにより、水素供給層８からだけでなくプラズマ雰囲気からも水素を拡散させることができるので、水素化の効率を向上させることができる。ここで、上述の熱処理は４００℃に限らず３００℃まで下げても水素の拡散効率を上げることができる。また、図３（ｄ）で水素供給層８となるマイクロクリスタルシリコン薄膜１８を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略４００℃以下で実施することが望ましい。
【００４２】
次に、図５（ｊ）に示すように、フォトリソグラフィ法により、層間絶縁膜１１上に所望の形状のレジストマスク層（図示せず）を形成した後、このレジストマスクを用いエッチングガスとしてＣＦ４とＨ２とを用いてドライエッチングを行って、層間絶縁膜１１及びゲート絶縁膜７を選択的にエッチングして、ソース領域４及びドレイン領域５を露出させるコンタクトホール１２Ａ、１２Ｂを開孔する。
【００４３】
次に、図５（ｋ）に示すように、スパッタ法により、コンタクトホール１２Ａ、１２Ｂを含む全面に膜厚が３７０〜４３０ｎｍのアルミニウム膜を成膜した後、アルミニウムを所望の形状にパターニングすることにより、コンタクトホール１２Ａを通じてソース領域４と接続するソース電極１３と同時に、コンタクトホール１２Ｂを通じてソース領域５と接続するドレイン電極１４を形成する。
【００４４】
次に、図５（ｌ）に示すように、反応ガスとしてＳｉＨ４とＮＨ３とＨ２とを用いてＰ−ＣＶＤ法により、ソース電極１３及びドレイン電極１４を含む全面に、膜厚が２５０〜２８０ｎｍの窒化シリコン膜から成るパッシベーション１５を形成することにより、この例のＴＦＴ１０を完成させる。
【００４５】
上述したようなこの例のＴＦＴの製造方法によれば、図３（ｄ）〜（ｆ）の工程で示したように、活性層としてのアイランド化された多結晶シリコン薄膜３上に二酸化シリコン膜から成るゲート絶縁膜７を形成した後、このゲート絶縁膜７上にマイクロクリスタルシリコン薄膜１８及びタングステンシリサイド薄膜１９を順次に成膜し、このタングステンシリサイド薄膜１９上に形成した所望の形状のレジストマスク層２０を共通に用いて、タングステンシリサイド薄膜１９及びマイクロクリスタルシリコン薄膜１８を順次に選択的にエッチングしてゲート電極９及び水素供給層８を形成するので、水素供給層８を形成するためのフォトリソグラフィ工程は不要になる。また、図１１（ａ）〜（ｅ）の従来の工程で示したように、下層多結晶シリコン薄膜１２１に相当した多結晶シリコン薄膜及びこの多結晶シリコン薄膜を形成するためのＰ−ＣＶＤ工程も不要になる。したがって、工程増加に伴う歩留の低下が避けられるので、製造コストを低くすることができる。
【００４６】
また、この例のＴＦＴの製造方法によれば、絶縁基板１を水素プラズマ雰囲気下で、３００〜４００℃で熱処理することにより、水素供給層８からだけでなくプラズマ雰囲気からも水素をダングリングボンドに拡散させることができるので、水素化の効率を向上させることができる。
【００４７】
このように、この例のＴＦＴ１０の構成によれば、ゲート絶縁膜７とゲート電極９との間の位置に、多結晶シリコン薄膜３とゲート絶縁膜７との界面に水素を拡散するための水素供給層８が形成されているので、水素化時の水素の拡散距離が短くなる。
また、この例のＴＦＴの製造方法の構成によれば、活性層としてのアイランド化された多結晶シリコン薄膜３上に二酸化シリコン膜から成るゲート絶縁膜７を形成した後、このゲート絶縁膜７上にマイクロクリスタルシリコン薄膜１８及びタングステンシリサイド薄膜１９を順次に成膜し、このタングステンシリサイド薄膜１９上に形成した所望の形状のレジストマスク層２０を共通に用いて、タングステンシリサイド薄膜１９及びマイクロクリスタルシリコン薄膜１８を順次に選択的にエッチングしてゲート電極９及び水素供給層８を形成するので、水素供給層８を形成するためのフォトリソグラフィ工程は不要になり、製造コストを下げることができる。
したがって、フォトリソグラフィ工程を増加させることなく、水素の拡散距離を短くできる位置に水素供給層を形成することができる。
【００４８】
◇第２実施例
図６は、この発明の第２実施例であるＴＦＴの製造方法の主要工程を示す工程図である。この第２実施例のＴＦＴの製造方法の構成が、上述の第１実施例のそれと大きく異なるところは、水素プラズマ雰囲気下でなく水素供給層からの水素の拡散のみで水素化を行うようにした点である。
この例のＴＦＴの製造方法は、第１実施例におけるように図４（ｈ）の工程で多結晶シリコン薄膜３にＮ型ソース領域４及びドレイン領域５を形成した後、図４（ｉ）の工程でプラズマＣＶＤ装置を用いて、絶縁基板１を水素プラズマ雰囲気下で熱処理して水素化を行うのではなく、通常の加熱装置を用いて、図６に示すように、絶縁基板１を略４００℃で熱処理して水素化を行う。この熱処理により、水素供給層８から水素を脱離させて、多結晶シリコン薄膜３とゲート絶縁膜７である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。ここで、水素の拡散効率を上げるために、上述の熱処理は４００℃〜３００℃の温度範囲で行うことが望ましい。また、図３（ｄ）で水素供給層８となるマイクロクリスタルシリコン薄膜１８を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略４００℃以下で実施することが必要である。
【００４９】
上述したようなこの例のＴＦＴの製造方法によれば、水素化を水素プラズマ雰囲気下でなく水素供給層８からの水素の拡散のみで行うようにしたので、プラズマＣＶＤ装置を用いることなく、通常の加熱装置を用いるだけで水素化を行うことができるため、水素化を簡単に行うことができる。なお、水素化以後は、第１実施例と略同様に図５（ｊ）以後の工程を繰り返えせばよい。
【００５０】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、プラズマＣＶＤ装置を不要にしたので水素化を簡単に行うことができる。
【００５１】
◇第３実施例
図７は、この発明の第３実施例であるＴＦＴの製造方法の主要工程を示す工程図である。この第３実施例のＴＦＴの製造方法の構成が、上述の第１実施例のそれと大きく異なるところは、層間絶縁膜（第１の絶縁膜）の形成工程を兼ねて水素化を行うようにした点である。
この例のＴＦＴの製造方法は、第１実施例におけるように図４（ｈ）の工程で多結晶シリコン薄膜３にＮ型ソース領域４及びドレイン領域５を形成した後、図４（ｉ）の工程で熱処理して水素化を行うのではなく、図７に示すように、第１実施例の図４（ｇ）の層間絶縁膜１１の形成工程と兼ねて、絶縁基板１を略４００℃で熱処理して水素化を行う。この熱処理により、層間絶縁膜１１を形成すると同時に水素供給層８から水素を脱離させて、多結晶シリコン薄膜３とゲート絶縁膜７である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。
【００５２】
ここで、水素の拡散効率を上げるために、上述の熱処理は４００℃〜３００℃の温度範囲で行うことが望ましい。また、図３（ｄ）で水素供給層８となるマイクロクリスタルシリコン薄膜１８を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略４００℃以下で実施することが必要である。また、第１実施例で示したように、層間絶縁膜１１の形成工程と同時に行う水素化を、水素プラズマ雰囲気下で行うようにすれば、水素化の効率を向上させることができる。
【００５３】
上述したようなこの例のＴＦＴの製造方法によれば、水素化を層間絶縁膜１１の形成工程と兼ねて行うようにしたので、独立した水素化工程を省略できるため、水素化を簡単に行うことができる。なお、水素化以後は、第１実施例において図４（ｈ）以後の工程を繰り返えせばよい。
【００５４】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、独立した水素化工程を省略したので水素化を簡単に行うことができる。
【００５５】
◇第４実施例
図８は、この発明の第４実施例であるＴＦＴの製造方法の主要工程を示す工程図である。この第４実施例のＴＦＴの製造方法の構成が、上述の第１実施例のそれと大きく異なるところは、パッシベーション膜（第２の絶縁膜）の形成工程を兼ねて水素化を行うようにした点である。
この例のＴＦＴの製造方法は、第１実施例におけるように図４（ｈ）の工程で多結晶シリコン薄膜３にＮ型ソース領域４及びドレイン領域５を形成した後、図４（ｉ）の工程で熱処理して水素を行うのではなく、図８に示すように、第１実施例の図５（ｌ）のパッシベーション膜１５の形成工程と兼ねて、絶縁基板１を略４００℃で熱処理して水素化を行う。この熱処理により、パッシベーション膜１５を形成すると同時に水素供給層８から水素を脱離させて、多結晶シリコン薄膜３とゲート絶縁膜７である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。
【００５６】
ここで、水素の拡散効率を上げるために、上述の熱処理は４００℃〜３００℃の温度範囲で行うことが望ましい。また、図３（ｄ）で水素供給層８となるマイクロクリスタルシリコン薄膜１８を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略４００℃以下で実施することが必要である。また、第１実施例で示したように、パッシベーション膜１５の形成工程と同時に行う水素化を、水素プラズマ雰囲気下で行うようにすれば、水素化の効率を向上させることができる。
【００５７】
上述したようなこの例のＴＦＴの製造方法によれば、水素化をパッシベーション膜１５の形成工程と兼ねて行うようにしたので、独立した水素化工程を省略できるため、水素化を簡単に行うことができる。
【００５８】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、独立した水素化工程を省略したので水素化を簡単に行うことができる。
【００５９】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば実施例では下地絶縁膜、多結晶シリコン薄膜、ゲート絶縁膜、水素供給層、ゲート電極、層間絶縁膜、ソース電極、ドレイン電極、パッシベーション膜等の各種絶縁膜、導電膜の膜厚、成膜方法等の条件は一例を示したものであり、目的、用途等に応じて任意に変更することができる。また、層間絶縁膜あるいはパッシベーション膜としては窒化シリコン膜を用いる例で説明したが、これに限らずに二酸化シリコン膜を用いるようにすることもでき、さらに窒化シリコン膜と二酸化シリコン膜との積層膜等の他の種類の絶縁膜を用いることができる。また、ソース電極及びドレイン電極としてはアルミニウムを用いる例で説明したが、アルミニウムを主成分とするアルミニウム合金、あるいは銅又は銅を主成分とする銅合金等の他の導電材料を用いることができる。また、多結晶シリコン薄膜に形成するソース領域及びドレイン領域の導電型は、Ｎ型に限らずにＰ型に選ぶことができる。
【００６０】
【発明の効果】
以上説明したように、この発明の薄膜トランジスタの構成によれば、ゲート絶縁膜とゲート電極との間の位置に、多結晶シリコン薄膜とゲート絶縁膜との界面に水素を拡散するための水素供給層が形成されているので、水素化時の水素の拡散距離が短くなる。
また、この発明の薄膜トランジスタの製造方法の構成によれば、活性層としての多結晶シリコン薄膜上にゲート絶縁膜を形成した後、このゲート絶縁膜上にマイクロクリスタルシリコン薄膜及び金属薄膜を順次に成膜し、このタングステンシリサイド薄膜上に形成したレジストマスク層を共通に用いて、タングステンシリサイド薄膜及び金属薄膜を順次に選択的にエッチングしてゲート電極及び水素供給層を形成するので、水素供給層を形成するためのフォトリソグラフィ工程は不要になる。
したがって、フォトリソグラフィ工程を増加させることなく、水素の拡散距離を短くできる位置に水素供給層を形成することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である薄膜トランジスタの構成を示す断面図である。
【図２】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図３】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図４】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図５】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図６】この発明の第２実施例である薄膜トランジスタの製造方法の主要工程を示す工程図である。
【図７】この発明の第３実施例である薄膜トランジスタの製造方法の主要工程を示す工程図である。
【図８】この発明の第４実施例である薄膜トランジスタの製造方法の主要工程を示す工程図である。
【図９】従来の薄膜トランジスタ（第１の従来例）の構成を示す断面図である。
【図１０】従来の薄膜トランジスタ（第２の従来例）の構成を示す断面図である。
【図１１】同薄膜トランジスタ（第２の従来例）の製造方法の主要工程を示す工程図である。
【符号の説明】
１ 絶縁基板
２ 下地絶縁膜
３ 多結晶シリコン薄膜（活性層）
４ ソース領域
５ ドレイン領域
６ チャネル領域
７ ゲート絶縁膜
８ 水素供給層
９ ゲート電極
１０ ＴＦＴ（薄膜トランジスタ）
１１ 層間絶縁膜（第１の絶縁膜）
１２Ａ、１２Ｂ コンタクトホール
１３ ソース電極
１４ ドレイン電極
１５ パッシベーション膜（第２の絶縁膜）
１６ アモルファスシリコン薄膜
１７、２０ レジストマスク層（耐食性マスク層）
１８ マイクロクリスタルシリコン薄膜
１９ タングステンシリサイド薄膜（金属薄膜）
【発明の属する技術分野】
この発明は、薄膜トランジスタ及びその製造方法に係り、詳しくは、絶縁基板上に形成された多結晶半導体薄膜を活性層として用いる薄膜トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（大規模集積回路）で代表される半導体装置を製造する半導体材料として、シリコンが広く用いられている。ここで、非結晶（アモルファス）シリコン、あるいは多結晶シリコンのような単結晶シリコン以外のシリコン薄膜を活性層として用いる薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ：ＬＣＤ）や密着型イメージセンサ等に使用されている。例えばＬＣＤでは、マトリクス状に配置された液晶画素にはそれぞれ画素用ＴＦＴが接続されて、アクティブマトリクス型のＬＣＤが構成されている。このＴＦＴは、ガラス基板のような透明性絶縁基板（以下、単に絶縁基板と称する）上に単結晶シリコンよりも低い温度で成膜したアモルファスシリコン薄膜、あるいは多結晶シリコン薄膜を活性層として用いて、イオンドーピングにより不純物を導入してソース領域及びドレイン領域を形成するようにしたＭＯＳ型（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｙｐｅ）構造を有している。
【０００３】
上述したようにアモルファスシリコン薄膜は比較的低い温度で成膜が可能なので、絶縁基板として耐熱性の低い安価なガラス基板を用いてＴＦＴを製造できるため、量産性に優れているという利点があり、上述したようなＬＣＤ等に広く適用されている。しかしながら、アモルファスシリコン薄膜は結晶性がないため結晶粒子が小さいのでキャリア移動度が低く、ＬＣＤの駆動回路に用いる駆動用ＴＦＴを上記画素用ＴＦＴの製造と同時にアモルファスシリコン薄膜を用いて製造すると、駆動回路の駆動能力及び動作速度が低下するので好ましくない。このため、アモルファスシリコン薄膜を画素用ＴＦＴとして用いるＬＣＤでは、駆動回路の駆動用ＴＦＴを外付け部品により構成している場合が多い。ここで、最近のＬＣＤは用途の多様化により薄型化及び小型化の要求が高まっており、これに伴って絶縁基板上でＬＣＤと駆動回路との接続ピッチが狭小化してきているが、上述のように駆動回路を外付け部品により構成していると狭小化に制約を受けるので、ＬＣＤを大画面で高精細に実現するのが困難になる。
【０００４】
一方、アモルファスシリコン薄膜に代えて多結晶シリコン薄膜を用いたＴＦＴでは、多結晶シリコン薄膜はある程度結晶性があるため、アモルファスシリコン薄膜より結晶粒子が大きいのでキャリア移動度がそれより大きい。したがって、多結晶シリコン薄膜を画素用ＴＦＴとして用いるＬＣＤでは、画素用ＴＦＴの製造と同時に駆動用ＴＦＴを多結晶シリコン薄膜を用いて製造することにより、駆動回路の駆動能力及び動作速度を向上させることができる。しかも、絶縁基板上に両ＦＥＴを一体に形成できるため、ＬＣＤと駆動回路との接続ピッチの狭小化を図ることができるので、ＬＣＤの薄型化及び小型化の要求も満足させることができる。それゆえ、多結晶シリコン薄膜を用いたＴＦＴが好んで採用される傾向にある。
【０００５】
上述したような多結晶シリコン薄膜を形成するには、一般に、絶縁基板上に予めアモルファスシリコン薄膜をＰ（Ｐｌａｓｍａ：プラズマ）−ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学的気相成長）法等により成膜した後、このアモルファスシリコン薄膜をレーザアニール法等で熱処理することにより結晶化して、多結晶シリコン薄膜に変化させることが行われている。ところで、このようにして形成した多結晶シリコン薄膜を用いてソース領域及びドレイン領域を形成した後、二酸化シリコン膜（ＳｉＯ２）膜から成るゲート絶縁膜を介してゲート電極を形成してＴＦＴを製造すると、活性層としての多結晶シリコン薄膜とゲート絶縁膜である二酸化シリコン膜との界面に、ダングリングボンド（Ｄａｎｇｌｉｎｇ ｂｏｎｄ：未結合手）と称する多結晶シリコンの未結合手が形成されることが従来から知られている。そして、このダングリングボンドは、多結晶シリコンの結晶粒界のトラップ密度を増加させるように作用するので、多結晶シリコンのキャリア移動度が低下するようになり、また閾値電圧の増加等が生ずるため、トランジスタの特性が低下するという不都合が生ずる。
【０００６】
それゆえ、従来から、ダングリングボンドに水素を供給して拡散させることにより、多結晶シリコンの未結合手を水素で埋めて終端化させるようにした、いわゆるダングリングボンドの水素化が行われている。この水素化は、ＴＦＴの一部に予め水素を含んだ水素供給層を形成してから熱処理を行うことにより、あるいは水素含有雰囲気下で熱処理を行うことにより、水素をダングリングボンドに拡散させることが行われている。
【０００７】
上述したような水素化を行うための水素供給層を形成したＴＦＴ（第１の従来例）が開示されている。（例えば、特許文献１参照。）。同ＴＦＴ１００は、図９に示すように、ガラス基板から成る絶縁基板１０１と、絶縁基板１０１上に形成された多結晶シリコン薄膜１０２と、多結晶シリコン薄膜１０２の両端領域にそれぞれ形成されたソース領域１０３及びドレイン領域１０４と、両領域１０３、１０４間に形成されたチャネル領域１０５と、多結晶シリコン領域１０２上に形成された二酸化シリコン膜から成るゲート絶縁膜１０６と、ゲート絶縁膜１０６上に形成されたゲート電極１０７とを備えている。
【０００８】
さらに、同ＴＦＴ１００は、図９に示すように、ゲート電極１０７を含む全面に形成された二酸化シリコン膜から成る層間絶縁膜１０８と、層間絶縁膜１０８に開孔されたコンタクトホール１０９Ａ、１０９Ｂを通じてそれぞれソース領域１０３及びドレイン領域１０４と接続するように形成されたアルミニウム膜から成るソース電極１１０及びドレイン電極１１１と、ソース電極１１０及びドレイン電極１１１を含む全面に形成された水素を多く含む窒化シリコン（Ｓｉ３Ｎ４）膜から成るパッシベーション膜１１２とを備えている。そして、ＴＦＴ形成工程の最後に、３００〜４５０℃で熱処理して、水素供給層としてのパッシベーション膜１１２内の水素を、多結晶シリコン薄膜１０２とゲート絶縁膜１０６との界面のダングリングボンドに拡散させて水素化を行うようにしている。
【０００９】
しかしながら、図９に示された従来のＴＦＴ１００は、水素供給層としてのパッシベーション膜１１２と、水素を拡散すべき多結晶シリコン薄膜１０２とゲート絶縁膜１０６との界面との距離が１μｍ程度離れているので、水素の拡散距離が長くなっている。したがって、水素化を十分に行うには熱処理に時間がかかるので、ＴＦＴに熱的な悪影響を与えるおそれがあり、特に大きいサイズのＴＦＴを製造する場合にはその傾向が大きくなる。
【００１０】
このような観点から、水素の拡散距離を短くすることにより水素化が十分に行われるように構成したＴＦＴ（第２の従来例）が、特許文献１の他の例として開示されている。同ＴＦＴ１２０は、図１０に示すように、絶縁基板１０１上に形成された下層多結晶シリコン薄膜１２１と、下層多結晶シリコン薄膜１２１上に形成された水素を多く含む窒化シリコン膜から成る水素供給層１２２と、水素供給層１２２を封じ込めるように水素供給層１２２上に形成された活性層としての上層多結晶シリコン薄膜１２３とを含むように構成されている。なお、図１０において、図９の構成部分と対応する各部には、同一の番号を付してその説明を省略する。
【００１１】
上述したような第２の従来例のＴＦＴ１２０の構成によれば、水素供給層１２２は活性層としての上層多結晶シリコン薄膜１２３の直下の位置に形成されているので、水素供給層１２２と、水素を拡散すべき上層多結晶シリコン薄膜１２３とゲート絶縁膜１０６との界面との距離が接近しているため、水素の拡散距離を短くすることができる。したがって、熱処理に時間をかけることなく水素化を十分に行うことができるようになる。
【００１２】
次に、図１１を参照して、第２の従来例のＴＦＴ１２０の製造方法の主要工程を工程順に説明する。
まず、図１１（ａ）に示すように、絶縁基板１０１上にＰ−ＣＶＤ法によりアモルファスシリコン薄膜を成膜した後、例えばエキシマレーザ光のようなレーザビームをアモルファスシリコン薄膜に照射することにより結晶化して、下層多結晶シリコン薄膜１２１に変化させる。次に、図１１（ｂ）に示すように、Ｐ−ＣＶＤ法により下層多結晶シリコン薄膜１２１上に水素を多く含む窒化シリコン膜から成る水素供給層１２２を形成する。次に、図１１（ｃ）に示すように、フォトリソグラフィ法により水素供給層１２２を所望の形状にパターニングする。
【００１３】
次に、図１１（ｄ）に示すように、水素供給層１２２を含む全面に、下層多結晶シリコン薄膜１２１の形成方法と同じ方法で、上層多結晶シリコン薄膜１２３を形成する。次に、図１１（ｅ）に示すように、フォトリソグラフィ法により下層多結晶シリコン薄膜１２１及び上層多結晶シリコン薄膜１２３を同時に所望の形状にパターニングする。
以上により、図１０に示したように、下層多結晶シリコン薄膜１２１と上層多結晶シリコン薄膜１２３との間に水素供給層１２２を封じ込めた構造を形成する。このようなＴＦＴの製造方法によれば、図１０に示すように、水素供給層１２２と、水素を拡散すべき多結晶シリコン薄膜１２３とゲート絶縁膜１０６との界面との距離を短くした、ＴＦＴを製造することができる。
【００１４】
【特許文献１参照】
特開平６−７７４８４号公報（第２−３頁、図１〜３）。
【００１５】
【発明が解決しようとする課題】
ところで、特許文献１記載の従来のＴＦＴ及びその製造方法では、水素供給層を形成するためにフォトリソグラフィ工程を増加する必要があるので、製造コストが高くなる、という問題がある。
すなわち、図１０に示した従来のＴＦＴ１２０を製造するには、図１１（ａ）〜（ｅ）に示したような製造工程により、下層多結晶シリコン薄膜１２１と上層多結晶シリコン薄膜１２３との間に水素供給層１２２を封じ込めた構造を形成しなければならないが、図１１（ｃ）に示したように、水素供給層１２２を所望の形状にパターニングして形成するためのフォトリソグラフィ工程を追加しなければならない。また、水素供給層１２２を封じ込めるために活性層となる上層多結晶シリコン薄膜１２３以外に、下層多結晶シリコン薄膜１２１を成膜しなければならず、このためのＰ−ＣＶＤ工程も余分に必要になる。したがって、工程増加に伴う歩留の低下が避けられないので、製造コストが高くなる。
【００１６】
この発明は、上述の事情に鑑みてなされたもので、フォトリソグラフィ工程を増加させることなく、水素の拡散距離を短くできる位置に水素供給層を形成することができるようにしたＴＦＴ及びその製造方法を提供することを目的としている。
【００１７】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、ソース領域及びドレイン領域が形成された多結晶シリコン薄膜と、該多結晶シリコン薄膜上にゲート絶縁膜を介して形成されたゲート電極とを備える薄膜トランジスタに係り、上記ゲート絶縁膜と上記ゲート電極との間に、上記多結晶シリコン薄膜と上記ゲート絶縁膜との界面に水素を供給するための水素供給層が形成されていることを特徴としている。
【００１８】
また、請求項２記載の発明は、請求項１記載の薄膜トランジスタに係り、上記水素供給層の形状が、上記ゲート電極のそれと略同一であることを特徴としている。
【００１９】
また、請求項３記載の発明は、請求項１又は２記載の薄膜トランジスタに係り、上記ゲート絶縁膜が二酸化シリコン膜から成ることを特徴としている。
【００２０】
また、請求項４記載の発明は、ソース領域及びドレイン領域が形成された多結晶シリコン薄膜と、該多結晶シリコン薄膜上にゲート絶縁膜を介して形成されたゲート電極とを備える薄膜トランジスタの製造方法に係り、絶縁基板上に所望の形状にアイランド化された多結晶シリコン薄膜を形成する工程と、上記多結晶シリコン薄膜上にゲート絶縁膜を形成した後、該ゲート絶縁膜上にマイクロクリスタルシリコン薄膜及び金属薄膜を順次に形成する工程と、上記金属薄膜上に所望の形状の耐食性マスク層を形成した後、該耐食性マスク層を用いて上記金属薄膜をエッチングして所望の形状のゲート電極を形成する工程と、上記耐食性マスク層を用いて上記マイクロクリスタルシリコン薄膜をエッチングして上記ゲート電極と略同一形状の水素供給層を形成する工程と、上記ゲート電極を含む全面に第１の絶縁膜を形成する工程と、上記多結晶シリコン薄膜に所望の導電型の不純物を選択的に導入してソース領域及びドレイン領域を形成する工程と、３００〜４００℃で熱処理して、上記水素供給層から、上記多結晶シリコン薄膜と上記ゲート絶縁膜との界面に水素を供給する工程とを含むことを特徴としている。
【００２１】
また、請求項５記載の発明は、請求項４記載の薄膜トランジスタの製造方法に係り、上記水素を供給する工程を、水素プラズマ雰囲気下で行うことを特徴としている。
【００２２】
また、請求項６記載の発明は、請求項４又は５記載の薄膜トランジスタの製造方法に係り、上記水素を供給する工程の後に、上記第１の絶縁膜及び上記ゲート絶縁膜に上記ソース領域及び上記ドレイン領域を露出させるコンタクトホールを開孔し、該コンタクトホールを通じて上記ソース領域及び上記ドレイン領域と接続するソース電極及びドレイン電極を形成する工程と、上記ソース電極及び上記ドレイン電極を含む全面に第２の絶縁膜を形成する工程とを含むことを特徴としている。
【００２３】
また、請求項７記載の発明は、請求項４、５又は６記載の薄膜トランジスタの製造方法に係り、上記マイクロクリスタルシリコン薄膜を形成する工程以後の工程を、略４００℃以下で行うことを特徴としている。
【００２４】
また、請求項８記載の発明は、請求項４記載の薄膜トランジスタの製造方法に係り、上記水素を供給する工程を省略して、上記第１の絶縁膜を形成する工程を３００〜４００℃で行って、上記水素供給層から、上記多結晶シリコン薄膜と上記ゲート絶縁膜との界面に水素を供給することを特徴としている。
【００２５】
また、請求項９記載の発明は、請求項６記載の薄膜トランジスタの製造方法に係り、上記水素を供給する工程を省略して、上記第２の絶縁膜を形成する工程を３００〜４００℃で行って、上記水素供給層から、上記多結晶シリコン薄膜と上記ゲート絶縁膜との界面に水素を供給することを特徴としている。
【００２６】
また、請求項１０記載の発明は、請求項８又は９記載の薄膜トランジスタの製造方法に係り、上記水素を供給するための上記第１の絶縁膜を形成する工程あるいは上記第２の絶縁膜を形成する工程に、水素プラズマ雰囲気のステップを含むことを特徴としている。
【００２７】
また、請求項１１記載の発明は、請求項７記載の薄膜トランジスタの製造方法に係り、上記水素を供給する工程を省略して、上記マイクロクリスタルシリコン薄膜を形成する工程以後のいずれかの工程を３００〜４００℃で行って、上記水素供給層から、上記多結晶シリコン薄膜と上記ゲート絶縁膜との界面に水素を供給することを特徴としている。
【００２８】
また、請求項１２記載の発明は、請求項１乃至１１のいずれか１に記載の薄膜トランジスタの製造方法に係り、上記ゲート絶縁膜として、二酸化シリコン膜を用いることを特徴としている。
【００２９】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。説明は実施例を用いて具体的に行う。
◇第１実施例
図１は、この発明の第１実施例であるＴＦＴの構成を示す断面図、図２〜図５同ＴＦＴの製造方法を工程順に示す工程図である。
この例のＴＦＴ１０は、図１に示すように、例えばＯＡ２基板（日本電気硝子社の商品名）から成る絶縁基板１と、絶縁基板１上に膜厚が８０〜１２０ｎｍの二酸化シリコン膜から成る下地絶縁膜２を介して形成された膜厚が７０〜８０ｎｍの多結晶シリコン薄膜３と、多結晶シリコン薄膜３の両端領域にそれぞれ形成されたＮ型ソース領域４及びドレイン領域５と、両領域４、５間に形成されたチャネル領域６と、多結晶シリコン薄膜３上に形成された膜厚が３５〜４５ｎｍの二酸化シリコン膜から成るゲート絶縁膜７と、ゲート絶縁膜７上に形成された膜厚が６０〜８０ｎｍのマイクロクリスタルシリコン薄膜から成る水素供給層８と、水素供給層８上に形成された膜厚が８０〜１２０ｎｍのタングステンシリサイド薄膜から成るゲート電極９とを備えている。
【００３０】
さらに、同ＴＦＴ１０は、図１に示すように、ゲート電極９を含む全面に形成された膜厚が２８０〜３２０ｎｍの窒化シリコン膜から成る層間絶縁膜（第１の層間絶縁膜）１１と、層間絶縁膜１１及びゲート絶縁膜７に開孔されたコンタクトホール１２Ａ、１２Ｂを通じてそれぞれソース領域４及びドレイン領域５と接続するように形成された膜厚が３７０〜４３０ｎｍのアルミニウム膜から成るソース電極１３及びドレイン電極１４と、ソース電極１３及びドレイン電極１４を含む全面に形成された、膜厚が２５０〜２８０ｎｍの窒化シリコン膜から成るパッシベーション膜（第２の絶縁膜）１５とを備えている。
【００３１】
上述したような、この例のＴＦＴ１０の構成によれば、水素化を行うための水素供給層８は、ゲート絶縁膜７とゲート電極９との間の位置に形成されているので、水素供給層８と、水素を拡散すべき多結晶シリコン薄膜３とゲート絶縁膜７との界面との距離は短くなる。したがって、水素化時に、水素の拡散距離が短くなるため熱処理に時間をかけることなく水素化を十分に行うことができるようになる。この結果、多結晶シリコンの結晶粒界のトラップ密度が減少するので、多結晶シリコンのキャリア移動度の低下が防止され、また閾値電圧が減少するようになるため、トランジスタの特性が向上するようになる。
【００３２】
次に、図２〜図５を参照して、この例のＴＦＴ１０の製造方法を工程順に説明する。
まず、図２（ａ）に示すように、例えばＯＡ２基板（日本電気硝子社の商品名）から成る絶縁基板１を用意して、反応ガスとしてＳｉＨ４（モノシラン）とＮ２Ｏ（酸化窒素）とを用いてＰ−ＣＶＤ法により、絶縁基板１上に膜厚が８０〜１２０ｎｍの二酸化シリコン膜から成る下地絶縁膜２を成膜する。次に、反応ガスとしてＳｉ２Ｈ６（ジシラン）を用いて減圧ＣＶＤ法により、下地絶縁膜２上に膜厚が７０〜８０ｎｍのアモルファスシリコン薄膜１６を成膜する。
【００３３】
次に、エキシマレーザ光のようなレーザビームをアモルファスシリコン薄膜１６に照射することにより結晶化して、図２（ｂ）に示すように、アモルファスシリコン薄膜１６を多結晶シリコン薄膜３に変化させる。
【００３４】
次に、図２（ｃ）に示すように、フォトリソグラフィ法により、多結晶シリコン薄膜３上に所望の形状のレジストマスク層（耐食性マスク層）１７を形成した後、このレジストマスク層１７を用いエッチングガスとしてＣＦ４（四弗化炭素）とＯ２（酸素）とを用いてドライエッチングを行って、多結晶シリコン薄膜３を選択的にエッチングして所望の形状にアイランド化する。
【００３５】
次に、図３（ｄ）に示すように、反応ガスとしてＳｉＨ４とＯ２とを用いて減圧ＣＶＤ法により、アイランド化された多結晶シリコン薄膜３を含む全面に、膜厚が３５〜４５ｎｍの二酸化シリコン膜から成るゲート絶縁膜７を形成する。次に、反応ガスとしてＳｉＨ４とＰＨ３（フォスフィン）とＨ２（水素）とを用いてＰ−ＣＶＤ法により、ゲート絶縁膜７上に水素供給層となる膜厚が６０〜８０ｎｍのマイクロクリスタルシリコン薄膜１８を成膜する。このマイクロクリスタルシリコン薄膜１８は、アモルファスと多結晶との中間の相を有して、水素を多く含んでいる。次に、スパッタ法により、マイクロクリスタルシリコン薄膜１８上に膜厚が８０〜１２０ｎｍのタングステンシリサイド薄膜（金属薄膜）１９を成膜する。
【００３６】
次に、図３（ｅ）に示すように、フォトリソグラフィ法により、タングステンシリサイド薄膜１９上に所望の形状のレジストマスク層（耐食性マスク層）２０を形成した後、このレジストマスク層２０を用いエッチングガスとしてＣＦ４とＯ２とを用いてドライエッチングを行って、タングステンシリサイド薄膜１９を選択的にエッチングして所望の形状のゲート電極９を形成する。このゲート電極９の形成時、上述した組成のエッチングガスを用いることにより、タングステンシリサイド薄膜１９を高エッチレートでエッチングすることができる。
【００３７】
次に、図３（ｆ）に示すように、レジストマスク２０をそのまま用い、エッチングガスとしてＳＦ６（六弗化硫黄）とＣｌ２（塩素）とＨ２とを用いてドライエッチングを行って、マイクロクリスタルシリコン薄膜１８を選択的にエッチングしてゲート電極９と略同一形状の水素供給層８を形成する。この水素供給層８の形成時、マイクロクリスタルシリコン薄膜１８をドライエッチングするために用いるエッチングガスは、マイクロクリスタルシリコン薄膜１８とこの直下のゲート絶縁膜７を構成している二酸化シリコン膜との間で高い選択比を有する組成のものを用いる必要があるが、上述した組成のエッチングガスを用いることにより、略２０以上の高い選択比を得ることができるので、マイクロクリスタルシリコン薄膜１８のみを選択的にエッチングすることができる。しかも、上述した組成のエッチングガスは残渣タングステンシリサイドの除去能力にも優れている。なお、上述したようなゲート電極９及び水素供給層８を形成するためのドライエッチングは、上述したようなそれぞれのエッチングガスを途中で切り替えることにより同一真空装置を用いて行うことができるので、スループットを高める上で有利となる。
【００３８】
すなわち、この例のＴＦＴの製造方法では、上述したようにレジストマスク層２０を共通に用いることにより、タングステンシリサイド薄膜１９を選択的にエッチングしてゲート電極９を形成し、続いてマイクロクリスタルシリコン薄膜１８を選択的にエッチングして水素供給層８を形成するので、水素供給層８を形成するためのフォトリソグラフィ工程は不要になる。したがって、フォトリソグラフィ工程を増加することなく水素供給層８を形成することができる。
【００３９】
次に、図４（ｇ）に示すように、反応ガスとしてＳｉＨ４とＮＨ３（アンモニア）とＨ２とを用いてＰ−ＣＶＤ法により、ゲート電極９を含む全面に、膜厚が２８０〜３２０ｎｍの窒化シリコン膜から成る層間絶縁膜１１を形成する。
【００４０】
次に、図４（ｈ）に示すように、不純物源としてＰＨ３を用いてイオンドーピング法により、ゲート電極９をマスクとした自己整合（セルフアライン）により多結晶シリコン薄膜３の両端領域に層間絶縁膜１１及びゲート絶縁膜７を介してＰ（燐）を選択的に導入する。続いて、その両端領域にエキシマレーザ光を照射して略４００℃でアニールして不純物（Ｐ）を活性化することにより、Ｎ型ソース領域４及びドレイン領域５を形成する。
【００４１】
次に、図４（ｉ）に示すように、プラズマＣＶＤ装置を用いて、絶縁基板１を水素プラズマ雰囲気下で、略４００℃で熱処理して水素化を行う。すなわち、上述の熱処理により、水素供給層８から水素を脱離させて、多結晶シリコン薄膜３とゲート絶縁膜７である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。この水素化時、上述のように水素プラズマ雰囲気下で熱処理を行うことにより、水素供給層８からだけでなくプラズマ雰囲気からも水素を拡散させることができるので、水素化の効率を向上させることができる。ここで、上述の熱処理は４００℃に限らず３００℃まで下げても水素の拡散効率を上げることができる。また、図３（ｄ）で水素供給層８となるマイクロクリスタルシリコン薄膜１８を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略４００℃以下で実施することが望ましい。
【００４２】
次に、図５（ｊ）に示すように、フォトリソグラフィ法により、層間絶縁膜１１上に所望の形状のレジストマスク層（図示せず）を形成した後、このレジストマスクを用いエッチングガスとしてＣＦ４とＨ２とを用いてドライエッチングを行って、層間絶縁膜１１及びゲート絶縁膜７を選択的にエッチングして、ソース領域４及びドレイン領域５を露出させるコンタクトホール１２Ａ、１２Ｂを開孔する。
【００４３】
次に、図５（ｋ）に示すように、スパッタ法により、コンタクトホール１２Ａ、１２Ｂを含む全面に膜厚が３７０〜４３０ｎｍのアルミニウム膜を成膜した後、アルミニウムを所望の形状にパターニングすることにより、コンタクトホール１２Ａを通じてソース領域４と接続するソース電極１３と同時に、コンタクトホール１２Ｂを通じてソース領域５と接続するドレイン電極１４を形成する。
【００４４】
次に、図５（ｌ）に示すように、反応ガスとしてＳｉＨ４とＮＨ３とＨ２とを用いてＰ−ＣＶＤ法により、ソース電極１３及びドレイン電極１４を含む全面に、膜厚が２５０〜２８０ｎｍの窒化シリコン膜から成るパッシベーション１５を形成することにより、この例のＴＦＴ１０を完成させる。
【００４５】
上述したようなこの例のＴＦＴの製造方法によれば、図３（ｄ）〜（ｆ）の工程で示したように、活性層としてのアイランド化された多結晶シリコン薄膜３上に二酸化シリコン膜から成るゲート絶縁膜７を形成した後、このゲート絶縁膜７上にマイクロクリスタルシリコン薄膜１８及びタングステンシリサイド薄膜１９を順次に成膜し、このタングステンシリサイド薄膜１９上に形成した所望の形状のレジストマスク層２０を共通に用いて、タングステンシリサイド薄膜１９及びマイクロクリスタルシリコン薄膜１８を順次に選択的にエッチングしてゲート電極９及び水素供給層８を形成するので、水素供給層８を形成するためのフォトリソグラフィ工程は不要になる。また、図１１（ａ）〜（ｅ）の従来の工程で示したように、下層多結晶シリコン薄膜１２１に相当した多結晶シリコン薄膜及びこの多結晶シリコン薄膜を形成するためのＰ−ＣＶＤ工程も不要になる。したがって、工程増加に伴う歩留の低下が避けられるので、製造コストを低くすることができる。
【００４６】
また、この例のＴＦＴの製造方法によれば、絶縁基板１を水素プラズマ雰囲気下で、３００〜４００℃で熱処理することにより、水素供給層８からだけでなくプラズマ雰囲気からも水素をダングリングボンドに拡散させることができるので、水素化の効率を向上させることができる。
【００４７】
このように、この例のＴＦＴ１０の構成によれば、ゲート絶縁膜７とゲート電極９との間の位置に、多結晶シリコン薄膜３とゲート絶縁膜７との界面に水素を拡散するための水素供給層８が形成されているので、水素化時の水素の拡散距離が短くなる。
また、この例のＴＦＴの製造方法の構成によれば、活性層としてのアイランド化された多結晶シリコン薄膜３上に二酸化シリコン膜から成るゲート絶縁膜７を形成した後、このゲート絶縁膜７上にマイクロクリスタルシリコン薄膜１８及びタングステンシリサイド薄膜１９を順次に成膜し、このタングステンシリサイド薄膜１９上に形成した所望の形状のレジストマスク層２０を共通に用いて、タングステンシリサイド薄膜１９及びマイクロクリスタルシリコン薄膜１８を順次に選択的にエッチングしてゲート電極９及び水素供給層８を形成するので、水素供給層８を形成するためのフォトリソグラフィ工程は不要になり、製造コストを下げることができる。
したがって、フォトリソグラフィ工程を増加させることなく、水素の拡散距離を短くできる位置に水素供給層を形成することができる。
【００４８】
◇第２実施例
図６は、この発明の第２実施例であるＴＦＴの製造方法の主要工程を示す工程図である。この第２実施例のＴＦＴの製造方法の構成が、上述の第１実施例のそれと大きく異なるところは、水素プラズマ雰囲気下でなく水素供給層からの水素の拡散のみで水素化を行うようにした点である。
この例のＴＦＴの製造方法は、第１実施例におけるように図４（ｈ）の工程で多結晶シリコン薄膜３にＮ型ソース領域４及びドレイン領域５を形成した後、図４（ｉ）の工程でプラズマＣＶＤ装置を用いて、絶縁基板１を水素プラズマ雰囲気下で熱処理して水素化を行うのではなく、通常の加熱装置を用いて、図６に示すように、絶縁基板１を略４００℃で熱処理して水素化を行う。この熱処理により、水素供給層８から水素を脱離させて、多結晶シリコン薄膜３とゲート絶縁膜７である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。ここで、水素の拡散効率を上げるために、上述の熱処理は４００℃〜３００℃の温度範囲で行うことが望ましい。また、図３（ｄ）で水素供給層８となるマイクロクリスタルシリコン薄膜１８を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略４００℃以下で実施することが必要である。
【００４９】
上述したようなこの例のＴＦＴの製造方法によれば、水素化を水素プラズマ雰囲気下でなく水素供給層８からの水素の拡散のみで行うようにしたので、プラズマＣＶＤ装置を用いることなく、通常の加熱装置を用いるだけで水素化を行うことができるため、水素化を簡単に行うことができる。なお、水素化以後は、第１実施例と略同様に図５（ｊ）以後の工程を繰り返えせばよい。
【００５０】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、プラズマＣＶＤ装置を不要にしたので水素化を簡単に行うことができる。
【００５１】
◇第３実施例
図７は、この発明の第３実施例であるＴＦＴの製造方法の主要工程を示す工程図である。この第３実施例のＴＦＴの製造方法の構成が、上述の第１実施例のそれと大きく異なるところは、層間絶縁膜（第１の絶縁膜）の形成工程を兼ねて水素化を行うようにした点である。
この例のＴＦＴの製造方法は、第１実施例におけるように図４（ｈ）の工程で多結晶シリコン薄膜３にＮ型ソース領域４及びドレイン領域５を形成した後、図４（ｉ）の工程で熱処理して水素化を行うのではなく、図７に示すように、第１実施例の図４（ｇ）の層間絶縁膜１１の形成工程と兼ねて、絶縁基板１を略４００℃で熱処理して水素化を行う。この熱処理により、層間絶縁膜１１を形成すると同時に水素供給層８から水素を脱離させて、多結晶シリコン薄膜３とゲート絶縁膜７である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。
【００５２】
ここで、水素の拡散効率を上げるために、上述の熱処理は４００℃〜３００℃の温度範囲で行うことが望ましい。また、図３（ｄ）で水素供給層８となるマイクロクリスタルシリコン薄膜１８を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略４００℃以下で実施することが必要である。また、第１実施例で示したように、層間絶縁膜１１の形成工程と同時に行う水素化を、水素プラズマ雰囲気下で行うようにすれば、水素化の効率を向上させることができる。
【００５３】
上述したようなこの例のＴＦＴの製造方法によれば、水素化を層間絶縁膜１１の形成工程と兼ねて行うようにしたので、独立した水素化工程を省略できるため、水素化を簡単に行うことができる。なお、水素化以後は、第１実施例において図４（ｈ）以後の工程を繰り返えせばよい。
【００５４】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、独立した水素化工程を省略したので水素化を簡単に行うことができる。
【００５５】
◇第４実施例
図８は、この発明の第４実施例であるＴＦＴの製造方法の主要工程を示す工程図である。この第４実施例のＴＦＴの製造方法の構成が、上述の第１実施例のそれと大きく異なるところは、パッシベーション膜（第２の絶縁膜）の形成工程を兼ねて水素化を行うようにした点である。
この例のＴＦＴの製造方法は、第１実施例におけるように図４（ｈ）の工程で多結晶シリコン薄膜３にＮ型ソース領域４及びドレイン領域５を形成した後、図４（ｉ）の工程で熱処理して水素を行うのではなく、図８に示すように、第１実施例の図５（ｌ）のパッシベーション膜１５の形成工程と兼ねて、絶縁基板１を略４００℃で熱処理して水素化を行う。この熱処理により、パッシベーション膜１５を形成すると同時に水素供給層８から水素を脱離させて、多結晶シリコン薄膜３とゲート絶縁膜７である二酸化シリコン膜との界面に存在しているダングリングボンドに拡散させて、多結晶シリコンの未結合手を水素で埋めて終端化させる。
【００５６】
ここで、水素の拡散効率を上げるために、上述の熱処理は４００℃〜３００℃の温度範囲で行うことが望ましい。また、図３（ｄ）で水素供給層８となるマイクロクリスタルシリコン薄膜１８を成膜した工程以後の各工程は、水素の不要な脱離を防止するために、略４００℃以下で実施することが必要である。また、第１実施例で示したように、パッシベーション膜１５の形成工程と同時に行う水素化を、水素プラズマ雰囲気下で行うようにすれば、水素化の効率を向上させることができる。
【００５７】
上述したようなこの例のＴＦＴの製造方法によれば、水素化をパッシベーション膜１５の形成工程と兼ねて行うようにしたので、独立した水素化工程を省略できるため、水素化を簡単に行うことができる。
【００５８】
このように、この例の構成によっても、第１実施例において述べたのと略同様な効果を得ることができる。
加えて、この例の構成によれば、独立した水素化工程を省略したので水素化を簡単に行うことができる。
【００５９】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば実施例では下地絶縁膜、多結晶シリコン薄膜、ゲート絶縁膜、水素供給層、ゲート電極、層間絶縁膜、ソース電極、ドレイン電極、パッシベーション膜等の各種絶縁膜、導電膜の膜厚、成膜方法等の条件は一例を示したものであり、目的、用途等に応じて任意に変更することができる。また、層間絶縁膜あるいはパッシベーション膜としては窒化シリコン膜を用いる例で説明したが、これに限らずに二酸化シリコン膜を用いるようにすることもでき、さらに窒化シリコン膜と二酸化シリコン膜との積層膜等の他の種類の絶縁膜を用いることができる。また、ソース電極及びドレイン電極としてはアルミニウムを用いる例で説明したが、アルミニウムを主成分とするアルミニウム合金、あるいは銅又は銅を主成分とする銅合金等の他の導電材料を用いることができる。また、多結晶シリコン薄膜に形成するソース領域及びドレイン領域の導電型は、Ｎ型に限らずにＰ型に選ぶことができる。
【００６０】
【発明の効果】
以上説明したように、この発明の薄膜トランジスタの構成によれば、ゲート絶縁膜とゲート電極との間の位置に、多結晶シリコン薄膜とゲート絶縁膜との界面に水素を拡散するための水素供給層が形成されているので、水素化時の水素の拡散距離が短くなる。
また、この発明の薄膜トランジスタの製造方法の構成によれば、活性層としての多結晶シリコン薄膜上にゲート絶縁膜を形成した後、このゲート絶縁膜上にマイクロクリスタルシリコン薄膜及び金属薄膜を順次に成膜し、このタングステンシリサイド薄膜上に形成したレジストマスク層を共通に用いて、タングステンシリサイド薄膜及び金属薄膜を順次に選択的にエッチングしてゲート電極及び水素供給層を形成するので、水素供給層を形成するためのフォトリソグラフィ工程は不要になる。
したがって、フォトリソグラフィ工程を増加させることなく、水素の拡散距離を短くできる位置に水素供給層を形成することができる。
【図面の簡単な説明】
【図１】この発明の第１実施例である薄膜トランジスタの構成を示す断面図である。
【図２】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図３】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図４】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図５】同薄膜トランジスタの製造方法を工程順に示す工程図である。
【図６】この発明の第２実施例である薄膜トランジスタの製造方法の主要工程を示す工程図である。
【図７】この発明の第３実施例である薄膜トランジスタの製造方法の主要工程を示す工程図である。
【図８】この発明の第４実施例である薄膜トランジスタの製造方法の主要工程を示す工程図である。
【図９】従来の薄膜トランジスタ（第１の従来例）の構成を示す断面図である。
【図１０】従来の薄膜トランジスタ（第２の従来例）の構成を示す断面図である。
【図１１】同薄膜トランジスタ（第２の従来例）の製造方法の主要工程を示す工程図である。
【符号の説明】
１ 絶縁基板
２ 下地絶縁膜
３ 多結晶シリコン薄膜（活性層）
４ ソース領域
５ ドレイン領域
６ チャネル領域
７ ゲート絶縁膜
８ 水素供給層
９ ゲート電極
１０ ＴＦＴ（薄膜トランジスタ）
１１ 層間絶縁膜（第１の絶縁膜）
１２Ａ、１２Ｂ コンタクトホール
１３ ソース電極
１４ ドレイン電極
１５ パッシベーション膜（第２の絶縁膜）
１６ アモルファスシリコン薄膜
１７、２０ レジストマスク層（耐食性マスク層）
１８ マイクロクリスタルシリコン薄膜
１９ タングステンシリサイド薄膜（金属薄膜）
Claims (12)
- ソース領域及びドレイン領域が形成された多結晶シリコン薄膜と、該多結晶シリコン薄膜上にゲート絶縁膜を介して形成されたゲート電極とを備える薄膜トランジスタであって、
前記ゲート絶縁膜と前記ゲート電極との間に、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給するための水素供給層が形成されていることを特徴とする薄膜トランジスタ。 - 前記水素供給層の形状が、前記ゲート電極のそれと略同一であることを特徴とする請求項１記載の薄膜トランジスタ。
- 前記ゲート絶縁膜が二酸化シリコン膜から成ることを特徴とする請求項１又は２記載の薄膜トランジスタ。
- ソース領域及びドレイン領域が形成された多結晶シリコン薄膜と、該多結晶シリコン薄膜上にゲート絶縁膜を介して形成されたゲート電極とを備える薄膜トランジスタの製造方法であって、
絶縁基板上に所望の形状にアイランド化された多結晶シリコン薄膜を形成する工程と、
前記多結晶シリコン薄膜上にゲート絶縁膜を形成した後、該ゲート絶縁膜上にマイクロクリスタルシリコン薄膜及び金属薄膜を順次に形成する工程と、
前記金属薄膜上に所望の形状の耐食性マスク層を形成した後、該耐食性マスク層を用いて前記金属薄膜をエッチングして所望の形状のゲート電極を形成する工程と、
前記耐食性マスク層を用いて前記マイクロクリスタルシリコン薄膜をエッチングして前記ゲート電極と略同一形状の水素供給層を形成する工程と、
前記ゲート電極を含む全面に第１の絶縁膜を形成する工程と、
前記多結晶シリコン薄膜に所望の導電型の不純物を選択的に導入してソース領域及びドレイン領域を形成する工程と、
３００〜４００℃で熱処理して、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。 - 前記水素を供給する工程を、水素プラズマ雰囲気下で行うことを特徴とする請求項４記載の薄膜トランジスタの製造方法。
- 前記水素を供給する工程の後に、
前記第１の絶縁膜及び前記ゲート絶縁膜に前記ソース領域及び前記ドレイン領域を露出させるコンタクトホールを開孔し、該コンタクトホールを通じて前記ソース領域及び前記ドレイン領域と接続するソース電極及びドレイン電極を形成する工程と、
前記ソース電極及び前記ドレイン電極を含む全面に第２の絶縁膜を形成する工程と、
を含むことを特徴とする請求項４又は５記載の薄膜トランジスタの製造方法。 - 前記マイクロクリスタルシリコン薄膜を形成する工程以後の工程を、略４００℃以下で行うことを特徴とする請求項４、５又は６記載の薄膜トランジスタの製造方法。
- 前記水素を供給する工程を省略して、前記第１の絶縁膜を形成する工程を３００〜４００℃で行って、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給することを特徴とする請求項４記載の薄膜トランジスタの製造方法。
- 前記水素を供給する工程を省略して、前記第２の絶縁膜を形成する工程を３００〜４００℃で行って、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給することを特徴とする請求項６記載の薄膜トランジスタの製造方法。
- 前記水素を供給するための前記第１の絶縁膜を形成する工程あるいは前記第２の絶縁膜を形成する工程に、水素プラズマ雰囲気のステップを含むことを特徴とする請求項８又は９記載の薄膜トランジスタの製造方法。
- 前記水素を供給する工程を省略して、前記マイクロクリスタルシリコン薄膜を形成する工程以後のいずれかの工程を３００〜４００℃で行って、前記水素供給層から、前記多結晶シリコン薄膜と前記ゲート絶縁膜との界面に水素を供給することを特徴とする請求項７記載の薄膜トランジスタの製造方法。
- 前記ゲート絶縁膜として、二酸化シリコン膜を用いることを特徴とする請求項１乃至１１のいずれか１に記載の薄膜トランジスタの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003067858A JP4382375B2 (ja) | 2003-03-13 | 2003-03-13 | 薄膜トランジスタの製造方法 |
| TW093105265A TWI285763B (en) | 2003-03-13 | 2004-03-01 | Thin film transistor and method for manufacturing same |
| SG200401067-4A SG138446A1 (en) | 2003-03-13 | 2004-03-04 | Thin film transistor and method for manufacturing same |
| US10/793,845 US20040178429A1 (en) | 2003-03-13 | 2004-03-08 | Thin film transistor and method for manufacturing same |
| KR1020040016407A KR100607768B1 (ko) | 2003-03-13 | 2004-03-11 | 박막 트랜지스터 및 그 제조 방법 |
| CNB2004100287474A CN1310339C (zh) | 2003-03-13 | 2004-03-15 | 薄膜晶体管及其生产方法 |
| US12/379,991 US8183135B2 (en) | 2003-03-13 | 2009-03-05 | Method for manufacturing thin film transistor having hydrogen feeding layer formed between a metal gate and a gate insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003067858A JP4382375B2 (ja) | 2003-03-13 | 2003-03-13 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004281506A true JP2004281506A (ja) | 2004-10-07 |
| JP4382375B2 JP4382375B2 (ja) | 2009-12-09 |
Family
ID=32959309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003067858A Expired - Fee Related JP4382375B2 (ja) | 2003-03-13 | 2003-03-13 | 薄膜トランジスタの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (2) | US20040178429A1 (ja) |
| JP (1) | JP4382375B2 (ja) |
| KR (1) | KR100607768B1 (ja) |
| CN (1) | CN1310339C (ja) |
| SG (1) | SG138446A1 (ja) |
| TW (1) | TWI285763B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7619255B2 (en) | 2006-03-22 | 2009-11-17 | Nec Corporation | Layer-stacked wiring and method for manufacturing same and semiconductor device using same and method for manufacturing semiconductor device |
| US7781775B2 (en) | 2006-01-25 | 2010-08-24 | Sharp Kabushiki Kaisha | Production method of semiconductor device and semiconductor device |
| CN102112922B (zh) * | 2008-10-21 | 2012-12-26 | 株式会社艾迪科 | 正型感光性组合物及永久抗蚀剂 |
| JP2013070100A (ja) * | 2013-01-09 | 2013-04-18 | Nlt Technologies Ltd | 積層配線、該積層配線を用いた半導体装置及びその製造方法 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005072264A (ja) * | 2003-08-25 | 2005-03-17 | Seiko Epson Corp | トランジスタの製造方法、トランジスタ、回路基板、電気光学装置及び電子機器 |
| CN100350629C (zh) * | 2004-07-14 | 2007-11-21 | 友达光电股份有限公司 | 半导体元件与其中的多晶硅薄膜晶体管及其制造方法 |
| US7786552B2 (en) * | 2005-06-10 | 2010-08-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device having hydrogen-containing layer |
| US8669644B2 (en) * | 2009-10-07 | 2014-03-11 | Texas Instruments Incorporated | Hydrogen passivation of integrated circuits |
| CN101958250B (zh) * | 2010-06-28 | 2013-07-17 | 四川虹视显示技术有限公司 | 低温多晶硅tft的制作工艺 |
| US8530273B2 (en) * | 2010-09-29 | 2013-09-10 | Guardian Industries Corp. | Method of making oxide thin film transistor array |
| JP6053490B2 (ja) * | 2011-12-23 | 2016-12-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| CN104091783A (zh) * | 2014-06-26 | 2014-10-08 | 京东方科技集团股份有限公司 | Tft阵列基板的制作方法、tft阵列基板和显示面板 |
| KR20180072901A (ko) | 2016-12-21 | 2018-07-02 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
| US10340387B2 (en) | 2017-09-20 | 2019-07-02 | Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Low temperature poly-silicon thin film transistor, manufacturing method thereof, and array substrate |
| CN107507869A (zh) * | 2017-09-20 | 2017-12-22 | 武汉华星光电半导体显示技术有限公司 | 低温多晶硅薄膜晶体管及其制备方法和阵列基板 |
| CN108987265A (zh) * | 2018-06-26 | 2018-12-11 | 武汉华星光电半导体显示技术有限公司 | 显示器件制造方法及装置 |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0197531B1 (en) * | 1985-04-08 | 1993-07-28 | Hitachi, Ltd. | Thin film transistor formed on insulating substrate |
| JPS62204575A (ja) | 1986-03-05 | 1987-09-09 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置およびその製造方法 |
| JPS6354773A (ja) | 1986-08-25 | 1988-03-09 | Hitachi Ltd | 薄膜トランジスタの製造方法 |
| JPH0458564A (ja) | 1990-06-28 | 1992-02-25 | Seiko Epson Corp | 薄膜半導体装置の製造方法 |
| US5576222A (en) * | 1992-01-27 | 1996-11-19 | Tdk Corp. | Method of making a semiconductor image sensor device |
| JPH05235353A (ja) | 1992-02-21 | 1993-09-10 | Seiko Epson Corp | アクティブマトリックス基板とその製造方法 |
| JP3171673B2 (ja) | 1992-07-16 | 2001-05-28 | シャープ株式会社 | 薄膜トランジスタ及びその製造方法 |
| JPH0677484A (ja) | 1992-08-27 | 1994-03-18 | Sharp Corp | 薄膜トランジスタ及びその製造方法 |
| JPH06209012A (ja) * | 1993-01-11 | 1994-07-26 | Sharp Corp | 半導体装置の製造方法 |
| JP2898167B2 (ja) * | 1993-04-28 | 1999-05-31 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
| US5663077A (en) * | 1993-07-27 | 1997-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films |
| JPH07106582A (ja) | 1993-09-29 | 1995-04-21 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
| JP3086579B2 (ja) | 1993-12-28 | 2000-09-11 | シャープ株式会社 | 薄膜トランジスタの製造方法 |
| US5620906A (en) * | 1994-02-28 | 1997-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device by introducing hydrogen ions |
| JPH07249772A (ja) | 1994-03-14 | 1995-09-26 | Sanyo Electric Co Ltd | 多結晶シリコン薄膜トランジスタ及びその製造方法 |
| DE69531654T2 (de) * | 1994-06-15 | 2004-07-29 | Seiko Epson Corp. | Verfahren zur herstellung eines dünnschicht-halbleiter-transistors |
| JP3330255B2 (ja) | 1995-04-26 | 2002-09-30 | シャープ株式会社 | 半導体装置の製造方法 |
| JPH098313A (ja) * | 1995-06-23 | 1997-01-10 | Sharp Corp | 半導体装置の製造方法および液晶表示装置の製造方法 |
| US5771110A (en) * | 1995-07-03 | 1998-06-23 | Sanyo Electric Co., Ltd. | Thin film transistor device, display device and method of fabricating the same |
| JP3210568B2 (ja) * | 1996-03-15 | 2001-09-17 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法と薄膜トランジスタアレイの製造方法と液晶表示装置の製造方法 |
| JP3282582B2 (ja) * | 1998-04-21 | 2002-05-13 | 日本電気株式会社 | トップゲート型薄膜トランジスタ及びその製造方法 |
| JP4493778B2 (ja) * | 1999-01-26 | 2010-06-30 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6399988B1 (en) * | 1999-03-26 | 2002-06-04 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor having lightly doped regions |
| US20020020840A1 (en) * | 2000-03-10 | 2002-02-21 | Setsuo Nakajima | Semiconductor device and manufacturing method thereof |
| JP2001326357A (ja) | 2000-05-16 | 2001-11-22 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| US7078321B2 (en) * | 2000-06-19 | 2006-07-18 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP3357038B2 (ja) * | 2001-05-16 | 2002-12-16 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法と液晶表示装置の製造方法 |
-
2003
- 2003-03-13 JP JP2003067858A patent/JP4382375B2/ja not_active Expired - Fee Related
-
2004
- 2004-03-01 TW TW093105265A patent/TWI285763B/zh not_active IP Right Cessation
- 2004-03-04 SG SG200401067-4A patent/SG138446A1/en unknown
- 2004-03-08 US US10/793,845 patent/US20040178429A1/en not_active Abandoned
- 2004-03-11 KR KR1020040016407A patent/KR100607768B1/ko active IP Right Grant
- 2004-03-15 CN CNB2004100287474A patent/CN1310339C/zh not_active Expired - Lifetime
-
2009
- 2009-03-05 US US12/379,991 patent/US8183135B2/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7781775B2 (en) | 2006-01-25 | 2010-08-24 | Sharp Kabushiki Kaisha | Production method of semiconductor device and semiconductor device |
| US7619255B2 (en) | 2006-03-22 | 2009-11-17 | Nec Corporation | Layer-stacked wiring and method for manufacturing same and semiconductor device using same and method for manufacturing semiconductor device |
| US7851807B2 (en) | 2006-03-22 | 2010-12-14 | Nec Lcd Technologies, Ltd. | Layer-stacked wiring and semiconductor device using the same |
| US8026162B2 (en) | 2006-03-22 | 2011-09-27 | Nec Corporation | Method of manufacturing layer-stacked wiring |
| CN102112922B (zh) * | 2008-10-21 | 2012-12-26 | 株式会社艾迪科 | 正型感光性组合物及永久抗蚀剂 |
| JP2013070100A (ja) * | 2013-01-09 | 2013-04-18 | Nlt Technologies Ltd | 積層配線、該積層配線を用いた半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040081344A (ko) | 2004-09-21 |
| US20090209070A1 (en) | 2009-08-20 |
| US20040178429A1 (en) | 2004-09-16 |
| TW200424650A (en) | 2004-11-16 |
| US8183135B2 (en) | 2012-05-22 |
| JP4382375B2 (ja) | 2009-12-09 |
| CN1310339C (zh) | 2007-04-11 |
| SG138446A1 (en) | 2008-01-28 |
| CN1531112A (zh) | 2004-09-22 |
| TWI285763B (en) | 2007-08-21 |
| KR100607768B1 (ko) | 2006-08-01 |
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|
| A131 | Notification of reasons for refusal |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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