CN1531112A - 薄膜晶体管及其生产方法 - Google Patents

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Abstract

在本发明提供的TFT(薄膜晶体管)中,供氢层能够形成在使氢的扩散距离缩短且不增加光刻法的位置处。在TFT中,用于使氢扩散到存在于多晶硅薄膜和门绝缘膜界面处的悬空键中的供氢层形成在门绝缘膜和门电极之间的位置处。根据该结构,在氢化过程中,氢的扩散距离可以缩短,在不花费大量热处理时间的情况下可以充分进行氢化。

Description

薄膜晶体管及其生产方法
发明背景
技术领域
本发明涉及薄膜晶体管(TFT)及其生产方法,更具体地说,本发明涉及用形成在绝缘基材上的多晶半导体薄膜作为激活层的TFT,及生产TFT的方法。
本申请要求2003年3月13日申请的日本专利申请2003-067858的优先权,此处引入该申请作为参考。
背景技术
在生产以LSI(大规模集成)电路为代表的半导体设备时,硅被广泛用作半导体材料。使用非单晶硅的硅薄膜如无定形硅薄膜、多晶硅薄膜等的TFT作为激活层(active layer)用在液晶显示器(LCD)、接触式图像传感器等中。例如,在有效矩阵型LCD中使用的是与以矩阵形式放置的液晶像素连接的用于像素的TFT。这种TFT具有MOS(金属氧化物半导体)型结构,其中,在低于沉积单晶硅时所用温度的温度下沉积无定形硅薄膜,或者在透明绝缘基材如玻璃基材(后面可能简称为“绝缘基材”)上沉积多晶硅,然后用离子掺杂法通过注入杂质形成源区和漏区。
如上所述,无定形硅薄膜的优点是能够在较低温度下沉积,能够用耐热性低的价格低廉的玻璃基材作为绝缘基材生产TFT,其优点还在于具有优异的规模生产率(mass productivity)。因此,这样的无定形硅薄膜广泛用在LCD等中。但是,无定形硅薄膜存在缺点。即,因为无定形硅薄膜没有晶体性能,这样将造成晶粒很小,使得载流子的迁移性低。因此,如果在生产上述用于像素的TFT的同时用这样的无定形硅薄膜生产用在LCD激励(driving)电路中的激励TFT,则激励电路的激励性能和操作速度很低。鉴于此,在用无定形硅薄膜作为用于像素的TFT的LCD中,在很多情况下,激励电路中的激励TFT是以外部安装组件的形式使用的。但是近年来,在LCD中,由于应用领域的不断分支导致对更薄、尺寸更小的需求日益增加,结果,绝缘基材上的LCD和激励电路之间的连接节距变得窄而小。因此,如果激励电路使用外部安装组件形式的激励TFT,当连接节距窄而小时还要附加多个限制条件,这样将难以得到大屏幕和高清晰度的LCD。
相反,在用多晶硅薄膜代替无定形硅薄膜的TFT中,因为多晶硅薄膜在一定程度上具有晶体性能,所以使其晶粒大于无定形硅薄膜的晶粒,使得载流子迁移率高于无定形硅薄膜的载流子迁移率。因此,在用多晶硅薄膜作为像素TFT的LCD中,通过在生产像素TFT的同时用多晶硅薄膜生产激励TFT,可以改善激励电路的激励性能和操作速度。另外,激励TFT和像素TFT可以集成地形成在绝缘基材上,LCD和激励电路之间的连接节距可以制得窄而小,从而使LCD薄而小型化。因此,使用多晶硅薄膜的TFT将优先采用。
为了形成上述的多晶硅薄膜,一般是在预先用P-CVD(等离子体化学气相沉积)法在绝缘基材上沉积无定形硅薄膜后,用激光退火等方法通过进行热处理使无定形硅薄膜结晶,无定形硅薄膜转变成多晶硅薄膜。众所周知,用通过上述方法得到的多晶硅薄膜形成源区和漏区后,当用由插入在门电极和源区和漏区之间的二氧化硅(SiO2)膜制成的门绝缘膜形成门电极从而生产TFT时,在作为激活层的多晶硅薄膜和作为门绝缘膜的二氧化硅(SiO2)膜的界面处会产生发生在多晶硅中的称为“悬空键(dangling bond)”的非键联状态的轨道。因为悬空键是导致多晶硅的晶界中阱密度增加的一个因素,所以多晶硅的载流子迁移率下降,而阈电压等升高,这将导致晶体管性能退化的问题。
因此,传统上用氢化悬空键的方法向悬空键供氢,使氢扩散到悬空键中,用于多晶硅的非键联状态的轨道和氢原子键联用于封端。更具体地说,在悬空键的氢化过程中,在已经在部分TFT中预先形成含氢的供氢层后通过进行热处理,或者在含氢的气氛中通过进行热处理,使氢扩散到悬空键中。
例如,日本特开平6-77484(第一个传统实施例)中公开了形成有上述用于氢化的供氢层的TFT。如图9所示,公开的TFT 100包括由玻璃基材制成的绝缘基材101、形成在绝缘基材101上的多晶硅薄膜102、形成在多晶硅薄膜102一端上的源区103、形成在多晶硅薄膜102另一端上的漏区104、形成在源区103和漏区104之间的沟道区105、形成在多晶硅区102上的由二氧化硅膜制成的门绝缘膜106和形成在门绝缘膜106上的门电极107。
如图9所示,公开的TFT 100还包括形成在含有门电极107表面的整个暴露表面上的由二氧化硅膜制成的层间电介质(interlayer dielectric)108、形成在层间电介质108中的接触孔109A和109B、与源区103连接的由铝膜制成的源电极110、由铝膜制成的漏电极111以与漏区104连接、和在包括源电极110和漏电极111表面的整个暴露表面上的由氮化硅(Si3N4)制成的含很多氢的钝化膜112。在TFT形成方法的最后阶段,在作为供氢层的钝化膜112上通过在300-450℃的热处理进行氢化,使供氢层中含有的氢扩散到处于多晶硅薄膜102和门绝缘膜106之间的界面处的悬空键中。
但是,在图9所示的传统TFT 100中,因为钝化膜112与用于扩散氢的多晶硅薄膜102和门绝缘膜106的界面相距1μm放置,所以氢的扩散距离很长。因此,为了充分进行氢化,需要很长的热处理时间,这样恐怕对TFT有热影响。特别是在TFT的尺寸很大的情况下,这种影响是很大的。
为了解决这一问题,在上述日本特开平6-77484中作为另一个例子公开了通过缩短氢扩散距离充分进行氢化方法的另一种TFT(第二个传统实施例)。如图10所示,公开的TFT 120包括形成在绝缘基材101上的下层多晶薄膜121、形成在下层多晶薄膜121上由氮化硅膜制成的含很多氢的供氢层122、形成在供氢层122上并限制供氢层122的作为激活层的上层多晶薄膜123。另外,与图9相同的数字表示功能相同的组件,因此不再对其进行说明。
根据上述第二个传统实施例的TFT 120,供氢层122直接形成在作为激活层的上层多晶薄膜123的下面,因此,供氢层122靠近用于扩散氢的上层多晶硅薄膜123和门绝缘膜106的界面,这将缩短氢的扩散距离。结果,在不花费很多热处理时间的情况下可以充分进行氢化过程。
接下来参考图11A-11E说明第二个传统实施例的TFT 120的主要生产过程。首先如图11A所示,用P-CVD法在绝缘基材101上沉积无定形硅薄膜后,用激光束如exima激光辐照无定形硅薄膜,使无定形硅薄膜结晶,从而使其变为下层多晶薄膜121。然后如图11B所示,用P-CVD法在下层多晶硅薄膜121上形成由氮化硅膜制成的含很多氢的供氢层122。接下来如图11C所示,用光刻法在供氢层122上刻蚀图案,得到需要的形状。
然后如图11D所示,用沉积下层多晶硅薄膜121时使用的相同的方法在包括供氢层表面的整个暴露表面上沉积上层多晶硅薄膜123。接下来如图11E所示,用光刻法同时在下层多晶硅薄膜121和上层多晶硅薄膜123上刻蚀图案,得到需要的形状。从而得到图10所示的结构,其中,供氢层122被限制在下层多晶薄膜121和上层多晶薄膜123之间。通过上述TFT的生产方法可以生产出图10所示的TFT,其中,供氢层122靠近用于扩散氢的多晶硅薄膜123和门绝缘膜106之间的界面。
但是,上述日本特开平6-77484中公开的传统TFT及其传统的生产方法存在的问题是,在公开的技术中,增加了形成供氢层所需要的光刻法,这将提高生产成本。即,如上所述,为了生产图10所示的传统TFT 20,用图11A-11E所示的生产方法,必须形成其中供氢层122被限制在下层多晶硅薄膜121和上层多晶硅薄膜123之间的结构。但是,如图11C所示,为了在供氢层122上刻蚀图案以得到所需的形状,必须使用额外的光刻法。另外,为了限制供氢层122,除作为激活层的上层多晶硅薄膜123外,还必须沉积下层多晶硅薄膜121,这需要额外的P-CVD工艺。这些生产工艺的增加将降低生产率,从而提高TFT的生产成本。
发明内容
鉴于上述问题,本发明的目的是提供一种在不增加光刻法的情况下能够在可以缩短氢扩散距离的位置形成供氢层的TFT及其生产方法。
根据本发明的第一个方面,本发明提供一种薄膜晶体管,其包括:
其中形成有源区和漏区的多晶硅薄膜;和
形成在多晶硅薄膜上的门电极,在多晶硅薄膜和门电极之间插入有门绝缘膜;
其中,在门绝缘膜和门电极之间的位置处形成将氢供入多晶硅薄膜和门绝缘膜的界面中的供氢层。
在上述薄膜晶体管中,一种优选的模式是供氢层的结构与门电极的那些结构大致相同。
另一种优选的模式是其中门绝缘膜是由二氧化硅膜制成的模式。
根据本发明的第二个方面,本发明提供一种薄膜晶体管的生产方法,该薄膜晶体管具有形成在多晶硅薄膜中的源区和漏区及形成在多晶硅薄膜上的门电极,并且在多晶硅薄膜和门电极之间插入有门绝缘膜,该方法包括:
在绝缘基材上形成具有所需形状的孤岛结构(island-structured)的多晶硅薄膜的步骤;
在多晶硅薄膜上形成门绝缘膜后,在门绝缘膜上相继形成微晶硅薄膜和金属薄膜的步骤;
在金属薄膜上形成具有所需形状的抗蚀掩模层后,用抗蚀掩模层刻蚀金属薄膜以形成具有所需形状的门电极的步骤;
用抗蚀掩模层刻蚀微晶硅薄膜以形成与门电极的形状大致相同的供氢层的步骤;
在包含门电极表面的整个暴露表面上形成第一绝缘膜的步骤;
在多晶硅薄膜上选择性注入所需的导电型杂质以形成源区和漏区的步骤;和
在300-400℃下进行热处理以将氢从供氢层供入多晶硅薄膜和门绝缘膜的界面中的步骤。
在上述方法中,一种优选的模式是在含氢等离子体的气氛中进行供氢步骤。
另一种优选的模式是:该模式包括在供氢步骤后,在第一绝缘膜和门绝缘膜中以使源区和漏区暴露出来的方式形成接触孔的步骤,并且形成通过其中的一个接触孔与源区连接的源电极和通过其它接触孔与漏区连接的漏电极的步骤,以及在包含源电极和漏电极表面的整个暴露表面上形成第二绝缘膜的步骤。
另一种优选的模式是在低于约400℃的温度下进行形成微晶硅薄膜步骤后的各个步骤。
另一种优选的模式是门绝缘膜包括二氧化硅膜的模式。
根据本发明的第三个方面,本发明提供一种薄膜晶体管的生产方法,该薄膜晶体管具有形成在多晶硅薄膜上的源区和漏区及形成在多晶硅薄膜中的门电极,并且在多晶硅薄膜和门电极之间插入有门绝缘膜,该方法包括:
在绝缘基材上形成具有所需形状的孤岛结构的多晶硅薄膜的步骤;
在多晶硅薄膜上形成门绝缘膜后,在门绝缘膜上相继形成微晶硅薄膜和金属薄膜的步骤;
在金属薄膜上形成具有所需形状的抗蚀掩模层后,用抗蚀掩模层刻蚀金属薄膜以形成具有所需形状的门电极的步骤;
用抗蚀掩模层刻蚀微晶硅薄膜以形成与门电极的形状大致相同的供氢层的步骤;
在包含门电极表面的整个暴露表面上形成第一绝缘膜的步骤;
在多晶硅薄膜上选择性注入所需的导电型杂质以形成源区和漏区的步骤;
其中,形成第一绝缘膜的步骤是在300-400℃下进行的,用于将氢从供氢层供入多晶硅薄膜和门绝缘膜之间的界面中。
在上述方法中,一种优选的模式是在含氢等离子体的气氛中的步骤包含在形成第一绝缘膜以供氢的步骤中。
根据本发明的第四个方面,本发明提供一种薄膜晶体管的生产方法,该薄膜晶体管具有形成在多晶硅薄膜上的源区和漏区及形成在多晶硅薄膜中的门电极,并且在多晶硅薄膜和门电极之间插入有门绝缘膜,该方法包括:
在绝缘基材上形成具有所需形状的孤岛结构的多晶硅薄膜的步骤;
在多晶硅薄膜上形成门绝缘膜后,在门绝缘膜上相继形成微晶硅薄膜和金属薄膜的步骤;
在金属薄膜上形成具有所需形状的抗蚀掩模层后,用抗蚀掩模层刻蚀金属薄膜以形成具有所需形状的门电极的步骤;
用抗蚀掩模层刻蚀微晶硅薄膜以形成与门电极的形状大致相同的供氢层的步骤;
在包含门电极表面的整个暴露表面上形成第一绝缘膜的步骤;
在多晶硅薄膜上选择性注入所需的导电型杂质以形成源区和漏区的步骤;
其中,形成第二绝缘膜的步骤是在300-400℃下进行的,用于将氢从供氢层供入多晶硅薄膜和门绝缘膜之间的界面中。
在上述方法中,一种优选的模式是,其中,在含氢等离子体的气氛中的步骤包含在形成第一绝缘膜以供氢的步骤中或形成第二绝缘膜的步骤中。
根据本发明的第五个方面,本发明提供一种薄膜晶体管的生产方法,该薄膜晶体管具有形成在多晶硅薄膜上的源区和漏区及形成在多晶硅薄膜中的门电极,并且在多晶硅薄膜和门电极之间插入有门绝缘膜,该方法包括:
在绝缘基材上形成具有所需形状的孤岛结构的多晶硅薄膜的步骤;
在多晶硅薄膜上形成门绝缘膜后,在门绝缘膜上相继形成微晶硅薄膜和金属薄膜的步骤;
在金属薄膜上形成具有所需形状的抗蚀掩模层后,用抗蚀掩模层刻蚀金属薄膜以形成具有所需形状的门电极的步骤;
用抗蚀掩模层刻蚀微晶硅薄膜以形成与门电极的形状大致相同的供氢层的步骤;
在包含门电极表面的整个暴露表面上形成第一绝缘膜的步骤;
在多晶硅薄膜上选择性注入所需的导电型杂质以形成源区和漏区的步骤;
其中,形成微晶硅薄膜的步骤后的任一步骤都是在300-400℃下进行以将氢从供氢层供入多晶硅薄膜和门绝缘膜之间的界面中。
使用上述结构,用于将氢扩散到多晶硅薄膜和门绝缘膜之间的界面中的供氢层形成在门绝缘膜和门电极之间的位置处,因此,在氢化期间氢的扩散距离可以缩短。
使用上述的另一种结构时,在作为激活层的多晶硅薄膜上形成门绝缘膜后,微晶硅薄膜和金属薄膜相继沉积在门绝缘膜上,然后依次且选择性地刻蚀硅化钨薄膜和金属薄膜,以形成门电极和供氢层,因此,不需要独立的光刻法来形成供氢层。结果,供氢层可以形成在使氢的扩散距离缩短的位置处,而不会增加光刻工艺。
附图简述
从下面结合附图的说明中可以更清楚地看到本发明的上述和其它目的、优点和特征。
图1是示出本发明第一个实施方案的TFT结构的截面图;
图2A-2C是以步骤顺序示出本发明第一个实施方案的TFT的生产方法的流程图;
图3D-3F是以步骤顺序示出本发明第一个实施方案的TFT的生产方法的流程图;
图4G-4I是以步骤顺序示出本发明第一个实施方案的TFT的生产方法的流程图;
图5J-5L是以步骤顺序示出本发明第一个实施方案的TFT的生产方法的流程图;
图6是示出本发明的第二个实施方案的TFT的生产方法中使用的主要步骤的流程图(使用仅从供氢层8供应的氢进行氢化);
图7是示出本发明的第三个实施方案的TFT的生产方法中使用的主要步骤的流程图(同时实现层间介电质的形成和氢化);
图8是示出本发明的第四个实施方案的TFT的生产方法中使用的主要步骤的流程图(同时实现氢化和钝化膜的形成);
图9是传统TFT的截面图(第一个传统实施例);
图10是示出另一种传统TFT结构的截面图(第二个传统实施例);和
图11A-11E是示出其它传统TFT(第二个传统实施例)的生产方法中使用的主要步骤的截面图。
具体实施方式
下面参考附图用各种实施方案说明本发明的最佳实施方式。
                    第一个实施方案
图1是示出本发明第一个实施方案的TFT结构的截面图。图2A-5L是以步骤顺序示出本发明第一个实施方案的TFT的生产方法的流程图。如图1所示,第一个实施方案的TFT 10包括绝缘基材1、底层绝缘膜2、N型源区4、N型漏区5、沟道区6、门绝缘膜7、供氢层8和门电极9。例如,绝缘基材1是用“OA2基材”(Nippon Electric Glass Co.,Ltd生产的基材的商标)制成。底层绝缘膜2是用膜厚为80nm-120nm的二氧化硅膜制成。在底层绝缘膜2上形成膜厚为70nm-80nm的多晶硅薄膜3,在其一端的区域中形成N型源区4,在其另一端的区域中形成N型漏区5,在其中心区域中,沟道区6形成在N型源区4和N型漏区5之间。门绝缘膜7是用形成在多晶硅薄膜3上的膜厚为35nm-45nm的二氧化硅膜制成的。供氢层8形成在门绝缘膜7上,并且是用膜厚为60nm-80nm的微晶硅薄膜制成的。门电极9形成在供氢层8上,并且是用膜厚为80nm-120nm的硅化钨薄膜制成。
如图1所示,TFT 10还包括形成在包括门电极9表面的下层的整个表面上的由膜厚为280nm-320nm的氮化硅膜制成的层间电介质(第一层间电介质)11、由膜厚为370nm-430nm的铝膜制成且通过形成在层间电介质11和门绝缘膜7中的接触孔12A与源区4连接的源电极13、由膜厚为370nm-430nm的铝膜制成且通过形成在层间电介质11和门绝缘膜7中的接触孔12B与漏区5连接的漏电极14、由膜厚为250nm-280nm的氮化硅膜制成且形成在包括源电极13和漏电极14表面的下层的整个表面上的钝化膜(第二绝缘膜)15。
如上所述,使用第一个实施方案的TFT 10结构时,因为用于氢化的供氢层8形成在门绝缘膜7和门电极9之间的位置处,所以供氢层8和用于扩散氢的多晶硅薄膜3和门绝缘膜7之间的界面的距离缩短。因此,因为在氢化过程中缩短了氢的扩散距离,所以在不花费很多热处理时间的条件下可以进行充分氢化。结果,因为多晶硅晶界中的阱密度变小,所以能够防止多晶硅的载流子迁移率下降,并且因为阈电压降低,所以晶体管性能得以改善。
下面以参考图2A-5L的步骤顺序说明该实施方案的TFT 10的生产方法。首先如图2A所示,制备用如“OA2基材”(Nippon Electric Glass Co.,Ltd生产的基材的商标)制成的绝缘基材1,然后用SiH4(单硅烷)和N2O(氧化氮)作为反应气通过P-CVD法在绝缘基材1上沉积由膜厚为80nm-120nm的二氧化硅膜制成的底层绝缘膜2。然后用Si2H6(二硅烷)作为反应气通过低压CVD法在底层绝缘膜2上沉积膜厚为70nm-80nm的无定形硅薄膜16。
然后如图2B所示,用激光束如exima激光辐照无定形硅薄膜16,使其结晶,从而使无定形硅薄膜16变成多晶硅薄膜3。
然后如图2C所示,在多晶硅薄膜3上通过光刻法形成具有所需形状的抗蚀剂掩模层(抗蚀掩模层)17后,以CF4(四氟化碳)和O2(氧气)为刻蚀气通过使用抗蚀掩模层17的干蚀法选择性刻蚀多晶硅薄膜3,使其成为具有所需形状的孤岛结构。接下来如图3D所示,用SiH4和O2(氧气)作为反应气通过低压CVD法在包括孤岛结构的多晶硅薄膜3表面的整个暴露表面上形成由膜厚为35nm-45nm的二氧化硅制成的门绝缘膜7。然后用SiH4、PH3(三氢化磷)和H2(氢气)作为反应气通过P-CVD法在门绝缘膜7上沉积膜厚为60nm-80nm的作为供氢层的微晶硅薄膜18。微晶硅薄膜18具有介于无定形硅和多晶硅之间的相,含有很多氢。然后通过溅射法在微晶硅薄膜18上沉积膜厚为80nm-120nm的硅化钨薄膜(金属薄膜)19。
然后如图3E所示,在硅化钨薄膜19上通过光刻法形成具有所需形状的抗蚀剂掩模层(抗蚀掩模层)20后,以CF4(四氟化碳)和O2(氧气)为刻蚀气通过使用抗蚀掩模层20的干蚀法选择性刻蚀硅化钨薄膜19,形成门电极9。在形成门电极9时,通过使用具有上述组成的刻蚀气,可以以很高的刻蚀速度刻蚀硅化钨薄膜19。
然后如图3F所示,以SF6(六氟化硫)、Cl2(氯气)和H2为刻蚀气通过使用上一步骤中没有除去的同样的抗蚀掩模层20的干蚀法选择性刻蚀微晶硅薄膜18,形成供氢层8。在形成供氢层8的过程期间,在微晶硅薄膜18上干蚀用的刻蚀气的组成必须能够在微晶硅薄膜18和用于制成直接形成在微晶硅薄膜18下面的门绝缘膜7的二氧化硅膜之间提供高选择性刻蚀比。通过使用具有上述组成的刻蚀气,可以得到高达约20或更高的高选择性刻蚀比,因此,可以选择性地只刻蚀微晶硅薄膜18。另外,上述刻蚀气具有优异的除去残余硅化钨的能力。再者,用于形成上述门电极9和供氢层8的干蚀法的优点是,通过在刻蚀的中途切换每一种刻蚀气,可以使用同样的真空系统,用于提高生产能力。
因此,使用该实施方案的TFT的生产方法时,通过一般性使用上述抗蚀掩模层20,可以选择性地刻蚀硅化钨薄膜19以形成门电极9,然后选择性刻蚀微晶硅薄膜18以形成供氢层8,从而不需要使用光刻法。即,可以在不增加光刻法的情况下形成供氢层8。
然后如图4G所示,用SiH4、NH3(氨气)和H2作为反应气通过P-CVD法在包括门电极9表面的整个暴露表面上沉积由膜厚为280nm-320nm的氮化硅膜制成的层间电介质11。
然后如图4H所示,通过用PH3作为杂质源的离子掺杂法和用门电极9作为掩模的自校准(self-alignment)法将P(磷)选择性地通过层间绝缘膜11和门绝缘膜7注入多晶硅薄膜3的两端区域中。然后通过在多晶硅薄膜3的两端区域上都辐照exima激光,进行约400℃下的退火工艺,用于激活杂质(P),从而形成N型源区4和N型漏区5。
然后如图4I所示,通过使用P-CVD设备,在含氢等离子体的气氛中在绝缘基材1上进行用于氢化的约400℃下的热处理。即,通过上述热处理,氢从供氢层8中释放出来,然后扩散到存在于多晶硅薄膜3和制成门绝缘膜7的二氧化硅膜之间的界面处的悬空键中,使非键联状态的轨道和用于封端的氢原子连接。如上所述,在氢化过程中,通过在含氢等离子体的气氛中进行热处理,不仅供氢层8供应的氢而且含氢等离子体的气氛中提供的氢都可用于扩散,并且从而能够改善氢化效率。即使热处理温度从400℃降到300℃,也能够提高氢的扩散效率。另外,在图3D所示的沉积作为供氢层8的微晶薄膜18步骤后的各个步骤中,为了防止氢不必要的释放,优选在低于约400℃的温度下进行热处理。
然后如图5J所示,用光刻法在层间绝缘膜11上形成具有所需形状的抗蚀掩模层(图中未示出)后,用抗蚀掩模层通过以CF4和H2为刻蚀气的干蚀法选择性刻蚀层间绝缘膜11和门绝缘膜7,以形成分别将源区4和漏区5暴露出来的接触孔12A和12B。
然后如图5K所示,用溅射法在包含接触孔12A和12B表面的整个暴露表面上沉积膜厚为370nm-430nm的铝膜后,通过在铝膜上进行使其具有所需形状的图案刻蚀,同时形成通过接触孔12A与源区4连接的源电极13和通过接触孔12B与漏区5连接的漏电极14。
最后如图5L所示,用SiH4、NH3和H2作为反应气通过P-CVD法在包含源电极13和漏电极14的表面的整个暴露表面上沉积由膜厚为250nm-280nm的氮化硅膜制成的钝化膜15,以此得到该实施方案的TFT10。
如上所述,根据本发明第一个实施方案的TFT的生产方法,在图3D-3F所示的步骤中,在作为激活层的孤岛结构的多晶硅薄膜3上形成由二氧化硅膜制成的门绝缘膜7后,在门绝缘膜7上相继形成微晶硅薄膜18和硅化钨薄膜19,通过一般性使用沉积在硅化钨薄膜19上的具有所需形状的抗蚀掩模层20相继选择性刻蚀硅化钨薄膜19和微晶硅薄膜18,以形成门电极9和供氢层8,因此,不需要用光刻法形成供氢层8。另外,在第一个实施方案中,不再需要图11A-11E所示的传统方法中的下层多晶硅薄膜121及形成下层多晶硅薄膜121的P-CVD法。因此,可以避免因增加步骤而导致的产率下降,从而可以降低生产成本。
再者,根据第一个实施方案的TFT的生产方法,通过在含氢等离子体的气氛中在300℃-400℃的绝缘基底1上进行热处理,不仅供氢层8供应的氢而且含氢等离子体的气氛中提供的氢都可扩散到悬空键中,从而可以改善氢化效率。
因此,根据第一个实施方案的TFT 10,用于将氢扩散到多晶硅薄膜3和门绝缘膜7之间的界面中的供氢层8形成在门绝缘膜7和门电极9之间的位置处,在氢化过程中可以缩短氢的扩散距离。另外,如上所述,在作为激活层的孤岛结构的多晶硅薄膜3上形成由二氧化硅膜制成的门绝缘膜7后,在门绝缘膜7上相继形成微晶硅薄膜18和硅化钨薄膜19,通过一般性使用沉积在硅化钨薄膜19上的具有所需形状的抗蚀掩模层20相继选择性刻蚀硅化钨薄膜19和微晶硅薄膜18,以形成门电极9和供氢层8,因此,不需要用光刻法形成供氢层8,这样可以降低生产成本。因此,根据该实施方案的TFT,在不增加光刻法的情况下,供氢层的形成位置可以使氢的扩散距离缩短。
                    第二个实施方案
图6是示出本发明的第二个实施方案的TFT的生产方法中使用的主要步骤的流程图。第二个实施方案的TFT的生产方法与第一个实施方案最大的不同是只用供氢层供应的氢的扩散进行氢化,不用含氢等离子体的气氛中提供的氢。在第一个实施方案中,在图4H所示的步骤中,已经在多晶硅薄膜3上形成N型源区4和N型漏区5,然后在图4I所示的步骤中用P-CVD法在含氢等离子体的气氛中通过在绝缘基材1上的热处理进行氢化,与第一个实施方案的情况不同的是,在第二个实施方案的TFT的生产方法中,进行氢化的方法是,如图6所示用普通的加热系统在约400℃的温度下对绝缘基材1进行热处理。通过用加热系统进行热处理,使氢从供氢层8中释放出来,然后使氢扩散到存在于多晶硅薄膜3和作为门绝缘膜7的二氧化硅膜之间的界面处的悬空键中,使多晶硅的非键联状态的轨道和氢原子键联用于封端。为了提高氢的扩散效率,优选在300℃-400℃的温度下进行上述热处理。再者,在图3D所示的沉积作为供氢层8的微晶薄膜18步骤后的各个步骤中,为了防止氢不必要的释放,优选在低于约400℃的温度下进行热处理。
如上所述,根据第二个实施方案的TFT的生产方法,因为只用供氢层8供应的氢的扩散进行氢化,没有使用含氢等离子体的气氛中提供的氢。所以可以只用普通的加热系统进行氢化,不需要使用P-CVD法,这样可以用简单的方法进行氢化。另外,在氢化完成后,可以用几乎与第一个实施方案相同的方法重复图5J所示步骤后的各个步骤。
因此,用第二个实施方案的结构几乎可以得到与第一个实施方案相同的效果。另外,根据第二个实施方案,不需要使用P-CVD设备,从而可以简化氢化过程。
                    第三个实施方案
图7是示出本发明的第三个实施方案的TFT的生产方法中使用的主要步骤的流程图。第三个实施方案的TFT的生产方法与第一个实施方案的生产方法显著的不同是,层间电介质(第一绝缘膜)的形成步骤和氢化步骤是同时进行的。在第一个实施方案中,在图4H所示的步骤中,在多晶硅薄膜3上形成N型源区4和N型漏区5,然后在图4I所示的步骤中通过热处理进行氢化,与第一个实施方案的情况不同的是,在第三个实施方案的TFT的生产方法中,如图7所示,在图4G所示的第一个实施方案中使用的层间电介质11的形成和在约400℃的温度下对绝缘基材1通过热处理进行的氢化是同时完成的。通过进行热处理形成层间电介质11,同时,使氢从供氢层8中释放出来,然后使氢扩散到存在于多晶硅薄膜3和作为门绝缘膜7的二氧化硅膜之间的界面处的悬空键中,使多晶硅的非键联状态的轨道和氢原子连接用于封端。
为了提高氢的扩散效率,优选在400℃-300℃的温度下进行上述热处理。再者,在图3D所示的沉积作为供氢层8的微晶薄膜18步骤后的各个步骤中,为了防止氢不必要的释放,有必要在低于约400℃的温度下进行热处理。另外,如第一个实施方案所示,通过在含氢等离子体的气氛中形成层间电介质11的同时进行氢化,可以进一步改善氢化效率。
使用第三个实施方案的方法时,因为氢化和层间电介质11的形成是同时完成的,所以可以省去一个单独的氢化步骤,这样可以将氢化步骤简化。另外,在氢化步骤后,图4H所示的第一个实施方案中使用的步骤后的各个步骤可以重复进行。
因此,用第三个实施方案的结构几乎可以得到与第一个实施方案相同的效果。
                    第四个实施方案
图8是示出本发明的第四个实施方案的TFT的生产方法中使用的主要步骤的流程图。第四个实施方案的TFT的生产方法与第一个实施方案显著的不同是钝化膜(第二绝缘膜)的形成步骤和氢化步骤是同时进行的。在第一个实施方案中,在图4H所示的步骤中,在多晶硅薄膜3上形成N型源区4和N型漏区5,然后在图4I所示的步骤中通过热处理进行氢化,与第一个实施方案的情况不同的是,在第四个实施方案的TFT的生产方法中,如图8所示,在图5L所示的第一个实施方案中使用的钝化膜15的形成和在约400℃的温度下对绝缘基材1通过热处理进行的氢化是同时完成的。通过进行热处理形成钝化膜15的同时,使氢从供氢层8中释放出来,然后使氢扩散到存在于多晶硅薄膜3和作为门绝缘膜7的二氧化硅膜之间的界面处的悬空键中,使多晶硅的非键联状态的轨道和氢原子连接用于封端。
为了提高氢的扩散效率,优选在400℃-300℃的温度下进行上述热处理。再者,在图3D所示的沉积作为供氢层8的微晶薄膜18步骤后的各个步骤中,为了防止氢不必要的释放,有必要在低于约400℃的温度下进行热处理。另外,如第一个实施方案所示,通过在含氢等离子体的气氛中形成钝化膜15的同时进行氢化,可以进一步改善氢化效率。
根据第四个实施方案的方法,因为氢化和钝化膜15的形成是同时完成的,所以可以省去一个单独的氢化步骤,这样可以将氢化步骤简化。
因此,用第四个实施方案的结构几乎可以得到与第一个实施方案相同的效果。另外,根据第四个实施方案,因为省去了一个单独的氢化步骤,所以可以将氢化步骤简化。
很明显,本发明不局限于上述实施方案,在不背离本发明的范围和精神的情况下可以变化和改动。例如,上述实施方案中所述的各个底层绝缘膜、多晶硅薄膜、门绝缘膜、供氢层、门电极、层间电介质、源电极、漏电极、各种绝缘膜如钝化膜、导电膜的膜厚、沉积方法等是适用于本发明的组件或状态的例子,因此,它们都可以根据用途、领域等进行变化。在上述实施方案中,所示的一个例子是其中将氮化硅膜用于层间电介质或钝化膜,但是,可以用二氧化硅膜代替氮化硅膜。可以使用非上述实施方案中所述的绝缘膜,如由氮化硅膜和二氧化硅膜组成的层叠膜。另外,在上述实施方案中所述的一个例子是将铝用于源电极和漏电极,但是,可以用其它导电材料代替铝,如以铝为主要成分的铝合金、铜、以铜为主要成分的铜合金等。再者,形成在多晶硅薄膜上的导电型源区和漏区不仅可以是N型,而且可以是P型。

Claims (16)

1、一种薄膜晶体管,其包括:
其中形成有源区和漏区的多晶硅薄膜;和
形成在所述多晶硅薄膜上的门电极,在所述多晶硅薄膜和所述门电极之间插入有门绝缘膜;
其中,在所述门绝缘膜和所述门电极之间的位置处形成将氢供入所述多晶硅薄膜和所述门绝缘膜之间的界面中的供氢层。
2、根据权利要求1的薄膜晶体管,其中,所述供氢层的结构与所述门电极的结构大致相同。
3、根据权利要求1的薄膜晶体管,其中,所述门绝缘膜是由二氧化硅膜制成的。
4、一种薄膜晶体管的生产方法,该薄膜晶体管具有形成在多晶硅薄膜上的源区和漏区及形成在所述多晶硅薄膜中的门电极,并且在所述多晶硅薄膜和所述门电极之间插入有门绝缘膜,该方法包括:
在绝缘基材上形成具有所需形状的孤岛结构的多晶硅薄膜的步骤;
在所述多晶硅薄膜上形成所述的门绝缘膜后,在所述门绝缘膜上相继形成微晶硅薄膜和金属薄膜的步骤;
在所述金属薄膜上形成具有所需形状的抗蚀掩模层后,用所述抗蚀掩模层刻蚀所述金属薄膜以形成具有所需形状的所述门电极的步骤;
用所述抗蚀掩模层刻蚀所述微晶硅薄膜以形成与所述门电极的形状大致相同的供氢层的步骤;
在包含所述门电极表面的整个暴露表面上形成第一绝缘膜的步骤;
在所述多晶硅薄膜上选择性注入所需的导电型杂质以形成所述源区和所述漏区的步骤;和
在300-400℃下进行热处理以将氢从所述供氢层供入所述多晶硅薄膜和门绝缘膜之间的界面中的步骤。
5、根据权利要求4的薄膜晶体管的生产方法,其中,在含氢等离子体的气氛中进行供氢步骤。
6、根据权利要求4的薄膜晶体管的生产方法,该方法还包括在所述的供氢步骤后,在所述第一绝缘膜和所述门绝缘膜中以使所述源区和所述漏区暴露出来的方式形成接触孔的步骤,和形成通过其中的一个所述接触孔与所述源区连接的源电极和通过其它所述接触孔与所述漏区连接的漏电极的步骤,该方法还包括在包含所述源电极和所述漏电极表面的整个暴露表面上形成第二绝缘膜的步骤。
7、根据权利要求4的薄膜晶体管的生产方法,其中,在低于约400℃的温度下进行形成所述微晶硅薄膜步骤后的各个步骤。
8、根据权利要求4的薄膜晶体管的生产方法,其中,所述门绝缘膜包括二氧化硅膜。
9、一种薄膜晶体管的生产方法,该薄膜晶体管具有形成在多晶硅薄膜上的源区和漏区及形成在所述多晶硅薄膜中的门电极,并且在所述多晶硅薄膜和所述门电极之间插入有门绝缘膜,该方法包括:
在绝缘基材上形成具有所需形状的孤岛结构的多晶硅薄膜的步骤;
在所述多晶硅薄膜上形成所述的门绝缘膜后,在所述门绝缘膜上相继形成微晶硅薄膜和金属薄膜的步骤;
在所述金属薄膜上形成具有所需形状的抗蚀掩模层后,用所述抗蚀掩模层刻蚀所述金属薄膜以形成具有所需形状的所述门电极的步骤;
用所述抗蚀掩模层刻蚀所述微晶硅薄膜以形成与所述门电极的形状大致相同的供氢层的步骤;
在包含所述门电极表面的整个暴露表面上形成第一绝缘膜的步骤;
在所述多晶硅薄膜上选择性注入所需的导电型杂质以形成所述源区和所述漏区的步骤;
其中,形成所述第一绝缘膜的步骤是在300-400℃下进行的,用于将所述的氢从所述供氢层供入所述多晶硅薄膜和所述门绝缘膜之间的界面中。
10、根据权利要求9的薄膜晶体管的生产方法,其中,在含氢等离子体的气氛中的步骤包含在所述的形成所述第一绝缘膜以供氢的步骤中。
11、根据权利要求9的薄膜晶体管的生产方法,其中,所述门绝缘膜包括二氧化硅膜。
12、一种薄膜晶体管的生产方法,该薄膜晶体管具有形成在多晶硅薄膜上的源区和漏区及形成在所述多晶硅薄膜中的门电极,并且在所述多晶硅薄膜和所述门电极之间插入有门绝缘膜,该方法包括:
在绝缘基材上形成具有所需形状的孤岛结构的多晶硅薄膜的步骤;
在所述多晶硅薄膜上形成所述门绝缘膜后,在所述门绝缘膜上相继形成微晶硅薄膜和金属薄膜的步骤;
在所述金属薄膜上形成具有所需形状的抗蚀掩模层后,用所述抗蚀掩模层刻蚀所述金属薄膜以形成具有所需形状的所述门电极的步骤;
用所述抗蚀掩模层刻蚀所述微晶硅薄膜以形成与所述门电极的形状大致相同的供氢层的步骤;
在包含所述门电极表面的整个暴露表面上形成第一绝缘膜的步骤;
在所述多晶硅薄膜上选择性注入所需的导电型杂质以形成所述源区和所述漏区的步骤;
其中,所述形成第二绝缘膜的步骤是在300-400℃下进行的,用于将氢从所述供氢层供入所述多晶硅薄膜和所述门绝缘膜之间的界面中。
13、根据权利要求12的薄膜晶体管的生产方法,其中,在含氢等离子体的气氛中的步骤包含在所述的形成所述第一绝缘膜以供氢的步骤中或包含在所述的形成所述第二绝缘膜的步骤中。
14、根据权利要求12的薄膜晶体管的生产方法,其中,所述门绝缘膜包括二氧化硅膜。
15、一种薄膜晶体管的生产方法,该薄膜晶体管具有形成在多晶硅薄膜上的源区和漏区及形成在所述多晶硅薄膜中的门电极,并且在所述多晶硅薄膜和所述门电极之间插入有门绝缘膜,该方法包括:
在绝缘基材上形成具有所需形状的孤岛结构的多晶硅薄膜的步骤;
在所述多晶硅薄膜上形成所述门绝缘膜后,在所述门绝缘膜上相继形成微晶硅薄膜和金属薄膜的步骤;
在所述金属薄膜上形成具有所需形状的抗蚀掩模层后,用所述抗蚀掩模层刻蚀所述金属薄膜以形成具有所需形状的所述门电极的步骤;
用所述抗蚀掩模层刻蚀所述微晶硅薄膜以形成与所述门电极的形状大致相同的供氢层的步骤;
在包含所述门电极表面的整个暴露表面上形成第一绝缘膜的步骤;
在所述多晶硅薄膜上选择性注入所需的导电型杂质以形成所述源区和所述漏区的步骤;
其中,形成所述微晶硅薄膜的步骤后的任一步骤都是在300-400℃下进行的,用于将氢从供氢层供入所述多晶硅薄膜和所述门绝缘膜之间的界面中。
16、根据权利要求15的薄膜晶体管的生产方法,其中,所述门绝缘膜包括二氧化硅膜。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100350629C (zh) * 2004-07-14 2007-11-21 友达光电股份有限公司 半导体元件与其中的多晶硅薄膜晶体管及其制造方法
US7786552B2 (en) 2005-06-10 2010-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having hydrogen-containing layer
CN101958250A (zh) * 2010-06-28 2011-01-26 四川虹视显示技术有限公司 低温多晶硅tft的制作工艺
CN104091783A (zh) * 2014-06-26 2014-10-08 京东方科技集团股份有限公司 Tft阵列基板的制作方法、tft阵列基板和显示面板
CN107507869A (zh) * 2017-09-20 2017-12-22 武汉华星光电半导体显示技术有限公司 低温多晶硅薄膜晶体管及其制备方法和阵列基板
CN108987265A (zh) * 2018-06-26 2018-12-11 武汉华星光电半导体显示技术有限公司 显示器件制造方法及装置
US10340387B2 (en) 2017-09-20 2019-07-02 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Low temperature poly-silicon thin film transistor, manufacturing method thereof, and array substrate

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005072264A (ja) * 2003-08-25 2005-03-17 Seiko Epson Corp トランジスタの製造方法、トランジスタ、回路基板、電気光学装置及び電子機器
JP5243046B2 (ja) 2006-01-25 2013-07-24 シャープ株式会社 半導体装置の製造方法、及び、半導体装置
JP5344205B2 (ja) 2006-03-22 2013-11-20 Nltテクノロジー株式会社 積層配線、該積層配線を用いた半導体装置及びその製造方法
JP4960330B2 (ja) * 2008-10-21 2012-06-27 株式会社Adeka ポジ型感光性組成物及び永久レジスト
US8669644B2 (en) * 2009-10-07 2014-03-11 Texas Instruments Incorporated Hydrogen passivation of integrated circuits
US8530273B2 (en) * 2010-09-29 2013-09-10 Guardian Industries Corp. Method of making oxide thin film transistor array
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2013070100A (ja) * 2013-01-09 2013-04-18 Nlt Technologies Ltd 積層配線、該積層配線を用いた半導体装置及びその製造方法
KR20180072901A (ko) * 2016-12-21 2018-07-02 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3688758T2 (de) * 1985-04-08 1994-02-10 Hitachi Ltd Dünnfilmtransistor auf isolierendem Substrat.
JPS62204575A (ja) 1986-03-05 1987-09-09 Matsushita Electric Ind Co Ltd 薄膜半導体装置およびその製造方法
JPS6354773A (ja) 1986-08-25 1988-03-09 Hitachi Ltd 薄膜トランジスタの製造方法
JPH0458564A (ja) 1990-06-28 1992-02-25 Seiko Epson Corp 薄膜半導体装置の製造方法
US5576222A (en) * 1992-01-27 1996-11-19 Tdk Corp. Method of making a semiconductor image sensor device
JPH05235353A (ja) 1992-02-21 1993-09-10 Seiko Epson Corp アクティブマトリックス基板とその製造方法
JP3171673B2 (ja) 1992-07-16 2001-05-28 シャープ株式会社 薄膜トランジスタ及びその製造方法
JPH0677484A (ja) 1992-08-27 1994-03-18 Sharp Corp 薄膜トランジスタ及びその製造方法
JPH06209012A (ja) * 1993-01-11 1994-07-26 Sharp Corp 半導体装置の製造方法
JP2898167B2 (ja) * 1993-04-28 1999-05-31 シャープ株式会社 薄膜トランジスタの製造方法
US5663077A (en) * 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
JPH07106582A (ja) 1993-09-29 1995-04-21 Sanyo Electric Co Ltd 薄膜トランジスタの製造方法
JP3086579B2 (ja) 1993-12-28 2000-09-11 シャープ株式会社 薄膜トランジスタの製造方法
US5620906A (en) * 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
JPH07249772A (ja) 1994-03-14 1995-09-26 Sanyo Electric Co Ltd 多結晶シリコン薄膜トランジスタ及びその製造方法
KR100327086B1 (ko) * 1994-06-15 2002-03-06 구사마 사부로 박막 반도체 장치의 제조방법, 박막 반도체 장치,액정표시장치 및 전자기기
JP3330255B2 (ja) 1995-04-26 2002-09-30 シャープ株式会社 半導体装置の製造方法
JPH098313A (ja) * 1995-06-23 1997-01-10 Sharp Corp 半導体装置の製造方法および液晶表示装置の製造方法
US5771110A (en) * 1995-07-03 1998-06-23 Sanyo Electric Co., Ltd. Thin film transistor device, display device and method of fabricating the same
JP3210568B2 (ja) * 1996-03-15 2001-09-17 松下電器産業株式会社 薄膜トランジスタの製造方法と薄膜トランジスタアレイの製造方法と液晶表示装置の製造方法
JP3282582B2 (ja) * 1998-04-21 2002-05-13 日本電気株式会社 トップゲート型薄膜トランジスタ及びその製造方法
JP4493778B2 (ja) * 1999-01-26 2010-06-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6399988B1 (en) * 1999-03-26 2002-06-04 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor having lightly doped regions
US20020020840A1 (en) * 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
JP2001326357A (ja) 2000-05-16 2001-11-22 Toshiba Corp 薄膜トランジスタの製造方法
US7078321B2 (en) * 2000-06-19 2006-07-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP3357038B2 (ja) * 2001-05-16 2002-12-16 松下電器産業株式会社 薄膜トランジスタの製造方法と液晶表示装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100350629C (zh) * 2004-07-14 2007-11-21 友达光电股份有限公司 半导体元件与其中的多晶硅薄膜晶体管及其制造方法
US7786552B2 (en) 2005-06-10 2010-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having hydrogen-containing layer
CN101958250A (zh) * 2010-06-28 2011-01-26 四川虹视显示技术有限公司 低温多晶硅tft的制作工艺
CN101958250B (zh) * 2010-06-28 2013-07-17 四川虹视显示技术有限公司 低温多晶硅tft的制作工艺
CN104091783A (zh) * 2014-06-26 2014-10-08 京东方科技集团股份有限公司 Tft阵列基板的制作方法、tft阵列基板和显示面板
CN107507869A (zh) * 2017-09-20 2017-12-22 武汉华星光电半导体显示技术有限公司 低温多晶硅薄膜晶体管及其制备方法和阵列基板
WO2019056622A1 (zh) * 2017-09-20 2019-03-28 武汉华星光电半导体显示技术有限公司 低温多晶硅薄膜晶体管及其制备方法和阵列基板
US10340387B2 (en) 2017-09-20 2019-07-02 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Low temperature poly-silicon thin film transistor, manufacturing method thereof, and array substrate
CN108987265A (zh) * 2018-06-26 2018-12-11 武汉华星光电半导体显示技术有限公司 显示器件制造方法及装置
WO2020000597A1 (zh) * 2018-06-26 2020-01-02 武汉华星光电半导体显示技术有限公司 显示器件制造方法及装置
US10886131B2 (en) 2018-06-26 2021-01-05 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Display device manufacturing method and display device manufacturing apparatus

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