KR100306527B1 - 박막반도체장치의제조방법,박막반도체장치 - Google Patents

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Abstract

저렴한 유리 기판의 사용이 가능한 저온 프로세스를 사용하여 고성능의 박막 반도체 장치를 제조하므로, 실리콘막을 450℃ 미만으로 형성하여 결정화한후, 공정 최고 온도를 350℃ 이하로한 조건하에서 박막 반도체 장치를 제조한다.
본 발명을 액티브.매트릭스 액정표시장치의 제조에 적용한 경우에는 대형이고 고품질인 액정표시장치를 용이하고 또한 안정적으로 제조하는 것이 가능하다. 또한, 다른 전자회로의 제조에 적용한 경우에도 고품질인 전자 회로를 용이하고 또한 안정적으로 제조 하는 것이 가능하다.

Description

박막 반도체 장치의 제조방법, 박막 반도체 장치
제 1A 도 내지 제 1D 도는 본 발명의 일실시예를 나타내는 박막 반도체 장치 제조의 각 공정에서의 소자 단면도.
제 2 도는 본 발명에 사용한 PECVD 장치를 나타내는 도시도.
제 3A 도 및 제 3B 도는 본 발명에 의한 LPCVD 장치의 막 형성실과 그의 내부를 나타내는 도시도.
제 4 도는 열 환경에 의한 기판의 반대편을 설명한 도시도.
제 5 도는 본원 발명의 효과를 설명한 도시도.
발명을 실시하기 위한 최량의 형태
첨부한 도면을 참조하여 본 발명을 보다 상세히 설명한다.
(실시예 1)
제 1A 도 내지 제 1D 도는 MIS 형 전계 효과 트랜지스터를 형성하는 박막 반도체 장치의 제조 공정을 단면으로 표시한 도면이다.
본 실시예 1 에서는 기판(101)으로서 235mm □ 의 무알칼리 유리(일본 전기 소자사 OA-2)를 이용했지만, 공정 최고 온도에 견딜 수 있는 기판이라면, 기판의 종류나 크기는 문제가 되지 않는다. 먼저, 기판(101)상에 상압 화학 기상 증착법(APCVD 법)이나 PECVD 법 혹은 스퍼터법등으로 기초 보호막으로 된 이산화 규소막(SiO2막)(102)을 형성한다. APCVD 법에서는 기판 온도 250℃ 에서 450℃ 정도로 모노시란(SiH4)이나 산소를 원료로서 SiO2막을 증착할 수 있다. PECVD 법이나 스퍼터법에서는 기판 온도를 실온에서 400℃ 로 하는 것이 가능하다. 본 실시예 1에서는 APCVD 법으로 SiH4와 O2를 원료 가스로서 300 ℃ 에서 2000Å 의 SiO2막을 증착한다.
다음에, 박막 반도체 장치의 능동층으로 하는 진성실리콘막은 500Å 정도 증착한다. 진성실리콘막은 고진공형 LPCVD 장치에서, 원료 가스인 디시란(Si2H6)을 200sccm 흘려 증착 온도 425℃ 로 58 분간 증착한다. 본 실시예 1 에서 사용한 고진공형 LPCVD 장치는 184.51 의 용적을 갖는다. 17 장의 기판은 표면측을 하향으로 하고, 250℃ 로 유지된 반응실에 삽입된다. 기판 삽입후, 터보 분자 펌프의 운전을 개시하고, 정상 회전에 달한 후, 누설 검사를 2 분간 실시한다. 이때 탈가스 등의 누설 속도는 3.1 × 10-5torr/min 이다. 그후 삽입 온도의 250℃ 에서 증착 온도의 425℃ 까지 1 시간 소비하여 승온한다. 승온의 최초 10 분간은 반응실에 가스를 전부 도입하지 않고, 진공중으로 승온한다. 승온 개시후 10 분후의 반응실 도달 최저 배경 압력은 5.2 × 10-7torr이다. 또한, 잔여 50 분간의 승온 기간에는 순도 99.9999% 이상의 질소 가스를 300sccm 계속 흘린다. 이때의 반응실내의 평형 압력은 3.0 × 10-3torr이다. 증착 온도 도달 후, 원료 가스인 Si2H6을 200sccm 으로 순도 99.9999% 이상의 희유용 헬륨(He)을 1000sccm 흘리고, 실리콘막을 58 분간 증착한다. Si2H6등의 가스를 반응실에 도입한 직후의 압력은 767mtorr이다. 원료 가스등을 도입한 57 분 후의 압력은 951mtorr이다. 이렇게 얻어진 실리콘막의 막 두께는 501Å 이고, 기판의 주변부 7mm 를 제외한 221mm □ 의 정사각형 영역내에서의 막 두께 변동은 ±5Å 미만이다. 본 실시예 1 에서는 LPCVD 법으로 실리콘막을 형성했지만, 형성 방법은 그것에 국한되지 않고, PECVD 법이나 스퍼터법에 의해도 좋다. PECVD 법이나 스퍼터법에서는 실리콘막 형성 온도를 실온에서 350℃ 정도로 하는 것이 가능하다.
이렇게 얻어진 실리콘막은 고순도의 a-Si 막이다. 다음에 a-Si 막에 광학 에너지 또는 전자파 에너지를 단시간 조사하여 a-Si 을 결정화하여, 다결정 실리콘(poly-Si)으로 질을 바꾼다. 본 실시예 1 에서는 크세논 · 클로라이드(XeCl)의 엑시머 ·레이저(파장 308nm)를 조사한다. 레이저 펄스의 강도 반값 폭은 45ns 이다. 조사 시간이 매우 단시간이므로, a-Si 의 poly-Si 로의 결정화에 즈음하여 기판이 열을 받지 않으며, 따라서 기판의 변형 등도 생기지 않는다. 레이저 조사는 기판을 실온(25 ℃)으로 하여 공기중에서 행한다. 레이저 조사의 1 회의 조사 면적은 8mm □ 의 정사각형이고, 각 조사마다 4mm 겹치지 않게 행한다. 최초로 수평 방향(Y 방향)으로 주사한 후, 다음에 수직 방향(X 방향)으로 4mm 겹치지 않게 하고, 다시 수평 방향으로 4mm 겹치지 않게 주사하여, 이후 이런 주사를 반복하여 기판 전면에 1 회 레이저 조사를 행한다. 제 1 회의 레이저 조사 에너지 밀도는 160mJ/㎠이다. 제 1 회의 레이저 조사가 종료된 후, 에너지 밀도는 275mJ/㎠ 로 하여 제 2회의 레이저 조사를 전면에 행한다. 주사 방법은 제 1 회의 레이저 조사와 같이 8mm □ 의 정사각형 조사 영역을 Y 방향과 X 방향으로 4mm 겹치지 않게 주사한다. 2 단계 레이저 조사에 의해 기판 전체가 a-Si 에서 poly-Si 로 균일하게 결정화된다. 본 실시예 1 에서는 광학 에너지 또는 전자파 에너지로서 XeCl 엑시머 ·레이저를 이용했지만, 에너지 조사 시간이 수십초이내이면 그의 에너지원에는 구해받지 않는다. 예를 들면, ArF 엑시머 레이저나, XeF 엑시머 레이저, KrF 엑시머 ·레이저, YAG 레이저, 탄산 가스 레이저, Ar 레이저, 색소 레이저등의 각종 레이저, 혹은 아크 램프나 텅스텐 램프등의 램프광을 조사하여도 좋다. 아크 램프 조사를 행하는 경우 램프 출력을 1KW/㎠ 정도 이상으로 하여, 조사 시간을 45 초 정도로 하는 것에서 a-Si 로부터 poly-Si 로의 막질 개변이 진행된다. 이 결정화에 즈음하여도 에너지 조사 시간은 단시간이며, 기판의 열에 의한 변형이나 구멍은 생기지 않는다. 다음에 실리콘막을 패터닝하여, 트랜지스터의 능동층으로 된 채널부 반도체 막(103)을 작성한다(제 1A도).
그후 ECR-PECVD 법이나 PEDCVD 법 등으로 게이트 절연막(104)을 형성한다. 본 실시예 1 에서는 게이트 절연막 으로서 SiO2막을 사용하고, PECVD 법으로 1200Å 막 두께로 증착한다(제 1B 도). 기판을 PECVD 장치에 설치 직전에는, 기판을 1.67% 의 불화 수소 산수 용액에 20 초간 침투시켜 반도체 표면의 자연 산화막을 없앤다. 산화막 제거로부터 기판을 PECVD 장치의 로트 록실에 들여 보내기 까지의 시간은 약 15 분 정도이다. 이 시간은 가능한한 짧으면 MOS 계면 청정화의 시점에서 바람직하고, 최장에서도 30 분 정도 이내가 좋다. PECVD 법에서는 원료 가스로서 모노시란(SiH4)과 소기 가스(N2O)를 사용하여 기판 온도 300℃ 에서 형성한다. 플라즈마는 13.56MHz 의 rf 파에 의해 출력 900W, 진공도 1.50torr의 조건으로 이루어진다. SiH4의 유량은 250sccm 이고 N2O 의 유량은 7000sccm 이다. SiO2막의 막형성 속도는 48.3Å/S 이다. SiO2를 이들 조건에서 막형성 직전과 직후에는 실리콘막 및 형성 산화막에 산소 플라즈마를 조사하여, MOS 계면 및 산화막을 개선시킨다. 본 실시예 1 에서는 원료 가스로서 모노시란과 소기 가스를 사용했지만, 이들에 국한되지 않고 TEOS [Si - (0 - CH2- CH3)4]등의 유기시란과 산소등의 산화성 기체를 사용해도 좋다. 여기서는 범용성이 높은 PECVD 장치를 이용했지만 ECR-PECVD 장치에 의해 절연막을 형성하여도 좋다. 어떤 CVD 장치나 원료 가스를 사용하는 경우에 있어서도, 절연막 형성 온도는 350 ℃ 이하가 좋다. 이것은 MOS 계면이나 게이트 절연막의 열 열화를 막는데 중요하다. 이하의 전체적인 공정에 대해서도 적용된다. 게이트 절연막 형성후의 전체적인 공정 온도는 350 ℃ 이하로 억제해야 한다. 이러한 것에 의해 보다 고성능인 박막 반도체 장치를 용이하게, 또한 안정적으로 제조할 수 있다.
계속해서, 게이트 전극(105)으로 된 박막을 스퍼터법 연착법 혹은 CVD 법 등으로 증착한다. 본 실시예 1 에서는 게이트 전극 재료로서 탄탈(Ta)을 선택하여, 스퍼터법으로 5000Å 증착한다. 스퍼터링할 때의 기판 온도는 180℃ 이고 스퍼터 가스로서는 질소(N2)를 6.7% 함유한 아르곤(Ar)을 이용했다. 아르곤중의 질소 함유량은 5.0% 에서 8.5% 가 최적이다. 이런 조건으로 얻어진 탄탈막의 결정 구조는 주로 α 구조로 되고, 그의 비저항은 40μΩm이다. 따라서, 본 실시예 1에 있어서 게이트 전극의 시트 저항은 0.8Ω/□ 이다.
게이트 전극으로 된 박막을 증착후 패터닝을 행하고, 진성실리콘막에 파켓형 질량히 분리형의 이온 주입 장치(이온 ·도핑법)를 이용하여 원소 등의 불순물 이온주입(106)을 행하고, 소스 ·드레인 영역(107) 및 채널 영역(108)을 형성한다 (제 1C 도). 본 실시예 1 에서는 NMOS TFT의 작성을 목표로 하므로, 원료 가스로서는 수소중에 희유된 농도 5% 의 포스핀 (PH3)을 사용하고, 고주파 출력 38W, 가속 전압 80kV로 5 x 10151/㎠ 의 농도로 된다. 고주파 출력은 20W 에서 150W 정도의 적당한 값이 이용된다. PMOS TFT 를 작성하는 경우는, 원료 가스로서 수소중에 희유된 농도 5% 의 디보란 (B2H6)을 이용하고, 고주파 출력은 20W 에서 150W로 하고, 가속 전압 60kV 로 5 × 10151/㎠ 정도의 농도로 된다. 또한, CMOS TFT 를 작성할때는 폴리이미드 수지등의 적당한 마스크재를 이용하여 NMOS 또는 PMOS 의 한편을 서로 마스크로 덮고, 상술한 방법으로 각각의 이온 주입을 행한다.
다음에 층간 절연막(109)을 5000Å 증착한다. 본 실시예 1 에서는 층간 절연막으로서 SiO2를 PECVD 법으로 형성한다. PECVD 법에서는 원료 가스로서 TEOS[Si - (0 - CH2- CH3)4]와 산소(O2)을 사용하여 기판 온도 300℃ 에서 형성한다. 플라즈마는 13.56MHz 의 rf 파에 의해, 출력 800W, 진공도 8.0torr의 조건에서 발생한다. TEOS 의 유량은 200sccm 이고 O2의 유량은 8000sccm 이다. 이때 SiO2막의 막형성 속도는 120Å/S 이다. 이런 이온 주입과 층간 절연막 형성후. 산소 분위기 하에서 300℃ 에서 1 시간 열처리를 행하여 주입 이온의 활성화 및 층간 절연막의 구움을 행한다. 이런 열처리 온도는 300℃ 에서 350℃ 가 좋다. 그후, 접촉홀을 열고, 소스 ·드레인을 꺼내어 전극(110)을 스퍼터법 등으로 형성하고, 박막 반도체 장치가 완성한다. [제 1 도(D)] 소스 ·드레인을 꺼내어 전극으로서는 인듐석 산화물(ITO)이나 알루미늄(Al)이 이용된다. 이들 반도체 스퍼터시의 기판 온도는 100℃ 에서250℃ 정도이다.
이와 같이 하여 시작한 박막 반도체 장치의 트랜지스터 특성을 측정하고, 소스 ·드레인 전압 Vds = 4V, 게이트 전압 Vgs = 10V 이고 트랜지스터를 온시킨 때의 소스 ·드레인 전류 (Ids)를 온 전류(10N)로 정의하고, 95% 의 신뢰 계수로서 10N = (23.3 +1.73, -1.51) x 10-6A 이다. 또, Vds = 4V, Vgs = OV 로 트랜지스터를 오프시킨 때의 오프 전류는 IOFF = (1.16 + 0.38, -0.29) X 10-12A 이다. 여기서, 측정은 온도 25℃ 로, 채널부의 길이(L)= 10㎛, 폭(W) = 10㎛ 의 트랜지스터에 대해 된다. 포화 전류 영역에서 구해진 유효 전자 이동도(J.Levinson 등의 J. Appl, Phys, 53, 1193' 82)은 μ = 50.92 ±3.26㎠/V sec 이다. 한편, 종래 기술의 저온 프로세스 poly-Si TFT 에 있어서는 ION= (18.7 + 2.24, -2.29) x 10-6A, IOFF= (4.85 + 3.88, -3.27) x 10-12이다. 이와 같이 본 발명에 의해 고이동도를 갖고, 게이트 전압의 10V 의 변조에 대해서 Ids 가 7 이상 변화하여, 다음에 불균일이 적어 우량하고 균일한 박막 반도체 장치를 공정 최고 온도를 425℃ 이하로 하고, 특히 공정 최고 온도로 유지하는 기간을 수시간 이내로 하는 저온 공정으로 시작하여 현실화한다. 앞서 설명한 바와 같은 레이저 결정화의 균일성은 기판내, 로트간을 묻는데 중요한 과제이다. 그런데, 본 발명에 의하면, 온전류도 오프 전류도 그들의 이탈을, 대폭 저감시킬 수 있다. 특히, 오프 전류의 균일성은 종래 기술에 비해 현저히 개선되고, LCD 에 본 발명의 박막 반도체 장치를 적용한 경우, LCD 화면 전체에 퍼져 균일한 고화질이 얻어지게 된다. 또, 균일성의 개선은 레이저원의 변동에 대해 초기 실리콘막이 안정하게 되는 것을 의미하여, 즉 로트간의 변동에 대해서도 본 발명은 현저히 개선된다. 이와 같이 본 발명에 의해 레이저 조사등의 에너지 조사를 이용한 실리콘의 결정화를 최대한 안정적으로 실시할 수 있다. 발명자의 실험에 의하면 초기 실리콘막을 450℃ 미만의 저온으로, 또한 실리콘막의 증착 속도를 2Å/min 정도 이상으로 형성한 때에 레이저의 변동에 대해 안정하고, ECR-PECVD 장치를 이용하여 형성한 SiO2막을 게이트 절연막으로 이용해도 양호한 트랜지스터 특성을 갖는 박막 반도체 장치가 작성되는 것이 판명되었다. 이렇게 얻어진 poly-Si 막은 후술하는 바와 같이 이온 ·도핑법에 의한 라이트리 ·도프트 ·트레인(LDD) 구조 작성에 대해서도 안정하고 그의 활성화도 용이하다. 이것은 그러한 조건하에 형성된 a-Si 막은 미세 결정자를 포함하지 않고 완전한 비정질 구조를 가지며, 또한, a-Si 막을 구성하는 각 구성의 필요인자가 큰 덩어리로서 이루어져 있는 것에 원인이 있다. a-Si 막이 미세 결정자를 포함하지 않는 고로, 에너지 조사에 수반하여 결정화는 조사 영역내에서 균일하게 진행한다. 동시에, a-Si 막이 큰 덩어리로 구성되므로, 결정화한 때의 각 결정 입자의 크기가 커지고, 고성능의 전기 특성을 얻을 수 있기 때문이다. 즉, 초기 a-Si 막의 막형성 조건을 최적화하는 것으로 이상적인 a-Si 막을 얻고, 이들을 결정화시키는 것에 의해 균일하고 고품질의 poly-Si 막이 얻어진다. 종래 기술에 따른 a-Si 막은 LPCVD 법으로 증착 온도를 550℃ 정도, 혹은 PECVD 법에 있어서도 기판 온도를 400℃ 정도로 하면 초기 a-Si 막의품질에 관해 하등의 배려가 없어서, 앞서 설명한 바와 같은 문제가 생긴다. 본 발명의 요지는 poly-Si 막 형성후의 공정 온도를 350℃ 이하로 한다. 이것에 의해 MOS 계면이나 절연막 질을 안정화할 수 있다. 그 의미에 있어서, 본 발명은 제 1A 도 내지 제 1D 도에 도시한 바와 같이, 게이트형 TFT 에 대해서 특히 유효하다. 하부 게이트형 TFT 의 경우, 게이트 절연막 형성후에 실리콘막이 증착되고, 다음에 그후 레이저 조사등의 결정화가 행해지므로, MOS 계면이나 게이트 절연막의 일부는 필연적으로 1000℃ 근처의 고온 열 환경으로 단시간으로도 이루어진다. 이런 열 환경은 MOS 계면을 거칠게 하고, 다음에는 MOS 계면 근방의 절연막의 화학 조성이나 결합 상태를 변화시킨다. 이런 결과 트랜지스터 특성이 악화되며, 불균일이 커지는 것의 폐해를 초래한다.
(실시예 2)
본 발명의 다른 실시예를 제 1A 도 내지 제 1D 도를 사용하여 설명한다.
본 실시예 2 에서는 기판(101)으로서 300mm x 300mm 의 무알칼리 유리(일본 전기소자나 OA-2)와 300mm x 300mm 의 결정화 유리[(주) 오하라 TRC-5]를 이용한다. OA-2 의 변형점은 650℃ 이고, TRC-5 는 결정화 유리 때문에 변형점은 정의할 수 없지만, 700℃ 정도까지의 온도는 전부 기판의 변형 이나 왜곡은 인지되므로, 실질적인 변형 점은 700℃ 정도 이상이다. 먼저, 기판(101)상에 PECVD 법으로 기초 보호막으로 된 산화 규소막(102)을 형성한다. 산화 규소막의 형성 조건은 실시예 1 의 게이트 절연막 형성 조건과 같다. 산화 규소막의 막 두께는 300nm 이고, 그의 표면 조도는 중심선 평균 조도가 0.98nm 이다. 실시예 1 의 게이트 절연막과 마찬가지로 산화막 형성의 직전과 직후에 산소 플라즈마를 각기 15 초간 조사한다.
다음에 박막 반도체 장치의 능동층으로 되는 진성실리콘막을 500Å 정도 증착한다. 진성실리콘막은 실시예 1 과 같이 (2 - 3)항에서 설명한 고진공형 LPCVD 장치에서, 원료 가스인 디시란(Si2H6)을 400sccm 흘려 증착 온도 425℃, 압력 320mtorr로 증착한다. 증착 온도는 1.30nm/min 이다. 35 장의 OA-2 기판과 35 장의 TRC-5 기판은 각기 1 장씩 2 장 1 조로서, TRC-5 기판을 하측으로 하고 (TRC-5 기판의 표면이 하향), OA-2 기판을 상측(OA-2 기판의 표면이 상향)으로 배면 끼리 겹치고, 기판 간격 10mm 으로 250℃ 로 유지된 막형성실에 설치된다. 막형성실내에서 반도체막이 형성되는 부분의 면적은 88262㎠ 이고, 단위 면적당 디시란 유량은 4.53 × 10-3sccm/㎠ 이다. 기판 설치후 삽입 온도 250℃ 에서 증착 온도의 425℃ 까지 1시간에 걸쳐 온도를 높이고, 425℃에서 열 평행 상태가 얻어진 후 실리콘막을 40 분간 증착한다. 막형성중의 압력은 LPCVD 장치의 압력 조정기에 의해 320mtorr로 보존된다. 이와 같이 증착된 실리콘막의 막 두께는 52.4nm 이다.
다음에, a-Si 막에 광학 에너지 또는 전자파 에너지를 단시간 조사하여 a-Si을 용융 결정화하고, 다결정 실리콘(poly-Si)으로 개질한다. 본 실시예 2 에서도 크세논 · 클로라이드(XeCl)의 엑시머 ·레이저(파장 308nm)를 조사한다. 레이저 조사 직전에는 기판을 1.67% 의 불화수소산 수용액에 20 초간 침투시켜 반도체막 표면의 자연 산화막을 없앤다. 산화막 제거에서 레이저 조사까지의 시간은 약 20 분이다. 반도체막의 결정화가 종료한 후, 이하 실시예 1 과 전부 같은 공정으로 프로세스에 의한 poly-Si TFT 를 제조한다.
이와 같이 하여 시작된 박막 반도체 장치의 트랜지스터 특성을 측정한 경우, 온 전류는 95% 의 신뢰 계수로 ION= (41.9 + 2.60, -2.25) x 10-6A 이다. 또, 오프 전류는 IOFF= (6.44 + 2.11, -1.16) X 10-13A 이다. 여기서, 측정 조건은 실시예 1과 동일하다. 유효 전자이동도는 μ=90.l3±4.61㎠/v.sec이고, 매우 우량한 박막 반도체 장치가 간단한 공정으로 특히 안정적으로 제조된다.
(실시예 3)
실시예 1 에 상술한 방법으로 poly-Si 막을 형성한 후, 이 poly-si 막을 패터닝하지 않고 실시예 1 에서 상술한 게이트 절연막에 상당하는 SiO2막을 증착하고, 더구나 실시예 1 에서 상술한 이온 ·도핑법으로 poly-Si 막에 PH3등의 불순물 이온을 주입한다. poly-Si 막이나 SiO2막의 막 두께 및 막형성 조건은 실시예 1과 전부 동일하다. 불순물 이온 주입 조건도 주입량을 3 x 1013cm-2로 한 다른 것은 실시예 1 의 이온 주입과 같다. 본 실시예 3 은 실시예 1 에서 설명한 TFT 로 LDD 영역을 작성하는 것에 상당한다. 이온 주입 후, 역시 실시예 1 과 마찬가지로 산소중에서 300℃ 로 1 시간 열처리한다. 그후 절연막을 벗기고, 이온을 함유한 n 형 poly-Si 막의 시트 저항을 측정한 결과, 기판의 주변부 7mm 를 제외한 221mm □의 정사각형 영역내에서 시트 저항값은 95% 의 신뢰 계수로 (14 ± 2.6) KΩ/□이다.종래에는 SSDM'93 (고형 디바이스 및 물질 1993) 437 페이지에 기재되어 있는 바와 같이 수소 주입을 하는 등의 특수 공정을 부가하면, 활성화 할 수 없다. 특히, 그때의 시트 저항값은 50KΩ 이상으로 높고, 그의 불균일도 10KΩ 이상이다. 이것에 대해 본 발명에서는 이온 ·도핑법으로 단순히 저저항인 LDD 영역을 작성할 수 있고, 그의 불균일도 종래의 4분의 1 이하로 할 수 있다.
(실시예 4)
본 실시예 4 에서는 13.56MHz 의 rf 파를 이용한 PECVD 법으로 기초 보호막과 반도체막을 연속으로 형성하고, 그의 결정화를 실시하여 박막 반도체 장치를 작성한다.
기판(101)은 360mm x 465mm x 0.7mm 의 무알칼리 유리를 사용한다. 유리 기판을 PECVD 장치에 설치하기 전에 그의 기판 1 장 전에 막형성된 박막을 막형성실에서 없앤다. 즉, 막형성실의 세정을 15 초간 행한다. 세정 조건은 rf 출력 1600W (0.8W/㎠), 전극간 거리 40mm, NF3유량 3200sccm, 아르곤 유량 800sccm, 압력 1.0torr이다. 다음에 진공화를 15 초간 한 후에 막형성실에 침투막으로서 질화 규소막을 15 초간 증착한다. 증착 조건은 rf 출력 300W (0.15W/㎠), 전극간 거리 40mm, 압력 1.2torr, 질소 유량 3500sccm, 암모니아 유량 500sccm, 노모시란 유량 100sccm 이다. 진공화를 15 초간 한 후에 기판을 막형성실에 설치한다. 로트록실에 준비된 기판이 막형성실에 설치되기까지의 시간은 약 10 초간이다. 기초 보호막 증착전에 안정화 기간을 30 초간 준비한다. 안정화 기간은 플라즈마를 일으키지 않는 것을 제외하고 전부 프로세스 ·파라미터는 기초 보호막의 증착 조건과 동일하다.기초 보호막에서 반도체 막형성에 걸쳐 하부 평판 전극 온도는 360℃ 이고, 기판 표면 온도는 340℃ 정도이다. 안정화 기간 종료후, 기초 보호막을 증착한다. 기초 보호막은 질화 규소막과 산화 규소막을 적층한다. 먼저, 질화 규소막을 rf 출력 800W, 전극간 거리 25mm, 압력 1.2torr, 질화 유량 3500sccm, 암모니아 유량 500sccm, 모노시란 유량 100sccm 으로 30 초간 증착한다. 계속해서, 산화 규소막을 rf 출력 900W, 전극간 거리 25mm, 압력 1.5torr, 모노시란 유량 250sccm, N2O 유량 7000sccm 으로 30 초간 증착한다. 질화막과 산화막의 막 두께는 각기 약 150nm 로 토탈 300nm 정도의 기초 보호막이 형성된다. 산화막 형성에 연속해서 산화 플라즈마를 20 초간 조사한다. 산소 플라즈마 조사 조건은 rf 파 출력 900W(0.45W/㎠), 전극간 거리 12mm, 압력 0.65torr, 산소 유량 3000sccm 이다. 진공화를 15 초간 행한 후에 수소 플라즈마를 20 초간 조사한다. 이 플라즈마 조건은 rf 출력 100W (0.05W/㎠), 전극간 거리 25mm, 압력 0.5torr, 수소 유량 1400sccm 이다. 수소 플라즈마에 연속해서 반도체 막을 60초간 증착한다. 증착 조건은 rf 출력 600W(0.3W/㎠), 전극간 거리 35mm, 압력 1.5torr, 아르곤 유량 14SLM, 모노시란 유량 200sccm 이다. 이것에 의해 약 50nm 의 비정질 실리콘 막이 증착된다. 반도체막 증착후 15 초간 진공화를 행하고, 수소 플라즈마를 20 초간 조사한다. 수소 플라즈마 조건은 반도체 증착전의 수소 플라즈마 조건과 동일하다. 다음에 진공화를 15 초간 행한 후, 산소 플라즈마를 20 초간 조사한다. 산소 플라즈마 조건은 전극간 거리를 45mm 로 한 것을 제외하고 기초 보호막 후의 산소 플라즈마 조건과 동일하다. 최후로 15초간의 진공화를 행한 후에 약 10 초간 기판을 막형성로부터 꺼낸다. 이 공정에 의하면 택트 시간은 6 분 10 초이고 기초 보호막과 반도체 막의 연속적인 막형성이 가능해진다. 이후는 실시예 2 와 전부 같은 공정으로 박막 반도체 장치를 작성한다.
이와 같이 하여 시작한 박막 반도체 장치의 트랜지스터 특성을 측정한 경우, 95% 의 신뢰 계수로 온 전류는 ION= (19.6 + 1.54, -1.49) x 10-6A 이고, 오프 전류 IOFF= (7.23 + 2.76. -2.72) X 10-13A 이다. 또, 유효 전자 이동도는 μ = 36.83 ± 2.35㎠/V.sec 이다. 측정 조건은 실시예 1 에 준한다.
(실시예 5)
(2 - 11)항에서 설명한 PECVD 장치를 사용하여, 레이저 조사등의 결정화를 필요로 하지 않는 결정성 반도체막의 350℃ 정도의 이하의 저온 증착 방법 및 그것을 이용한 박막 반도체 장치의 제조 방법과 그의 특징을 상술한다. 기판은 (2 - 1)항에서 기술한 방법으로 준비된다. 반도체막 및 원료 기체는(2-2)의 항에서 상술한 것이 전체적으로 적용가능하지만, 여기서는 한 예로서 실리콘막을 채택하고, 원료 기체로서는 모노시란(SiH4)을 이용한다.
본 실시예 5 에서는 기판(101)으로서 360mm x 465mm x 1.1mm 의 무알칼리 유리(일본 전기소자사 OA-2)를 이용하고, 기초 보호막은 APCVD 법으로 SiH4와 O2을 원료 가스로서 2000Å 의 SiO2막을 증착한다. 기판 온도는 300℃ 이다.
다음에, 박막 반도체장치의 능동층으로 하는 진성실리콘막을 750Å 정도 증착한다. 진성실리콘막은 전항 (2-11)에서 기술한 VHF-PECVD 장치에서, 원료가스로 모노시란 (SiH4)을 50sccm 흘려 추가기체로서 희유 가스족원소의 일종으로 아르곤(Ar)을 4800sccm 흘려 증착한다. VHF 파 출력은 715W, 반응실내 압력 0.8torr, 평행 평판 전극간거리 35.0mm, 하부 평판 전극온도 400℃, 기판 표면온도 340℃ 의 막형성 조건이다. 이렇게 얻어진 반도체막은 고순도의 실리콘막으로, 증착직후의 상태(As-deposited 상태)에서 다결정상태로 된다. 다파장 분산형 분광 에립소메트리(ellipsometry)로서 결정화율을 측정한 경우, 결정화율은 78% 의 값을 나타낸다. 통상 분광 에립소메트리에서 얻어지는 결정화율이 30% 미만이면 비정질 상태(amorphous 상태)이고, 70% 이상이면 다결정 상태(poly-crystalline 상태), 30% 에서 70% 사이이면 혼정상태(mixed 상태)로 생각한다. 따라서, 얻어진 막은 As-deposited 상태에서 명확하게 다결정상태이다. 실제 라만 분광법에서도 결정상태를 나타내는 520cm-1부근의 파수역에 예리한 라만 시프트를 검출하고, 다음에 X선 회절법에서는 {220} 방향으로 비교적 강한 배향이 있는 것이 확인된다.
다음, 실리콘막을 패터닝하고, 트랜지스터의 능동층으로 된 채널부 반도체막(103)을 작성한다(제 1A 도). 이하 실시예 1 에서 상술한 박막반도체 장치의 제조 방법과 전부 같은 방법으로 게이트 절연막 형성(제 1B 도), 게이트 전극 형성, 이온 주입에 의한 소스 드레인 영역 및 채널 형성(제 1C 도), 층간 절연막 형성, 주입이온의 활성화 및 층간 절연막의 소결 열처리, 접촉홀 개구와 소스 드레인 취출 전극형성을 거쳐서, 박막 반도체 장치는 완성된다(제 1D 도). 따라서, 본 실시예 5 에서는 반도체막 형성 제 1 공정 이후의 공정 최고온도는 300℃ 이다. 게이트 절연막 형성공정이나 주입 이온의 활성화 및 층간 절연막의 소결 열처리 공정의 온도도 높고 350℃ 이하가 되어야 한다. 바꿔 말하면 (2-10)에서 상술한 바와 같이, 반도체막 형성 제 1 공정 이후의 공정 최고온도가 350℃ 이하인것이 우량한 박막 반도체 장치를 큰 면적으로 균일하고, 또한 안정적으로 제조하는 것이 필요 불가결해진다.
이와 같이 하여 시작한 박막 반도체 장치의 트랜지스터 특성을 측정한 경우, 소스 드레인 전압(Vds)=4V, 게이트 전압 (Vgs)=10V 이고 트랜지스터를 온 시킨때의 소스 드레인 전류(Ids)를 온 전류(ION)로 정의하고, 95% 의 신뢰계수로 ION=(1.22 + 0.11, - 0.10)X10-6A 이다. 또, Vds=4V, Vgs=OV 이고 트랜지스터를 오프시킨때의 오프 전류는 I0FF=(1.l8+0.35, -0.30)X10-13A 이다. 여기서, 측정은 온도 25℃ 에서, 채널부의 길이(L)=10㎛, 폭(W)=10㎛ 의 트랜지스터에 대해서 된다. 포화전류 영역에서 구한 유효 전자이동도(J. 레빈슨 등, J.Appl, Phys. 53, 1193' 82)는 μ=341±0.22㎠/v.sec 이다.
본 실시예 5 의 공정 최고 온도는 VHF-PECVD 장치에서 반도체막을 형성하는 때의 하부 평판전극 온도의 400℃ 이고, 그때의 기판 표면온도는 340℃ 이다. 이 예가 나타난 바와 같이 낮은 공정온도에서, 레이저 조사등의 결정화를 시행할 필요도 없이 간단한 제조 방법으로 결정성 박막 반도체 장치에 일종인 poly-si TFT를 작성하는 것에 성공하였다. 온 전류나 이동도의 값은 레이저 조사를 사용한 실시예 1 에서는 관련이 깊은 것으로, 종래 400℃ 정도의 공정 최고온도로 제조하여 a-si TFT 에 비하면 4 배에서 10 배 가까이 높은 값으로 된다. 또한, 본 실시예 5 에서는 게이트 전극을 마스크에 이온 주입법으로 소스 드레인 영역을 형성한다. 특히 300℃ 에서 350℃ 의 저온으로 주입 이온의 활성화를 행하므로, 소스 드레인 영역에서 채널 영역으로의 주입이온은 실질적으로 전부 확산하지 않는다. 그 때문에, 게이트 전극과 소스 드레인 영역의 겹치는 이온주입시의 횡방향의 비정 편차로 정하고, 그의 값은 수백 Å 이하로 된다. 즉, 게이트 전극단과 소스.드레인단이 잘 일치하는 소위 셀프 얼라인 구조로 된다. 그런 이유로, 소스.게이트간 및 드레인. 게이트간의 기생용량이 a-si TFT 에 비해 작다. 이들 두 사실에 의해, 본 발명은 박막 반도체 장치를 액티브.매트릭스형 액정표시장치(LCD)의 화소 스위칭 소자로서 사용한 경우, 종래 a-si TFT 에서는 달성 불가능한 매우 정밀한 LCD(화소수가 많은 LCD)나 밝은 LCD(부가용량을 감한, 또는 없앤 개구율이 높은 LCD) 혹은 고집적 LCD(단위면적당 화소수가 많은 LCD)가 용이하게 실현될 수 있다.
(실시예 6)
다음에, 마이크로파 PECVD 장치를 사용하여, 레이저 조사등의 결정화를 필요로 하지 않는 결정성 반도체막의 350℃ 정도 이하의 저온 증착 방법 및 그것을 사용한 박막 반도체 장치의 제조방법과 그의 특징을 상술한다. 기판은 (2-1)항에서 기술한 방법으로 준비한다. 반도체막 및 원료가스는 (2-2)항에서 기술한 것이 전체적으로 적용가능하지만, 여기서는 일예로서 실리콘막을 채택하고, 원료기체로서는 모노시란(SiH4)을 사용한다.
본 실시예 6 에서는 기판(101)으로서 300mmx300mmxl.1mm 의 무알카리 유리(일본전기 소자사 OA-2)를 이용하고, 기초 보호막 및 반도체막은 마이크로파 PECVD법 장치의 일종인 ECR-PECVD 장치에서 기판온도 100℃ 로 연속적으로 막을 형성한다. 마이크로파는 2.45GHz 를 사용한다. 기초 보호막인 산화규소막은 SiH4와 O2를 원료가스로서 200nm 로 증착한다. 산소유량은 100sccm, 시간 유량 60sccm, 마이크로파 출력 2250W, 반응실내 압력 2.35mtorr, 증착속도 8.0nm/s 가 기초 보호막의 증착조건이다. 산화규소막 형성후 막형성실로의 시란 공급을 중단하고, 연속해서 산소 플라즈마 조사를 10 초간 실시한다. 산소 플라즈마 조사중의 압력은 1.85mtorr 이다. 다음에, 진공화를 10 초간 행한 후, 수소유량 100sccm, 마이크로파출력 2000W, 반응실내 압력 1.97mtorr의 조건하에서 기초 보호막에 수소플라즈마를 조사한다. 다음에, 진공을 파괴하지 않고 연속해서 박막 반도체 장치의 능동층으로 하는 진성실리콘막을 75nm 정도 증착한다. 원료 가스인 모노시란(SiH4)을 25sccm 흘리고 추가기체로서 희유 가스족 원소의 일종인 아르곤(Ar)을 825sccm 흘려 증착한다. 마이크로파 출력은 2250W 이고 반응 실내 압력 13.0mtorr, 증착속도 2.5nm/s 가 막형성 조건이다. 반도체막 최적후 반도체막 표면을 보호하는것과 반도체막중의 미반응대를 종단화하는 목적으로 다시 수소 플라즈마 조사와 산소 플라즈마 조사를 연속해서 행한다. 수소 플라즈마와 산소 플라즈마의 조사조건을 기초 보호막에 대해 한 것과 동일하다. 이렇게 얻어진 반도체막은 고순도의 실리콘막이고, 증착직후의 상태(As-deposited 상태)에서 다결정상태로 된다. 다파장 분산형 분광 에립소메트리에서 결정화율을 측정한 경우, 결정화율은 85% 의 값을 나타낸다.
다음에, 이 실리콘막을 패터닝하여, 트랜지스터의 능동층으로 된 채널부 반도체막(103)을 작성한다(제 1A도). 이하, 실시예 1 에서 상술한 박막 반도체 장치의 제조방법과 전부 같은 방법으로 게이트 절연막형성(제 1B도), 게이트 전극형성, 이온주입에 의한 소스.드레인 영역 및 채널형성(제 1C 도), 층간 절연막형성, 주입 이온의 활성화 및 층간 절연막의 소결 열처리, 접촉홀 개구와 소스 드레인 취출 전극형성을 경유하여, 박막 반도체 장치는 완성된다(제 1D 도). 따라서, 본 실시예 6 에서는 전공정을 통해서의 최고온도는 300℃ 이다.
이와 같이 하여, 시작한 박막반도체장치의 트랜지스터 특성을 측정한 경우, 95% 의 신뢰계수로 온 전류 ION=(1.71+0.13, -0.12)x10-6A 이고, 오프 전류는 IOFF=(1.07+0.33, -0.28)X 10-13A 이다. 또한, 유효전자 이동도는 μ=4.68±0.20㎠/ v.sec 이다. 측정조건은 실시예 1 로 준비한다. 본원 발명에 의하면 특히 결정화 공정을 도입하지 않아도, 전공정을 300℃ 정도 이하에서 행하여 Poly-Si TFT를 제조하는 것이 가능하다.
(실시예 7)
본 실시예에서는 VHF-PECVD 법으로 얻어진 반도체막에 레이저 조사를 하여용융 결정화를 행하고, 박막 반도체 장치를 작성한다. 제조 프로세스는 실시예 5에서 반도체막이 증착된 직후에 레이저 조사의 공정을 가한 것이다. 또한, 레이저 조사방법은 실시예 1 에서 나타난 레이저 조사방법으로 제 1 회차의 레이저 조사 에너지 밀도를 130mJ/㎠로, 제 2 회차의 레이저 조사 에너지 밀도를 240mJ/㎠ 로 변경한 것이다.
이와 같이 하여, 시작한 박막 반도체 장치의 트랜지스터 특성을 측정한 경우, 95% 의 신뢰계수로 온 전류는 ION=(22.4 + 1.70, -1.55)x10-6A 이고, 오프전류는 IOFF=(1.27+0.30 -0.26)X10-12A 이다. 또, 유효전자 이동도는 μ=47.95±3.13㎠/ v.sec 이다. 측정조건은 실시예 1 에 준한다.
(실시예 8)
본 실시예에서는 마이크로파 PECVD 법으로 얻어진 반도체막에 레이저 조사를 하여 용융 결정화를 행하고, 박막 반도체 장치를 작성한다. 제조 프로세스는 실시예 6 에서 반도체막이 증착된 직후에 레이저 조사의 공정을 가한 것이다. 또한, 레이저 조사방법은 실시예 1 에 나타난 레이저 조사방법으로, 제 1 회차의 레이저 조사 에너지 밀도를 150mJ/㎠로, 제 2 회차의 레이저 조사 에너지 밀도를 270mJ/㎝로 변경한 것이다.
이와 같이 하여, 시작한 박막 반도체 장치의 트랜지스터 특성을 측정한 경우, 95% 의 신뢰 계수로 온전류 ION=(39.8+2.45, -1.57)x10-6A 이고, 오프전류는IOFF=(5.80+2.09, -1.26)X10-13A 이다. 또, 유효전자 이동도는=85.63±4.38㎠/v.sec 이다. 측정조건은 실시예 1 에 준한다.
(실시예 9)
상기 실시예에서 얻어진 각종 박막 반도체 장치를 화소용 TFT 와 구동회로용 TFT 로서 이용한 액티브 매트릭스 기판을 제조한다. 얻어진 액티브 매트릭스 기판을 기판의 한쪽으로 사용한 액정 패널을 제조한다. 얻어진 액정 패널을 외부의 주변 구동회로나 백라이트 유니트와 함께 액정표시장치의 모듈을 제조하는 경우, TFT 자체의 성능이 고품질이고, 또한 그의 제조공정도 안정하므로, 표시품질의 높은 액정표시장치를 안정적으로 낮은 비용에 제조 가능하다. 또한, TFT 의 성능이 매우 높고, 필요한 구동 회로를 액티브 매트릭스 기판상에 형성할 수 있으므로(드라이버내장), 외부의 주변 구동 회로와의 실장구조가 단순화되고, 소형경량인 액정표시장치로 하는 것이 가능하다.
또한, 그와 같은 액정표시장치를 풀칼라의 노트 PC 에 조립하는 경우, 소형 경량으로 표시 품질이 좋은 풀칼라의 노트 PC 를 값싸게 제조하는 것이 가능하다.
산업상의 이용 가능성
이상과 같이, 본 발명의 박막 반도체장치의 제조 방법에 의하면, 값싼 유리기판의 사용이 가능한 저온 프로세스를 사용하여 고성능 박막 반도체 장치를 제조하는 것이 가능하다. 따라서, 본 발명을 액티브 매트릭스 액정표시장치의 제조에 적용한 경우에는 대형이고 고품질인 액정표시장치를 용이하게 또한 안정적으로 제조하는 것이 가능하다. 또한, 다른 전자회로의 제조에 적용한 경우에도 고품질인 전자회로를 용이하고 또한 안정적으로 제조가 가능하다.
또한, 본 발명의 박막 반도체 장치는, 값싸고 고성능이므로 액티브.매트릭스 액정표시장치의 액티브 매트릭스 기판으로서 최적인 것이다. 특히 높은 성능을 요구하는 드라이버내장의 액티브 매트릭스 기판으로서 최적인 것이다.
또한, 본 발명의 액정표시장치는, 값싸고 고성능이므로 총칼라의 노트 PC를 최초로 사용하고, 각종 디스플레이로서 최적인 것이다.
또한, 본 발명의 전자기기는, 값싸고 고성능이므로 일반적으로 널리 수용된다.
본 발명은 액티브 매트릭스 액정 디스플레이 등에 적용되는 박막 반도체 장치의 제조 방법, 박막 반도체 장치에 관한 것이다.
최근, 액정 디스플레이(LCD)의 대형화면, 고해상도화에 수반하여, 그의 구동방식은 단순한 매트릭스 방식에서 액티브 매트릭스 방식으로 이행하여, 대용량의 정보를 표시할 수 있게 되었다. 액티브 매트릭스 방식은 수십만을 넘는 화소(pixel)를 갖는 액정 디스플레이가 가능하고, 각 화소마다 스위칭 트랜지스터를 형성하는 것이다. 각종 액정 디스플레이의 기판으로서는, 투과형 디스플레이를 가능하게 하는 용융 석영판이나 유리 등의 투명 절연 기판이 사용된다. 박막 트랜지스터(TFT)의 능동층으로는, 통상 비정질 실리콘이나 다결정 유리 등의 투명 절연 기판이 사용된다. 박막 트랜지스터(TFT)의 능동층으로는, 통상 비정질 실리콘이나 다결정 실리콘 등의 반도체막이 사용되지만, 구동 회로까지 일체화하여 박막 트랜지스터로 형성하려는 경우에는 동작 속도가 빠른 다결정 실리콘을 사용하는 것이 유리하다. 다결정 실리콘막을 능동층으로 하는 경우는 용융 석영판을 기판으로 사용하고, 통상은 공정 최고온도가 1000℃를 넘는 고온 프로세스라 칭하는 제조 방법에서 TFT 가 작성된다. 한편 비정질 실리콘막을 능동층으로 하는 경우에는 통상의 유리 기판이 사용된다. LCD 의 표시화면의 대형화나 저가격화를 진행시키는 경우에는 이와 같이 절연 기판으로 값이 싼 통상 유리를 사용하는 것이 필요불가결하다. 그렇지만 앞서 설명한 바와 같은 비정질 실리콘막은 전기 특성이 다결정 실리콘막에 비해 현저하게 나쁘고 동작 속도가 느린 등의 문제를 안고 있다. 또, 고온 프로세스의 다결정 실리콘 TFT 는 용융 석영판을 사용하므로, LCD 의 대형화나 저가격화가 곤란한 문제를 갖고 있다. 결국, 통상의 유리 기판상에 다결정 실리콘막등의 반도체막을 능동층으로 하는 박막 반도체 장치를 작성하는 기술이 강력히 요구되고 있다. 자연적으로 양산성에서 풍부한 대형의 통상 유리 기판을 사용할 때는, 기판의 변형을 피하도록 공정 최고 온도를 약 570℃ 정도 이하로 하는 커다란 제약이 있다. 즉 그러한 제약하에서 액정 디스플레이를 작동시켜 얻는 박막 트랜지스터와, 구동 회로를 고속 작동하여 얻는 박막 트랜지스터의 능동층을 형성하는 기술이 바람직하다. 이들은 현재 저온 프로세스 poly-Si TFT 로 불리운다.
종래의 저온 프로세스 poly-Si TFT 는, SID(정보 디스플레이를 위한 사회)93 다이제스트 387(1993) 페이지에 나타나 있다. 그에 의하면, 먼저 LPCVD 법에서 원료 기체로서 모노시란(SiH4)을 사용하여, 증착 온도 550℃ 에서 50nm 의 비정질 실리콘(a-Si)막을 증착하고, 그의 a-Si 막에 레이저 조사를 취해, a-Si 막을 Poly-Si 막으로 개진한다. Poly-Si 막의 패터닝후, 게이트 절연막으로된 SiO2막을 ECR-PECVD 법으로 기판 온도를 100℃ 로서 증착한다. 게이트 절연막 상에 탄탈(Ta)로 게이트 전극을 형성한 후, 게이트 전극을 마스크로 도너 또는 억셉터 불순물을 실리콘막에 이온 주입하여 트랜지스터의 소스 및 드레인을 자기 정합적(셀프-얼라인)으로 형성한다. 그때 이온 주입은 이온 ·도핑법이라 불리우는 질량 비분리형의 주입 장치를 사용하여, 수소 희유된 포스핀(PH3)이나 디보란(B2H6)을 원료기체로서 사용한다. 주입 이온의 활성화는 300℃이다. 그후 층간 절연막을 증착하여, 인듐석 산화물(ITO)이나 알루미늄 (Al)으로 전극이나 배선을 작성하여 박막 반도체 장치는 완성한다.
그렇지만, 앞서 설명한 종래 기술에 따른 저온 프로세스 poly-Si TFT 에서는 다음과 같은 문제가 내재되어 있으며, 이들이 양산화의 저해 요인으로 된다.
과제 1). 공정 온도가 550℃ 로 높기 때문에, 값비싼 유리를 사용할 수 없어서, 제품 가격의 상승을 초래한다. 덧붙여 대형화가 진행됨에 따라 유리 자신의 자중에 의한 변형이 크게 되어, 액정 표시 장치(LCD)를 대형화할 수 없다.
과제 2). 기판 전체에 퍼지는 균일한 레이저 조사를 행하는 적정 조사 조건이 엄격해서 작용 범위가 좁다. 그 때문에, 결정화가 로트마다 균일하게 되거나 불균일한 것으로 변동하여 안정적인 생산을 할 수 없다.
과제 3). 게이트 전극에 대해서 소스 및 드레인이 자기 정합하는 셀프-얼라인 TFT 를 이온 ·도핑법 및 그에 끌림이 연속하여 300℃ 내지 350℃ 정도의 저온에서 활성화할 때, 때때로 활성화가 될 수 없는 문제가 일어난다. 즉 소스 및 드레인의 저항이 수 기가Ω 으로 된다. 이 문제는 라이트리 ·도프트 ·드레인(LDD)TFT 을 작성하는 때에 심각해지며, 현저하게 원료에 대한 제품의 비율이 저하되는 요인이 된다.
과제 4). 저온 프로세스 poly-Si TFT 에는 ECR-PECVD 법으로 작성한 SiO2밖에 양호한 트랜지스터 특성을 나타내지 않지만, ECR-PECVD 장치는 ECR 원의 대형화가 곤란하여 LCD의 대형화에 적합하지 않다. 또, 처리율이 극히 나쁘다. 따라서, 대형기판에 적용 가능하여 양산성에서 실용적인 게이트 산화막 제조 장치가 얻어지지 않는다.
과제 5). 실리콘 등의 반도체막을 레이저 조사 등의 용융 결정화에 의해 형성할 때 부분 응집이 생기고, 그 때문에 반도체 막의 전기 특성으로 기판내에서 큰 변동이 생기며, 반도체막 표면이 거칠어져 게이트 및 소스간이나 게이트 및 드레인간의 전기 내압이 낮아진다.
과제 6). 기판에 염가인 범용 유리 등을 사용할 때, 기판에서 반도체막으로의 불순물 혼입을 효과적으로 막는 기초 보호막이 최량의 전기 특성을 나타내는 박막 반도체 장치의 기초 보호막에 의해 이루어진다. 즉 불순물 혼입을 막도록 기초 보호막을 두껍게 하면, 기초 보호막에서의 응력에 기인하여 박막 반도체 장치의 전기 특성이 악화되며, 혹은 박막 반도체 장치에 미미한 분열(크랙)이 발생한다.
과제 7). 반도체막을 플라즈마 화학기상 증착법(PECVD 법)으로 형성하는 경우, 막형성실 내를 세정하면 불소(F)나 탄소(C)의 세정기체의 구성 원소가 막형성 실내에 잔류하여 다음에 반도체막을 증착할 때 불순물로서 반도체막 중에 혼입한다. 그 결과 기판간에 불순물 혼입량이 다르게 되며, 우수한 박막 반도체 장치를 안정적으로 제조할 수 없다.
과제 8). 저압화학기상 증착법(LPCVD 법)에서 반도체 막을 증착하는 경우, 증착 온도가 낮아지는데서 기판내에서의 균일성과 증착 속도의 양립이 곤란해진다. 즉, 증착 온도를 낮게 하면 증착 속도가 저하되므로, 이것을 보상하도록 압력을 높이면 기판 내에서의 균일성이 현저히 악화된다. 이 경향은 기판이 커짐에 따라 현저하게 되어 대형 LCD 양상의 큰 장해로 된다.
과제 9). 박막 반도체 장치의 전기 특성의 불균일에는 기판내의 불균일이 다르고, 동일 로트내에서의 기판간의 불균일과 로트간에서의 불균일의 3 종류의 불균일이 알려져 있다. 종래 기술의 박막 반도체 장치나 그의 제조 방법에서는 이들 3 종류의 불균일 제어를 할 수 없고, 특히 로트간에서의 불균일에 대해서는 거의 어떠한 고려도 필요없게 된다.
과제 10). PECVD 법에서 반도체막을 형성할 때 반도체 막과 기초 보호막과의 밀착성이 악화되고, 반도체막에 글레이터 상의 구멍이 무수히 발생하며, 막의 벗겨짐이 심하게 일어난다.
그래서 본 발명은 앞서 설명한 바와 같은 모든 과제의 해결에 주목하고, 그의 목적은 양호한 박막 반도체 장치를 현실적인 간편한 수단으로, 통상의 대형 유리 기판을 사용하여 얻어지는 공정 온도에서 안정적으로 제조하는 방법을 제공하는데 있다.
도면을 참조하여 본 발명의 기술원리 및 작용을 설명한다.
제 1A 도 내지 제 1D 도는 MIS 형 전계효과 트랜지스터를 형성하는 박막 반도체 장치의 제조 공정을 단면으로 표시한 개략도이다. 상기 도면을 이용하여 저온프로세서 poly-Si TFT 의 제조 방법의 개략을 서술한 후에 본원 발명에 관해 상세하게 각 공정을 설명한다.
(1. 본원 발명의 박막 반도체 장치의 제조 방법의 개략)
본 발명에서는 기판(101)의 일례로서 광범위하게 사용되지 않는 알카리 유리를 사용한다. 먼저 기판(101)상에 상압화학 기상증착법(APCVD 법)이나 PECVD 법 혹은 스퍼터법 등으로 절연성 물질로 된 기초 보호막(102)을 형성한다. 다음에 박막 반도체 장치의 능동층으로 되는 진성 실리콘 박막의 반도체막을 증착한다. 반도체막은 LPCVD 법이나 PECVD 법, APCVD 법등의 화학기상 증착법(CVD 법), 혹은 스퍼터법, 연착법 등의 물리기상 증착법(PVD 법)에 의해 형성된다. 이리하여 얻어진 반도체막에 레이저광 등의 광학 에너지 또는 전자파 에너지를 단시간 조사하여 결정화를 진행한다. 최초로 증착한 반도체막이 비정질로 되어 있고, 비정질과 미결정이 혼재하는 혼정질이 있으면, 이 공정은 결정화라 칭한다. 한편, 최초로 증착한 반도체막이 다결정질로 되면, 이 공정은 재결정화로 부른다. 본 명세서에서는 특별히 단정하지 않은 한 양자를 정리하여 단순히 결정화로 부른다. 레이저 광 등의 에너지 강도가 높으면, 결정화때에 반도체막은 한번 용융하여 냉각 고화 과정을 걸쳐 결정화한다. 이를 본원에서는 용융 결정화법이라 부른다. 이에 대해 반도체 막의 결정화를 용융시켜서 고상으로 진행하는 방법을 고상 성장법(SPC 법)이라 부른다.
고상 성장법은 550℃ 정도에서 650℃ 정도의 온도에서 수시간 부터 수십 시간까지 결정화를 진행하는 열처리법(용광로 -SPC 법)과, 일초미만에서 1 분 정도의 단시간에서 700℃ 에서 1000℃ 의 고온으로 결정화를 진행하는 급속 열처리법(RTA법) 및, 레이저 광 등의 에너지 강도가 낮을때 생기는 극단시간 고상 성장법(VST-SPC 법)의 3 가지로 주로 분류된다. 본원 발명은 이들 어떠한 결정화 방법을 적용하지만, 대형 기판을 높은 생산성으로 제조하는 시점에 따른 용융 결정화법이나 RTA 법, VST-SPC 법이 특히 적용된다. 이들 결정화 방법에서는 조사 시간이 매우 짧은 시간으로 되고 또한 조사 영역도 기판 전체에 대해서 국소적이므로 반도체 막의 결정화에서 기판 전체가 가열되는 것은 아니고, 따라서 기판의 열에 의한 변형이나 구멍 등도 생기지 않는다. 그후 반도체막을 패터닝하여 후에 트랜지스터의 능동층으로 된 반도체막(103)을 작성한다(제 1A도).
반도체막 형성후, CVD 법이나 PVD 법등에서 게이트 절연막(104)을 형성한다. 절연막 형성에 대하여 여러 제조 방법이 고려되지만, 절연막 형성 온도는 350℃ 이하가 양호하다. 이것은 MOS 계면의 열 열화나 게이트 절연막의 열 열화(劣化)를 방지하기 위해 중요하다. 이하의 전체 공정에 대해서도 동일하게 적용된다. 게이트 절연막 형성 후의 전체 공정 온도는 350℃이하로 해야 한다. 이와 같은 과정에 의해 고성능 박막 반도체 장치를 용이하면서 안정적으로 제조할 수 있기 때문이다.
연속적으로 인발하여 게이트 전극(105)으로 된 박막 PVD 법 혹은 CVD 법 등으로 증착한다. 통상은 게이트 전극과 게이트 배선은 동일 재료로 동일 공정에서 이루어지므로, 재질은 전기 저항이 낮고, 350℃ 정도의 열 공정에 대해서 안정한 것이 바람직하다.
게이트 전극 등은 박막을 증착후 패터닝을 행하고, 연속적으로 인발하여 반도체막에 불순물 이온 주입(106)을 행하여 소스.드레인 영역(107) 및채널영역(108)을 형성한다(제 1C 도). 이때 게이트 전극이 이온 주입의 마스크로 되어 있기 때문에, 채널은 게이트 전극하에서만 형성되는 자기 정합 구조이다. 불순물 이온 주입은 질량 비분리형 이온 주입 장치를 사용하여 주입 불순물 원소의 수소화물과 수소를 주입하는 이온 ·도핑법과 질량 분리형 이온 주입 장치를 사용하여 소망의 불순물 원소만을 주입하는 이온 집중법의 두종류가 적용되어 얻어진다. 이온 ·도핑법의 원료 가스로서는 수소중에 회유된 농도 0.1% 정도에서 10% 정도의 포스핀(PH3)이나 디보란(B2H6) 등의 주입 불순물 원소의 수소화물을 사용한다. 이온 집중법에서는 소망의 불순물 원소만을 주입한 후에 연속적으로 인발하여 수소이온(프로톤이나 수소 분자이온)을 주입한다. 앞서 설명한 바와 같은 MOS 계면이나 게이트 절연막을 안정하게 보호하기 위해서는, 이온 ·도핑법으로 하여 이온 집중법으로 이온 주입시의 기판 온도는 350℃ 이하가 되어야 한다. 한편 주입 불순물의 활성화를 350℃ 이하의 온도에서 안정적으로 행하는데서는 이온 주입시의 기판 온도는 200℃ 이상인 것이 바람직하다. 트랜지스터의 임계 전압을 조정하도록 채널. 도프를 행하든지, 혹은 LDD 구조를 작성하도록 저농도로 주입된 불순물 이온을 저온으로 확실히 활성화 하는 데서는 이온 주입시의 기판 온도는 250℃ 이상인 것이 필요로 된다. 이와 같이 기판 온도가 높은 상태로 이온 주입을 행하면 반도체막의 이온 주입에 수반하여 결정 파괴때에 재결정화도 동시에 생기며, 결과로서 이온 주입부의 비정질화를 막는 것이 가능하다. 즉, 이온 주입된 영역은 주입후에도 원래의 결정질로서 남고, 그후 활성화 온도가 350℃ 정도 이하와 저온에서도 주입 이온의 활성화가 가능하다. CMOS TFT 를 작성하는 때는 폴리이미드 수지 등의 적당한 마스크재를 이용해 NMOS 또는 PMOS 의 한쪽을 교대로 하여 마스크로 덮고, 상술한 방법에 의해 각각의 이온 주입을 행한다. 이온 주입시의 기판 온도가 300℃ 정도 이하이면 폴리이미드 수지를 대신하여 값싼 보존 등의 취급이 용이한 범용 포토.레지스트를 이온 주입에 대한 마스크로서 사용하는 것이 가능하다.
다음에 층간 절연막(109)을 CVD 법 혹은 PVD 법으로 형성한다. 이온 주입과 층간 절연막 형성후, 350℃ 정도 이하의 적당한 열환경하에서 수십분 내지 수시간의 열처리를 실시하여 주입 이온의 활성화 및 충간 절연막을 치밀화한다. 이 열처리 온도는 이온 주입을 확실히 활성화하는데서도 250℃ 정도 이상이 좋다. 또, 층간 절연막을 효과적으로 굽고 단단히 하는데는 300℃ 이상의 온도가 좋다. 통상 게이트 절연막과 층간 절연막으로서는 그의 막 품질이 다르게 된다. 그 때문에 층간 절연막 형성후 2 개의 절연막에 접촉홀을 열때, 절연막의 에칭 속도가 틀리는 것이 보통이다. 그러한 조건하에서는 접촉홀의 형상이 아래가 넓은 역 테이퍼(taper) 모양으로 되거나 혹은 가리워지게 되며, 그후 전극을 형성하였을 때 전기 흐름이 목적한대로 되지 않는 소위 접촉 불량의 원인이 된다. 층간 절연막을 효능적으로 치밀화하여 생긴 접촉 불량의 발생을 최소한으로 막는 데 있다. 층간 절연막 형성후 소스 드레인 상에 접촉 홀을 만들고, 소스 드레인 제거 전극(110)과 배선을 PVD 법이나 CVD 법 등으로 형성하여 박막 반도체 장치가 완성된다(제 1D 도).
(2. 본원 발명의 박막 반도체 장치의 제조 방법에 관한 공정마다의 상세한 설명)
(2-1. 본 발명이 적용되는 기판과 기초 보호막)
먼저, 본 발명이 적용되는 기판과 기초 보호막에 대해 설명한다. 본 발명을 적용하여 얻는 기판으로서는 금속 등의 도전성 물질, 실리콘 카바이드(SiC)나 알루미나(Al2O3), 질화알루미늄(AlN) 등의 세라믹 재료, 용융석영이나 유리 등의 투명절 연성물질, 실리콘 웨이퍼 등의 반도체 기판 및 이들을 가공한 LSI, 사파이어(삼방정계 Al2O3결정) 등이 결정성 절연물질 등이 이용된다. 염가의 범용 유리 기판으로서는 코닝저팬 주식회사 제 #7059 유리 또는 #1737 유리, 혹은 일본 전기소자 주식회사 제 OA-2 유리, (주) NH 테크노그라스 제 NA 35 유리 등이 사용된다. 반도체막은 기판의 종류에 구애받지 않고, 적어도 기판의 표면의 일부가 절연성물질로 구성되어, 그의 절연성 물질상에 증착된다. 이 절연성 물질을 본원에서는 기초 보호막이라 부른다. 예를 들면 기판으로서 용융 석영기판을 사용한 때는 기판 자신이 절연성 물질로 되어, 용융 석영기판상에 직접 반도제막을 증착해도 좋다. 혹은 산화규소막 (SiOx : 0 < x ≤ 2)이나 질화규소막(Si3Nx : 0 < x ≤ 4) 등의 절연성 물질을 용융 석영 기판상에 기초 보호막으로서 형성한 후에 반도체막을 증착하여도 좋다. 기판으로서 통상 유리를 사용하는 경우, 반도체막을 직접 절연성 물질인 통상 유리상에 증착하여도 좋지만, 유리 중에 함유되어 있는 나트륨(Na)을 어떤 가동 이온이 반도체막 중에 혼입되도록 산화 규소막이나 질화 규소막 등의 절연성 물질에서 유리 기판상에 기초 보호막을 형성한 후에 반도체막을 증착하는 것이 좋다. 이렇게 하는 것으로 박막 반도체 장치는 장시간에 걸친 사용이나 고전압하에서의 사용에 대해서 동작 특성이 변화함이 없이 안정성이 증가한다고 해석한다. 본원에서는 안정성을 트랜지스터의 신뢰성이라고 부른다. 사파이어 등의 결정성 절연 물질을 기판으로서 사용하는 경우를 제외하고 반도체막은 기초 보호막 상에 증착되는 것이 좋다. 각종 세라믹 기판을 기판으로서 사용하는 경우, 세라믹 가운데 첨가되어 있는 소결 조성재 원료가 반도체부에 확산 혼입하는 것을 막는 역할을 기초 보호막이 한다. 또, 금속 재료를 기판으로서 사용하는 때에는 절연성을 확보하기 위해 기초 보호막은 필요불가결하다. 다음에, 반도체 기판이나 LSI 소자에서는 트랜지스터 사이나 배선간의 층간 절연막 등이 기초 보호막의 역할을 한다. 기판의 크기나 형상에는 그것이 제조 공정중의 열환경에 대해서 신축이나 왜곡 등의 변형이 생기지 않는 한 모두 어떠한 제한도 가해지지 않는다. 즉, 직경 3 인치(76.2mm)정도의 원판에서 560mm x 720mm 정도 이상의 직사각형 기판에까지 임의이다.
기초 보호막은 먼저 기판을 순수하게 세정한 후, 기판상에 APCVD 법, LPCVD법, PECVD 법 등의 CVD 법 혹은 스퍼터법등의 PVD 법으로 산화규소막이나 산화알루미늄막, 산화탄탈막 등의 산화막, 혹은 질화규소막 등의 질화막으로 형성된다. 산화막이나 질화막은 최초에 실리콘막이나 알루미늄, 탄탈등의 금속막을 기판상에 형성할때, 열 혹은 전기적인 화학 반응을 이용하여 형성해도 좋다. 예를 들면 100nm 정도의 탄탈을 스퍼터법으로 증착하여, 그후 450℃ 정도의 산화성 분위기하에서 열산화시켜 200nm 정도의 산화탄탈막을 형성하는 것도 가능하다. APCVD 법에서는 기판온도 250℃ 에서 450℃ 정도로 모노시란(SiH4)이나 산소를 원료로 하면 산화 규소막을 증착할 수 있다. PECVD 법이나 스퍼터법에서는 기판 온도를 실온에서 400℃ 정도 사이에 이들 기초 보호막이 형성된다.
본원 발명에서는 기초 보호막 상에 형성된 반도체막이 트랜지스터의 능동층으로 하여, 그의 반도체막이 결정화에 의해 작성되므로, 기초 보호막의 성질이 반도체막 품질에 강한 영향을 미친다. 먼저, 기초 보호막의 표면 조도는 중심선 평균 조도에서 3.0nm 이하인 것이 바람직하다. 기초 보호막 상에 CVD 법으로 실리콘등의 반도체막을 증착할 때, 막형성의 극초기 단계에서는 먼저 기판상에 몇개의 핵이 발생한다. 그 핵은 서서히 성장하여 한편으로 또 핵의 발생을 보아 기초 보호막 상에는 새로운 핵이 발생한다. 이들 핵이 성장하여 서로 합하거나 막으로서 연속되는 것으로 해석한다. 그러한 막형성 기구에 기인하여 증착막은 비정질인지 혹은 결정질인지를 물어 어디에도 모두 막형성 초기 단계의 핵에 대응하는 영역으로 구성되는 것으로 된다. 따라서, 핵의 발생 밀도가 낮으면 증착막을 구성하는 영역은 크게 된다. 결정화하기 전의 반도체 막을 구성하는 영역이 커지면, 결정화된 반도체막을 구성하는 결정 입자도 커지게 된다. 반도체막의 결정 입자가 커지면, 이를 트랜지스터의 능동층으로 하는 박막 반도체 장치의 이동도 등의 전기 특성이 양호하게 되기 때문이다. 본원 발명자의 실험에 의하면 기초 보호막의 표면 조도가 중심선 평균 조도로 3.0nm 이하로 이루어지면 핵의 발생 밀도를 낮게 억제하여, 결과로서 고성능 박막 반도체 장치가 제조되어 얻어지는 것으로 판명된다. 이것은 기초 보호막 표면의 요철이 핵 발생의 한 원인으로 되며, 요철이 심한만큼 핵 발생 밀도를 상승시키기 때문이라고 생각된다. 다음에, 반도체막을 용융 결정화하는 경우에는 기초보호막의 표면 조도는 중심 평균선 조도로 1.5nm 이하가 좋다. 표면이 이 범위에서 평탄하게 되면 용융한 실리콘 등의 반도체 물질이 기초 보호막 상에서 더욱 넓어진다. 그 때문에, 큰 입자 지름의 결정 입자가 성장하기 쉽고, 박막 반도체 장치의 특성이 급속히 개선된다. 동시에, 용융 반도체 물질이 냉각 응고되는 과정에서 용융 물질의 국소 응집이 생기지 않고, 용융 영역내의 균일성이 높아진다. 박막 반도체 장치에 대해서도 LSI 의 스켈링 측은 적용되도록 금후의 집적화에 따라 소자의 미세화가 진행된다고 생각한다. 이와 같이, 트랜지스터 크기가 1 ㎛ 정도의 등급에서 다음에 서브 미크론의 등급으로 미세화시켜 가면서, 국소 응집을 피하는 것이 중요한 과제로 된다. 용융 결정화에서 반도체막을 형성하는 경우, 이상적으로는 기초 보호막의 표면 조도는 중심선 평균 조도로 1.0nm 이하이다. 이와 같이 함으로써, 큰 입자 지름의 결정 입자로 구성되는 반도체 막을 국소 응집 없이 균일한 막으로 얻을 수 있기 때문이다.
기초 보호막의 다른 역할은 기판에서의 불순물 원소의 확산 혼입을 막는 것이다. 이것에는 기초 보호막을 적어도 두 종류 이상의 다른 막으로 적층하는 것이 유효하다. 예를 들면, 기판상에 하층에서 산화탄탈막, 질화규소막, 산화규소막으로 적층한다. 통상, 기판내에는 다양한 종류의 불순물 원소가 포함되어 있고, 이들 절연물질중의 확산계수는 모두 다르다. 어떤 종류의 불순물 원소는 기초 보호막을 구성하는 한층에서는 확산이 지연되지만, 다른 층에서는 신속하게 생긴다. 기판중에 여러 종류의 불순물 원소가 포함되고, 후술하는 바와 같이 기초 보호막의 막두께에 소정의 제한이 있는 이상, 기초 보호막은 일층으로 구성되는 것보다 복수의 다른막으로 적층되는 것이 불순물의 확산 혼입을 막고 기초 보호막의 능력이 높아진다. 기초 보호막의 재질은 다양하지만, CVD 법 등으로 간단히 막형성할 수 있는 점을 고려하면 질화규소막과 산화 규소막의 적층이 최적이다. 이와 같은 이층의 경우, 혹은 다층의 경우에서도 기초 보호막의 최상층은 산화규소막인 것이 좋다. 이것은 기초 보호막과 반도체 층의 계면에 필연적으로 발생하는 계면 준위에 산화규소막이 가장 적기 때문이다. 특히, 반도체막이 트랜지스터의 동작 상태 하에서 막 전체에 공핍층이 넓어지도록 수백 nm 이하의 박막인 경우에는 이의 계면 준위를 낮게 억제하는 것이 중요해진다. 본원 발명의 박막 반도체 장치의 최적 반도체막 두께는 제조 방법에 따라 다소 다르지만, 약 150nm 이하이다. 게다가 반도체막 품질이 높으므로, 결정 입자제의 보호 준위나 결정 입자체내의 결정 결함이 적지 않다. 이러한 이유를 토대로, 트랜지스터의 동작 상태하에서는 반도체막 전체에 공핍층이 넓어진다. 기초 보호막과 반도체막과의 계면에 생기는 계면 준위가 많으면, 이들은 실질적으로 도너 이온이나 억셉터 이온과 같은 작용을 하므로 채널 형성시의 공핍층의 넓어짐을 지연시켜 전압을 높게 한다. 즉, 트랜지스터 특성을 악화시키는 하나의 요인이 된다. 기초 보호막 표면의 트랜지스터 특성으로의 효과가 나타나 반도체 두께가 150nm 이하에서, 또한 채널부의 실질적 불순물 농도[(NMOS 이면(억셉터, 이온농도) - (도너-이온 농도) + (억셉터, 이온에 의한 보호 준위나 결정 결함 농도), PMOS 이면(도너, 이온 농도) - (억셉터, 이온 농도) + 도너 이온에 의한 보호준위나 결정 결함 농도)]가 1x1018cm-3정도 이하의 경우, 혹은 임계 전압(Vth)의 절대값이 4.5V 정도 이하의 박막 반도체 장치이다. 이들 조건을 만족하는 트랜지스터의 특성을 다음에 높게 하기 위해서는 기초 보호막 표면의 조정이 불가결하며, 그 한개로서 기초 보호막이 다층으로 된 때의 최상층은 산화규소막이 좋다고 해석한다.
다음, 기초 보호막의 두께는 기판에서의 불순물 이온의 확산 혼입을 막는데 충분한 두께가 필요하며, 그의 값은 최소로 100nm 정도이다. 로트간이나 기판간의 불균일을 고려하면 200nm 정도 이상이 좋고, 300nm 이면 보호막으로서의 기능을 충분히 할 수 있다. 기초 보호막이 IC 소자 사이나 이들을 묶는 배선 등의 층간 절연막을 겸할 때에는 통상 400nm 에서 600nm 정도의 막두께로 된다. 절연막이 몹시 두꺼워지면 절연막에 응력에 기인하는 크랙이 생기므로 최대 막두께는 2㎛ 정도가 좋다. 다음에 처리율을 고려하련 1㎛ 정도가 상한이다. 앞서 설명한 바와 같이, 기초 보호막이 하층의 질화규소막과 상층의 산화규소막으로 이루어지는 때도 그 관계는 가장 얇아도 각각 50nm 로 합계 100nm 는 필요하다. 본원 발명의 박막 반도체 장치에서는 게이트 절연막을 350℃ 정도 이하의 CVD 법이나 PVD 법으로 형성한다. 그때 청정한 MOS 계면을 얻도록 게이트 절연막 형성 전에 반도체막 표면의 자연 산화막을 한번 제거하여 게이트 산화막을 형성한다. 이 자연 산화막 제거 공정에서는 반도체막 표면의 자연 산화막뿐만 아니라, 반도체막이 존재하지 않는 기초 보호막이 노출되어 있는 산화규소막 표면도 역시 일부 제거된다. 자연 산화막 제거 공정후도 기초 보호막이 맞는 기능을 하도록 적어도 기초 보호막을 이루는 산화 규소막의 막두께는 100nm 이상이 필요하다. 즉, 산화규소막의 최소막 두께는 100nm 정도이고, 질화규소막의 최소 막두께는 50nm 정도이다. 50nm 이하의 박막에서는 막이 아니고소위 공극이 가능하다. 이와 같은 경우 불순물 혼입을 막는 기초 보호막의 기능을 하지 못하기 때문에, 어느 막을 이용하는 경우에도 최소한 50nm 는 필요하다. 질화규소막이나 산화규소막 등의 막두께의 상한값은 앞서 설명한 바와 같이 2㎛ 정도이다. 그런데, 기초 보호막은 그의 막두께가 300nm이면 그의 기능을 충분히 발휘하며, 역으로 그것 이상 큰 두께인 경우에는 막 응력에 기인하는 크랙의 발생이나 트랜지스터 특성의 열화가 생기므로, 이상적인 상한값은 약 500nm 이다. 다른 막을 적층하는 경우는 각 막에 의해 응력 상태가 다르므로 각 층이 각각 500nm 정도 이하이면 문제가 없다.
일반적으로 CVD 법이나 PVD 법에서 300℃ 정도 이하의 증착 온도로 형성된 산화규소막은 그의 막 내부에 강한 응력을 갖는다. 이러한 응력와 일부는 막형성 후의 고온 열처리로 해소되는 것이 보통이다. 그런데, 본 발명의 저온 프로세스에서는 게이트 절연막 형성 이후의 공정 최고 온도가 350℃ 정도 이하는 아니다. 이와 같은 저온 열처리를 받지 않고는 산화규소막은 응력 해소가 곤란하며, 그런 이유로 산화 규소막 두께가 2㎛ 정도 이상으로 되면 기판에 균열이 생긴다. 다음에 기판이 300mm x 300mm 정도 이상으로 대형화하면 대형화에서, 보다 용이하게 응력이 집적되고, 더욱 쉽게 균열이 생기게 된다. 이런 사정은 산화규소막이 단층의 경우에서도 복층으로 됨과 같고, 산화규소막의 층 막 두께가 2㎛ 이상이 되면 그의 막 두께에 따라 균열이 발생한다. 본원 발명의 박막 반도체 장치는 기판 표면의 일부가 절연성 물질인 기초 보호막이 준비되고, 그의 기초 보호막 상에는 반도체 막과 게이트 절연막과 게이트 전극으로 된 전계효과 트랜지스터가 형성되어 다음에그의 전계효과 트랜지스터의 배선간의 전기적 절연성을 취한 층간 절연막이 준비되어 있다. 기초 보호막의 최상층은 적어도 산화규소막으로 되고, 또한, 게이트 절연막의 MOS 계면측도 산화규소막으로 되고, 다음에 통상은 층간 절연막의 일부도 산화규소막으로 된다. 따라서, 이들 3 종류의 산화규소막의 막 두께의 합이 2㎛ 이하이면, 저온 프로세스로 대형기판 상에 형성된 박막 반도체 장치에 있어도 균열이 생기지 않는다. 물론 기초 보호막의 막두께와 게이트 절연막의 막두께와 층간 절연막의 막두께와의 합이 2㎛ 이하이면, 보다 확실하게 균열 방지가 가능하다.
먼저, 기초 보호막의 최상층이 산화규소막으로 된 것이 좋은 이유에 대해 설명하면, 본원 발명의 박막 반도체 장치와 같이 트랜지스터의 능동층으로서 고품질의 반도체 박막을 사용할때는 반도체막과 기초 보호막과의 사이의 계면 제어가 중요해진다. 특히, 용융결정화에 의해 반도체막을 형성하는 때에는 기초 보호막 표면은 가능한 청정한 것이 바람직하다. 기초 보호막 표면이 청정하면, 단순히 기초 보호막과 반도체막과의 사이에 존재하는 계면 준위를 감소시킬 뿐만 아니라 오염등의 불순물을 반도체 막의 용융 과정중에 반도체막 내부에 유입하는 것도 없게 되기 때문이다. 그 때문에 한대의 막형성 장치에서 기초 보호막과 반도체막을 연속적으로 형성시키는 것이 좋다. 기초 보호막은 질화규소막이나 산화규소막, 혹은 양자의 적층으로 하여, 반도체막을 실리콘 막이나 실리콘.게르마늄 막이면 기초 보호막과 반도체막은 한대의 PECVD 장치로 용이하게 연속으로 막 형성된다. 박막 반도체 장치의 양산을 고려하면, 이들 막의 막 형성실 안을 정기적으로 세정하고, PECVD 장치의 막형성실 내에 부착한 박막을 제거하는 것이 필요하게 된다. 세정을 안한 막형성실 내에 박막을 부착하여 연속하면 막이 자극을 받아 떨어지며, 혹은 미립자의 이상 발생을 초래하여 현저하게 저하시키기 때문이다. 한편, 세정 공정에 의해 보다 막형성실 내에서 박막이 제거되면 막형성실 내에는 필요하지 않은 불소(F)나 탄소(C) 등의 세정기체의 구성원소가 미량 잔류한다. 이러한 상태로 반도체막을 증착하면 잔류원소가 불순물로서 반도체막중에 들어가며, 트랜지스터의 특성을 악화시킨다. 더구나, 세정 공정후에 몇장의 기판을 연속 처리하여, 소정의 매수를 처리한 후에 세정 공정을 하고, 세정 공정 직후의 기판에 들어가는 불순물량은 많으며, 세정 공정 직전의 기판에 들어가는 불순물량이 작지 않은 사태에 빠진다. 바꿔 말하면, 기판 사이에서 불순물 혼입량이 다르며, 그런 이유로 우량한 박막 반도체 장치를 안정적으로 제조하여 얻을 수 없는 것이다. 그래서, 본원 발명에서는 그의 세정 공정을 연속적인 막형성 공정과 같이 일련의 작업을 행한다. 즉, 기판을 1 장 막형성 처리할 때마다 세정 공정을 한다. 먼저, 제 1 공정으로서 기판을 PECVD 장치의 막형성실에 설치하기 전에 그의 1 장 전의 기판 처리시에 막 형성실 내에 부착한 박막을 제거한다. 구체적으로는 NF3나 CF4, CHF3, CH2F2, CH3F등의 세정기체를 단체 또는 이들 세정 기체와 산소(O2)나 수소(H2), 암모니아(NH3)등의 반응 제어기체와의 혼합체 혹은 필요에 따라 헬륨(He), 아르곤(Ar), 질소(N2)등의 불활성 기체를 다음에 적절히 혼합하여 막형성실 내에 도입하고, 플라즈마를 발생시킨다. 이런 공정에 의해 막형성실 내에 부착한 박막이 발생시킨다. 이런 세정 공정후 막형성실 내를 한번 진공으로 하여, 할 수 있는 한 잔류 기체가 남도록한다. 계속해서, 제 2 공정에서는 막형성실에 질화규소막이나 산화규소막을 잔류 불순물 원소에 대한 침투막으로서 증착한다. 즉, 침투막에서 불순물 원소를 가둔다. 침투막은 기초 보호막과 마찬가지로 100nm 정도 이상의 막두께가 확실히 불순물 혼입을 막는데 필요하다. 상기 침투막은 1장의 기판 처리가 종료할 때마다 완전 제거될 필요가 있다. 따라서, 너무 두께가 지나치면 앞선 제 1 공정의 세정시간과 침투막을 형성하는 제 2 공정의 시간이 길어 생산성을 떨어드리며, 침투막은 두께도 1㎛ 정도가 상한이다. 침투막에 질화규소막을 사용하는 때에는 암모니아(NH3)와 시란 (SiH4, Si2H6‥‥ 등)을 원료 기체로서 사용하고, 산화 규소막을 사용하는 때에는 염기가스(N2O)로 시란을 사용한다.
제 3 공정에서 막형성실내에 기판을 설치한 후, 제 4 공정에서 기판상에 기초 보호막을 형성한다. 기초 보호막은 기판상에서는 기초 보호막으로서 기능을 하지만, 기판 외의 막형성실 내에서는 제 2 침투막으로서 기능을 한다. 기초 보호막은 그 단체로 불순물의 기초 보호막중의 확산을 막기 때문에, 제 2 공정에서 형성된 침투막과 합하면 완전히 불순물의 반도체막 중으로의 혼입을 막는 것이 가능하다. 이 제 4 공정에 연속해서 진공을 파함이 없이 제 5 공정으로 반도체막을 형성하고, 제 6 공정에서 막형성실로부터 기판을 떼어내어 1장의 기판 처리 작업이 종료한다. 이후, 각 기판에 대해서 같은 기판 처리 작업을 반복한다. 그러한 기판 처리 작업에 따라서 기초 보호막과 반도체막의 연속적인 막형성을 행하면, 기초 보호막과 반도체막과의 사이의 계면이 청정하고 우량한 박막 반도체 장치가 제조된다.다음에, 반도체막중으로의 불소나 탄소등의 불순물 혼입량도 최소한으로 방지하며, 더구나, 일시적으로 불순물의 극미량의 혼입에 있어서도 그들의 양을 기판간에 항상 동일하게 유지시키므로 결과적으로서 우량한 박막 반도체 장치를 안정적으로 높은 생산성에서 제조될 수 있다.
(2-2, 본 발명의 반도체막과 그들을 형성하기 위한 원료물질)
본 발명에서는 반도체막을 어떤 기판 위에 증착한다. 이것은 이하 전체 본 발명에 공통된다. 본 발명이 적용되는 반도체막의 종류로서는 실리콘(Si)이나 게르마늄(Ge)등의 단체의 반도체막의 다른 실리콘.게르마늄(SixGe1-x: 0 < x < 1)이나 실리콘.카바이드(SixC1-x: 0 < x < 1)나 게르마늄.카바이드(GexC1-x: 0 < x < 1)등의 4 족원소 복합체의 반도체막이나 갈륨 비소(GaAs), 인듐, 안티몬(Insb) 등의 3 족 원소와 5 족 원소의 복합체 화합물 반도체막, 또는 카드뮴.셀렌(CdSe)등의 2 족 원소와 6 족 원소의 복합체 화합물 반도체막도 가능하다. 혹은 실리콘.게르마늄.갈륨 비소(SixGeyGazAsz: x + y + z = 1)로 바꾼 복합 화합물 반도체막이나 이들의 반도체막에 인(P), 비소(As), 안티몬(Sb)등의 도너 원소를 첨가한 N형 반도체막, 혹은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 억셉터 원소를 첨가한 P 형 반도체막에도 본 발명은 적용 가능하다.
본 발명에서는 반도체막을 CVD 법으로 증착하는 경우, 증착되는 반도체막의 구성 원소를 함유하는 화학물질을 원료 기체로서 반도체막을 증착한다. 예를 들면, 반도체막이 실리콘 (Si)으로 된 경우, 원료 기체로서는 모노시란(SiH4),디시란(Si2H6), 트리시란(Si3H8), 디크롤시란(SiH2Cl2) 등의 시란을 사용한다. 본 명세서에서는 디시란이나 트리시란을 고차시란(SinH2n+2: n 은 2 이상의 정수)이라 부른다. 게르마늄(Ge)이 반도체막으로 된 경우는 게르만(GeH4) 등을 사용하고 인(P)이나 붕소(B)를 반도제막에 첨가하는 때에는 포스핀(PH3)이나 디보란(B2H6) 등도 함께 사용한다. 원료기체로서는 앞서 설명한 각종 반도체를 구성하는 원소를 함유하는 화학 물질이 사용되지만, 꼭 원료 기체의 일부가 반도체막중에 잔류하면 구성원소의 수소화물이 보다 좋다. 예를 들면, 디크롤시란(SiH2Cl2)에서 성장된 실리콘막에는 양이 크고 작아도 반드시 염소(Cl)가 잔류하여, 실리콘막을 박막 반도체 장치의 능동층에 사용한 경우 잔류염소가 트랜지스터 특성의 열화 요인이 된다.
따라서, 디크롤시란 보다는 구성원소의 수소화물로 된 모노시란(SiH4) 쪽이 좋다. 원료 기체 및 필요에 따라 첨가되는 추가 기체의 순도는 높으면 높을 수록 좋지만, 고순도 기체를 얻는 기술적인 곤란이 커지면, 가격 상승을 고려하여 순도는 99.9999% 이상이 좋다. 통상 반도체막 막형성 장치는 배경 진공도가 10-6torr 정도이며, 막형성 압력이 0.1torr에서 수torr이다. 그 때문에, 배경 진공에서 막형성 과정으로의 불순물 혼입의 비율은 10-5에서 10-6정도로 된다. 막형성에 사용하는 원료 기체나 추가 기체의 순도는 그들의 기체를 이용하는 막형성 장치의 배경 진공도에 대한 막형성 압력의 비와 동등하지만 충분하다. 따라서, 본 발명으로 막형성장치에 흐르는 기체의 순도는 99.999% 이상 (불순물의 비율이 1x10-5이하)이 좋고, 99.9999%(불순물의 비율이 1x10-6이하)이면 원료로서의 사용에 전혀 장애가 없고, 배경 진공도와 막형성 압력의 비의 10 배의 순도(예를 들면 순도가 99.99999% 로, 불순물의 비율이 1x10-7이하)로 되면 기체에서의 불순물 혼입은 전혀 고려할 필요없이 이상적이다.
(2-3. 본 발명에 사용하는 LPCVD장치)
본원 발명에서 반도체막을 LPCVD 법으로 증착하는 경우의 LPCVD 장치의 개요를 설명한다. LPCVD 장치는 종형로이거나 횡형로이든지 관계없다. 일반적으로 막 형성실은 석영 등으로 할 수 있고, 그의 막형성실 중앙부 부근에 기판을 설치한다. 막형성실의 외측에는 복수의 영역으로 나누어진 히터가 설치되어 있고, 그들을 독립적으로 조정함으로써 반응실 중앙부 부근에 소망의 온도로 균열대를 형성한다. 소위 핫트-월형의 LPCVD 장치이다. 복수의 히터를 각기 독립으로 조정하면 균열대 내에서의 온도의 차이를 0.2℃ 이내로 하는 것이 가능해진다. 균열대내에서의 온도의 변동량이 약간 있으면 오물이 반드시 존재하여, 이 온도 편차가 증착막 두께 변동의 제 1 인자이고, 다음에 기판내의 균일성이 기판간의 균일성에 우선하는 고로, 히터로부터의 열복사 방향에 대해서 기판은 평행하게 설치되는 것이 바람직하다. 예를 들면, LPCVD 장치가 종형이면 기판은 거의 수평으로 설치한 쪽이 수직으로 설치하는 것보다도 반도체막을 균일하게 형성할 수 있다. 반대로 횡형이면 기판을 거의 수직으로 설치한 쪽이 좋다. 시란(SiH4), 디시란(Si2H6) 혹은 게르만(GeH4) 등의 원료기체와, 필요에 따라 사용하는 헬륨 질소, 아르곤, 수소등의 희유 가스는 막형성실의 한편으로 설치한 기체도입부로부터 막형성실에 도입되어, 막형성실의 중앙부 부근에 설치된 복수의 기판이나 막형성실의 벽면 등에 반도체막을 증착한 후에 기체 도입부와는 반대의 다른 편으로부터 배기된다. 막형성실에서의 배기는 게이트.밸브나 컨덕턴스.밸브를 통해 터보 분자 펌프나 로터리.펌프등의 진공 배기 장치에 의해 취해진다. 진공 배기 장치는 본원 발명에서는 터보 분자 펌프나 로터리 펌프 등의 진공 배기 장치에 의해 취해진다. 진공 배기 장치는 본원 발명에서는 터보 분자 펌프나 로터리 펌프로 구성되지만, 달리 메커니컬.부스터.펌프나 드라이 펌프 등을 조합해도 좋다. 종형로이든지 횡형로이든지 문제없이 막형성실에 설치된 기판의 법선방향을 막형성실내의 기체류의 방향과 거의 일치시키는 것으로, 반도체막의 균일성이 비교적 용이하게 얻어지게 된다. 즉, 종형로이면 앞서 설명한 바와 같이 기판은 거의 수평으로 설치되지만 기체는 상하 방향으로 흐르는 것이 좋다. 마찬가지로 횡형로이면 기판은 거의 수직으로 설치되어 있어서 기체는 수평 방향으로 흐르는 것이 좋다고 해석한다. 본 발명에서 사용하는 LPCVD 장치는 높은 진공실이고, 막형성시의 배경 진공도는 10-7torr이다. 그 때문에, 기판이나 보드 기구 등에서의 불필요하게 필연적으로 생기는 탈가스를 충분히 빠르게 배기하는 것이 가능하다. 기판이나 보드 기구 등에서 발생하는 탈가스에는 물(H2O), 산소(O2) 등이 포함되고, 이들 불순물 가스는 양질의 반도체막 형성을 저해한다. 즉, 기판이나 보드기구에서 발생한 불순물 가스는 실리콘막등의 반도체막 증착에 즈음하여, 증착 초기 과정에서는 증착막의 핵으로 될 수 있다. 이 때문에, 탈가스가 충분히 배기되지 않는 경우에는 많은 불순물 가스가 기판 표면에 흡착되고, 많은 핵이 발생한다. 반도체막을 증착하여, 그의 열처리나 레이저 조사 등으로 결정화시켜도, 이들 탈가스에 기인하는 다량의 핵 존재는 결정성장후의 평균 입자 지름 크기를 작게 하고, 반도체 특성을 저하시킨다. 또한, 증착 진행중에도 이들 탈가스 불순물은 성장 반도체막내에 들어오므로, 반도체 특성은 더욱 열화된다. (2-1)의 항에서 설명한 바와 같이, 핵의 발생을 억제하는데서는 기초 보호막의 재질이나 표면 조도가 중요한 역할을 하지만, 동시에 반도체막의 증착 조건도 신중히 제어되어야 한다. 결국, 양질의 반도체막을 형성함에 있어서, 기초 보호막 표면을 핵이 발생하도록 조정하고, 다음에 기판 등으로부터의 불가피하게 발생하는 탈가스 불순물을 충분히 빠르게 배기할 수 있는 LPCVD 장치를 사용하는 것이 불가결해진다.
LPCVD 법에서는 원료기체의 열분해를 이용하여 기판상에 반도체막을 증착한다. 이 방법에서, 300mmx300mm로 된 대형 기판에서, 그것을 사용하여 얻은 비교적 낮은 증착 온도로, 또한 높은 생산성을 갖고 막 형성을 행하는 경우의 최대 과제는 증착 속도(DR)와 균일성의 양립이다. 예를 들면, 앞서 설명한 값이 싼 대형 범용 유리 기판상에 실리콘막을 증착하는 것을 생각한다. 기판 크기가 300mmx300mm 이상으로 되는 대형기판은 기판을 어떻게 설치하여도, 증착 온도가 450℃ 정도 미만이 아니면 막형성중에 기판의 자중에 의해 왜곡이 발생한다. 말할 것도 없이 이 열에 의한 왜곡은 증착 온도가 낮지만, 왜곡이 패터닝시의 노광등의 후 공정에서 전부영향을 미치는 정도로 적지 않는 것은 증착 온도가 430℃ 정도 이하로 될 수 있다. 그리고, 실리콘막등의 반도체막을 425℃ 로 되도록 저온으로 디시란 등의 고차 시란을 사용하여 증착하지만 증착 온도를 이 정도까지 낮추면 증착 속도도 상당히 지연된다. 여기서, 낮은 증착 온도에서도 빠른 증착 속도가 얻어지도록 증착 압력을 올린다. 기체 농도는 압력에 비례하여 증착 압력을 올리는 것은 원료 기체 농도를 올리는 등, 그런 이유로, 원료의 기판 표면으로의 수송 속도가 커진 증착 속도는 빨라진다. 그렇지만, 그러한 증착 방법을 사용하면 대형기판의 주변부의 반도체막 만이 특히 두꺼워지며, 그 결과 기판면내의 균일성이 나빠진다. 기판 중심부와 주변부의 막 두께가 상이한 기판이 커짐에 따라 현저해지며, 또한, 증착 온도가 저하함에 따라 역시 현저해진다. 첫째의 원인으로서는 원료 기체의 수송 속도를 크게 한 때에 기판의 에치부에 난류가 발생하여, 그 때문에 주변부만 현저하게 다량의 원료 물질이 수송되고, 최종적으로 중심부에 비해서 막이 두꺼워 진다고 생각된다. 다른 원인은 기판 크기의 증대에 따라 중심부로의 기상에서의 수송속도가 떨어지기 때문이라고 생각한다. 바꿔 말하면, 450℃ 정도미만, 혹은 430 ℃ 정도 미만의 저온에서 빠른 증착 속도와 균일한 막두께 분포를 얻는데는 원료 기체의 기상중에서의 수송 속도가 기판의 중앙부나 주변부 등의 원래 장소 보다 매우 큰 상태로 되며, 게다가 에치부에 발생하는 난류를 최소한으로 제어하는 것이 중요해진다. 다음, 증착시의 원료기체 분압(디시란이 원료기체인 디시란 분압)이 10mtorr 정도에서 5torr 정도의 진공도이면, 난류의 대소와 수송속도의 상이함은 LPCVD 장치내에 설치한 기판 간격(d)에 의해 어느 정도 제어하여 얻는 것이 발명자가 행한 일련의실험에서 명백해졌다. 발명자의 실험에서는 일반적으로 기판 간격(d)이 큰 만큼 균일성은 양호하게 되는 경향이 있고, 게다가 기판이 커짐에 따라 동일한 균일성을 얻는 것보다 큰 기판 간격을 필요로 한다는 것을 알았다. 다음, 기판 간격이 어느 정도 넓으면 기판 중앙부에 대해서도 효과적으로 원료 기체가 수송되어, 중앙부와 주변부에서의 수송량의 차가 적어지고, 그리고 주변부에 발생하는 난류가 적어지는 2 개의 사상에 의해 균일성은 개선된다고 생각한다. 구체적으로는, 증착 온도가 410℃ 정도에서 440℃ 정도이며, 기판의 면적(S)이 90000mm2(300mm x 300mm 의 기판) 정도 이상인 때, 기판간격(d)을
d ≥ 0.02 x S1/2(mm) ‥‥(1)
(1) 식을 만족하도록 설정하면 균일성이 개선된다. 예를 들면, 300mmx300mm 의 기판을 LPCVD 장치내에 설치하는 경우는 기판 간격(d)을 6mm 이상으로 하면 좋다. 실제 증착 온도 425℃, 디시란 유량 200 sccm, 헬륨 유량 1000sccm, 압력 1.2torr, 디시란 분압 200mtorr, 증착속도 0.85nm/min 의 증착 조건에서 300mmx300mm 의 기판을 7.5mm 간격으로 LPCVD 장치내에 설치한 때에 기판의 주변 1cm를 제외한 막두께의 불균일은 약 3.4% 이다. [단, 여기서 불균일은 주변부를 제외한 280mm x 280mm 영역내의 최대막 두께를 max, 최소막 두께를 min 로 한때(max-min)/(max + min)으로 정의한다.] 이에 대해, 전부 같은 증착 조건에서 같은 크기의 기판을 5mm 간격으로 LPCVD 장치내에 설치한 때의 불균일은 8.9%로 된다. 후술하는 바와 같이 반도체막 두께는 박막 반도체 장치의 성능에 대해서 강한 영향을끼치지만, 불균일이 대강 5% 이내이면, 성능의 차이는 그리 문제되지 않는다. 마찬가지로 360mmx465mm 의 기판을 10mm 간격으로 LPCVD 장치내에 설치한 때의 불균일이 4.2% 임에 대해, 7.5mm 간격의 때에는 10.1%이다. (1) 식에 따르면, 360mm x 465mm 의 기판에 대해서는 기판 간격(d)은 8.2mm 이상이지만, 사실은 이를 충실하게 지지한다. 이와 같이, 예를 들면, 균열대의 폭이 약 120cm 로 설치기판의 간격을 10mm 로 하면, 처리기판의 상하 또는 전후의 더미 공간(dummy space)을 고려해도 1 배취(batch)로 100 장의 기판 처리가 가능하다. 다음 항에 기술한 본원 발명의 막형성 방법을 이용하면, 1 배치당 처리시간은 3 시간 정도이다. 그 이유는 기판 1 장당 처리시간[본원에서는 이를 택트(tact)시간이라 부른다]은 1 분 48 초이며, LPCVD 장치의 유지 등의 정지기간을 가미해도 택트 시간이 2 분 정도이다. 즉, 그러한 고생산성을 갖춰 균일성이 좋은 박막 반도체 장치가 제조된다.
앞서 설명한 바와 같이 증착 온도를 낮춤에 따라, 증착 속도가 지연되고, 때문에 균일성을 얻는 것도 곤란해진다. 증착 온도가 410℃ 정도 미만 이면 (1) 대신에,
d ≥ 0.04 x S1/2(mm) ‥‥(2)
(2) 식의 조건을 만족하도록 기판을 설치하면 마찬가지로 양호한 균일성이 얻어진다. 제 3A 도에 도시한 바와 같이 횡형로를 사용하여 2 장의 기판을 1 조로하여 서로 배중합시켜 보드상에 세운 반도체막을 형성하는 경우는 인접하는 조간의 거리가 기판 간격(d)에 상당한다. 앞의 360mm x 465mm 의 예를 고려하면 1 배취에200 장의 기판 처리가 가능하며, 게다가 생산성은 배로 증가하기 때문이다. 마찬가지 관계는 종형 LPCVD 장치에 대해서도 당연하다. 이 경우도 2 장 1 조로 하여 유리 기판의 표면끼리 맞추어서 거의 수평으로 설치한다. 즉 2 장의 유리 기판에서 하측의 기판은 표면이 하향이며, 상측의 기판은 표면이 상향으로 된다. 이러한 때에도 조간의 거리(d)는 앞서 설명한 기판 간격에 상당한다. (제 3B 도 참조) 핫 월형 종형 LPCVD 장치에서 대형 기판을 수평으로 설치할때에 생기는 문제의 하나가 제 4 도에 도시하는 중앙부의 휘어짐이다. 이 휘어짐은 기판이 커지는 만큼 크게 되며, 또, 유리의 변형점이 낮은 기판에서는 커진다. 그의 한쪽에서 유리 기판은 변형점이 높고 내열성이 높은 만큼 그의 가격이 높은 경향이 있다. 그래서, 제 3B도에 도시한 바와 같이 2 장 1 조로서 복수의 유리 기판을 LPCVD 장치내에 설치하는 때, 서로 변형 점이 다른 유리를 1 조로 하여, 변형점이 큰 쪽의 유리 기판이 하측으로 되도록 하여 반도체막을 증착한다. 변형점이 큰 유리의 휘어짐은 작기 때문에, 그 위에 설치된 변형점이 작은 유리의 휘어짐도 작게 할 수 있고, 결과적으로 값이 싼 유리 기판을 사용할 수 있게 된다. 즉 2 장을 1 조로 하는 것에서 단순히 생산성이 증가되고, LCD 1 장당 가격도 쉽게 내릴 수 있다.
(2-4. 본 발명에 의한 LPCVD 법에서의 반도체막 증착)
전항에서 설명한 바와 같이, 범용 대형 유리 기판을 사용하며, 증착 온도는 가능한 적은 쪽이 좋다. 그렇지만 증착 온도의 저하는 동시에 증착 속도의 저하도 의미한다. 증착 속도가 느리면 막형성에 비용이 많이 들며 시간이 길어지고, 생산성의 저하는 물론이고, 그 이외에도 박막 반도체 장치의 성능에도 악영향을 미친다. 역으로 하면 반도체막에 실리콘이 함유되는 양호한 박막 반도체 장치를 저온 프로세스로 제조하며, 반도체막을 증착 온도가 450℃ 미만, 특히, 430℃ 정도 이하로 디시란 등의 고차시란을 사용하여 증착할 때, 증착 속도가 0.2nm/min 이상이면 이동도가 큰 박막 반도체 장치가 가능하고, 다음에 증착 속도를 0.60nm/min 이상으로 하면 기판내의 트랜지스터 특성의 변동을 작게 할 수 있다. 또한, 순수한 실리콘막으로 되는 반도체막을 430℃ 정도 이하의 저온으로, 또한 실리콘막의 증착 속도를 0.20nm/min 정도 이상으로서 형성한 때에는 용융 결정화된 반도체막 품질은 레이저의 변동에 대해서 안정하고, 더우기, 이것을 이용한 poly-Si TFT 에서는 ECR-PECVD 장치를 사용하지 않고 형성한 SiO2막을 게이트 절연막으로서 이용하여도 양호한 트랜지스터 특성을 갖는 박막 반도체 장치가 작성된다. 실제 증착 온도 400 ℃, 디시란 유량 200sccm, 헬륨 유량 1000 sccm, 압력 880mtorr, 디시란 분압 147mtorr, 증착속도 0.12nm/min의 증착 조건이나 증착온도 425℃, 디시란 유량 200sccm, 수소 유량 200 sccm, 압력 131mtorr, 디시란 분압 65.5mtorr, 증착속도 0.19nm/min의 조건에서 증착한 비정질 실리콘막은 투과형 전자현미경 사진에 의하면 도달한 곳에 검은 반점이 관측되고, RTA 법으로 결정화 한 후의 결정 입자 지름도 작아진다. 그 때문에, 이것을 트랜지스터의 능동층으로 한 때에 이동도도 작아진다. 증착 속도가 0.20nm/min 보다도 늦은 때에 어떤 이유로 비정질 Si 상에 검은 반점이 발생하여, 트랜지스터 특성을 열화시키는 것에 대해 상세하게 정해져 있지는 않지만, 아마도 성장 속도가 너무 느리므로, 막성장의 표면이 기상에 노정되는시간도 길어지며, 결과로서 배경 진공에서의 불순물 혼입이 많은 것으로 생각된다. 따라서, 증착 속도의 하한은 LPCVD 장치의 배경 진공도에 의존한다. 즉, 본 원에 의해 배경 진공도가 1X10-7torr 내지 1X10-6torr의 LPCVD 장치에서는 증착 속도가 0.20nm/min 이상에서 양질인 반도체막이 증착되는 것이다. 증착 속도가 0.60nm/min 이상이 되면 이와 같은 영향은 전혀 없고, 그 때문에 트랜지스터 특성의 변동량도 적어진다. 다음에 후술하는 바와 같이 본원 발명의 LPCVD 법으로 박막 반도체 장치를 작성한 때의 반도체막의 최적의 막 두께는 약 50nm 이다. 따라서, 증착 속도가 0.60nm/min 이상이면 증착시간은 80 분 정도이다. LPCVD 장치에 기판을 넣어 진공화에 약 20분을 소비하여, 막형성 전의 예비 가열시간이 약 1 시간, 상술한 바와 같이 증착시간이 약 1 시간 20 분, 막형성 후의 진공화와 기판 떼어냄을 행하는데 약 20 분 소요되어, 도합 1 배취의 처리시간을 3 시간 정도이다. 전항에 표시한 종류 1 배취에 100 장의 기판을 처리하면 택트 시간은 2 분 정도이고, 2 장 1 조의 방법을 이용하면 택트 시간이 1 분미만으로 매우 좋은 고생산성이 실현된다.
여기까지 서술한 바와 같이, 고성능인 저온 프로세스 poly-Si TFT 을 안정적으로 대형 기판상에 작성함에 있어서, 실리콘을 함유하는 반도체막을 430℃ 정도 이하의 온도에서 증착 속도를 0.6nm/min 이상의 속도로 하고, 또한 대형기판내의 막두께의 불균일을 5% 정도 이하로 하는 것이 이상적이다. 이 조건은 LPCVD 법으로 반도체막을 형성하는 때에 원료 기체로서 디시란 등의 고차시란을 사용하여, LPCVD 장치 막형성실내에서 반도체막이 형성되어 얻어지는 표면의 총면적(A)(㎠)과 반도체막 형성중에 막형성실내에 도입되는 고차 시란의 유량(Q) (sccm)과의 관계를 규정함으로써 만족된다. 즉 단위면적당 고차시란 유량을 R(sccm/㎠)
R = Q/A
로 정의할 때, 이 값을 조정함으로써 상기 세 종류의 이상 조건이 만족되는 것이다. LPCVD 법에 의한 반도체막 형성에 즈음하여 증착 온도는 주로 기판 표면에서의 화학 반응 속도를 정한다. 한편 기상에 있어서는 원료기체의 수송 속도는 공간내의 원료 기체의 농도와 정비례한다. 원료 기체의 농도(C)는
C = P/kTg
의 관계식에서 원료 기체의 압력(P)과 온도(Tg)에 결부된다.(K 는 볼츠만 정수.) 증착 온도를 일정값으로 고정한 상태에서, 즉 잠재적 표면 반응 속도를 일정하게 보존한 상태에서 항상 퇴적 속도를 올리기 위해서, 원료기체의 압력(P)을 크게 한 기상에 있어서 수송 속도를 빠르게 함으로써 실제의 표면 반응 속도를 증대시키는 것이 일반적이다. 그런데, 앞서 설명한 바와 같이, 압력을 높여 증착 속도를 빠르게 하면 균일성이 나빠진다. 이러한 사실을 인정하는 한편으로, 막형성실 중간의 압력(P)은 막형성실의 배기속도(S)와 기체 유량(Q)과의 사이에 P = Q/S 의 관계를 갖는다. 여기서는 독립 변수가 3 개이며, 이들간의 관계식이 1개로 되기 때문에 결국 독립 변수가 2 개 존재하게 된다. 바꿔말하면 압력(P)만을 지정하여도 하나의 물리상태를 정할 수 없다. 이것은, 예를 들면, 같은 압력 100mtorr에서도 기체 유량이 100sccm 에서 배기속도가 1sccm/mtorr의 계(system)와 기체유량이1sccm 에서 배기 속도가 0.01 sccm/mtorr의 계에서는 전부 별도의 물리계에 있는 것을 의미한다. 발명자는 이것을 주목하여, 증착 온도와 증착 압력을 일정값으로 안정한 결과, 막형성실에 있어서 배기 속도와 원료 기체로 있는 디시란의 유량을 변하게 하여, 이들 파라미터가 증착 속도와 균일성으로 어떤 효과를 미치는가를 검토한다. 그 결과, 증착 온도와 압력을 일정하게 한 경우에 있어서도 원료 기체의 유량을 크게함에 따라 증착 속도도 증대하고, 특히 균일성도 개선되는 것이 판명되었다. 다음, 그의 관계는 반응실내의 총면적(A)에도 크게 관계되고, 총면적에 비례하여 원료 기체 유량도 증가되는 것이 필요하다고 인정되기 때문이다. 이것을 제 5 도를 이용하여 설명한다. 체적 184.51 을 갖는 종형 핫.월(hot.wall)LPCVD 장치에 300mm x 300mm 의 기판을 기판간격 10mm 로 35 장 설치하고, 비정질 실리콘막을 증착한다. 기판 1 장의 면적은 30cm x 30cm x 2(표리)로 1800㎠이어서 35 장의 기판 총면적은 63000㎠이다. 한편, 막형성실내에서 반도체막이 형성되는 부분의 면적은 25262㎠이어서, LPCVD 장치내에서 반도체막이 형성되어 얻어지는 총면적(A)은 A = 63000 + 25262 = 88262㎠이다. 이런 조건하에서 증착 온도를 425℃로, 증착압력을 320mtorr로, 막형성실에는 디시란만을 흘려 반도체막을 증착한다. 디시란 유량을 50sccm 에서 400sccm 까지 바꾸어, 동시에 LPCVD 장치의 압력 조정기에 의해 막 형성실의 배기 속도를 변하게 하여 증착 압력을 320mtorr의 일정값으로 보유한다. 그러한 실험의 디시란 유량에 대한 증착 속도를 제 5 도에 화살표와 실선(DR)으로 표시하고 기판내의 막두께의 불균일을 4 각인과 파선(V) 으로 표시한다. A=88262㎠이며, Q=50 sccm 은 R = 5.66 × 10-4sccm/㎠, 이하 Q=100sccm이 R=1,13 x10-3sccm/㎠에, Q=400sccm 이 4.53 × 10-3sccm/㎠에 상당한다. R 이 2.27 × 10-3보다도 크면 증착 속도는 약포화하며, 표면 반응 속도가 잠재적 표면 반응 속도에 대략 일치한다. 앞서 설명한 바와 같이, 동일 온도와 압력이면 증착 속도가 빠른 편이지만, 생산성의 시점에서도 반도체막질의 시점에서도 바람직하다. 증착 속도가 크면 핵의 발생 속도에 대해 그의 성장 속도가 크므로, 결정화 공정후의 결정 입자도 크고, 탈가스등의 불순물 가스의 반도체막 가운데로 들어가는 양이 줄어드는 두 사항에 의해 반도체막 질은 개선된다. 이 두 사항은 그의 반도체막을 박막 반도체 장치의 능동층으로서 사용될 때, 각각 이동도가 커지는 것과 전압이 낮아지는 것을 의미한다. 불순물의 유입이 작은 것은 poly-Si TFT 의 오프 전류를 낮게 억제하는 것에도 결부된다. 이와 같이, 증착 속도는 빠른쪽이 좋지만, 그 값은 제 5 도에서 알 수 있는 바와 같이 R = 2.27 × 10-3sccm/㎠ 이상에서 포화한다. 따라서, 반도체막 형성때 단위 면적당 고차시란 유량은 2.27 × 10-3sccm/㎠ 정도 이상이 좋다. 이 실험은 종형으로 행해지며, 원료 기체는 막형성실 상부로부터 도입되고, 하부로부터 배기가 된다. R = 5.66 × 10-4sccm/㎠에서는 첫번째위에 설치된 기판과 첫번째 밑에 설치된 기판으로 증착 속도가 18% 다르다. R = 1.13 × 10-3sccm/㎠이상에서는 이런 차이가 거의 관측되지 않았기 때문에 기판간의 균일성을 얻기 위해서 R = 1.13 ×10-3sccm/㎠정도 이상이 바람직하다. 또, 제 5 도로부터 알 수 있는 바와 같이 R ≥ 4.54× 10-3sccm/㎠에서는 기판내의 불균일이 5% 이하이며, 증착 속도도 1.30nm/min 로 크고 이상적이다.
LPCVD 장치내에서 반도체막이 성장되어 얻는 총면적(A)에 대응하여 원료 가스 유량도 변함이 없어야 한다. 즉, 조정 파라미터는 단위 면적당 고차시란 유량(R)이다. 실제 235mm x 235mm 의 기판을 17 장 20mm 간격으로 LPCVD 장치내에 설치하여 상술한 바와 같이 전부 같은 실험을 실시한다. 기판 총면적은 23.5cm x 23.5cm x 2 × 17 = 18777㎠이고, 막형성실내에서 반도체막이 형성되는 부분의 면적은 25262㎠ 이어서, 총면적(A) = 44039㎠이며, R = 5.66 × 10-4sccm/㎠, 1.13 x 10-3sccm/㎠, 2.27 × 10-3sccm/㎠, 4.53 × 10-3sccm/㎠에 상당하는 고차시란 유량은 각기 25sccm, 50sccm, 100sccm, 199sccm 로 된다. 이들 디시란 유량에서 증착 속도와 기판간의 균일성을 알아보고, 먼저와 같은 현상이 확인 된다. 즉 단위면적당 고차시란의 양이 증착 온도와 압력의 다른 물리계를 한 의미로 정하는 파라미터로 된다. 430 ℃ 정도 이하의 증착 온도에서 100mtorr 정도 이상의 디시란 분압으로 실리콘을 함유하는 반도체막을 증착할 때 상술한 발명에 의하면 적어도 R 은 1.13 x 10-3sccm/㎠이상이 구해진다. 예를 들면, 400mm x 500mm 의 기판 100 장을 직경 900mm 의 원통상의 막형성실에 기판간격 15mm 로 설치하여 반도체막을 증착하는 경우, 기판 총면적은 400000㎠로, 막형성실내 면적은 약 56550㎠로 A=456500㎠ 정도로 된다. 따라서 최소한 필요한 디시란 유량은 R=1.13 × 10-3sccm/㎠ 와 A를 들여서 Q=518sccm 이다. 마찬가지로 560mm x 720mm 의 기판 100 장을 25mm 간격으로 직경 1200mm 정도의 막형성실에 설치하여 반도체막을 증착하는 때에 필요한 최저 디시란 유량(Q)은
A ∼ 919500 ㎠
R ≥ 1.13 × 10-3sccm/㎠
로부터 약 1050sccm 정도이다.
(2-5. poly-Si TFT 의 채널 막두께와 트랜지스터 특성)
여기서 poly-Si TFT 형 박막 반도체 장치의 채널 막두께를 구성하는 능동층 반도체막 두께와 트랜지스터 특성의 관계에 대해 설명한다. 일반적으로 박막 반도체 장치에서는 채널로 된 반도체막의 최적의 막 두께는 그의 형성 방법에 많이 의존한다. 이것은 반도체막의 막의 질이 그의 막 두께에 따라 큰 변화가 있기 때문이다. 예를 들면, SOS(실리콘 온 사파이어)나 SOI(실리콘 온 인슐레이터)와 같이 원칙으로서 반도체막질이 그의 막두께에 의존하지 않는 계에 있으면, 반도체막은 얇은 트랜지스터의 특성이 양호하게 된다 (여기서 원리를 동작 이론에 기초하는 박막 효과로 칭함) 이것은 얇은 반도체막에서는 공핍층이 전반도체막 두께가 커지며, 반도체막 표면에 반전층이 즉시 형성되기 때문이다(임계전압 Vth 가 작아진다). 한편 다결정 막을 채널로 이용하는 박막 반도체 장치에서는 반도체막질이 막두께에 따라 크게 다르므로, 상술한 기구는 보다 복잡해진다. 통상은 다결정 막의 막질은 막이얇아져서 악화된다. 구체적으로는 박막과 두꺼운막을 비교하면 박막의 쪽이 그것을 구성하는 결정 입자(그레인)의 크기가 작아지며, 또한, 동시에 결정내의 결함이나 결정 입자계의 트랩수도 증대한다. 결정 입자의 크기가 작으면, 그것을 이용한 박막 반도체 장치의 이동도는 작아진다. 또한, 결정내 결함이나 결정 입자계의 트랩수의 증대는 공핍층의 확장을 지연하고, 실질적으로 임계전압(Vth)을 크게 한다. (여기서, 이 원리를 박막 열화로 칭함) 결국 먼저의 동작 이론에 기초하여 박막 효과는 박막 열화와 경쟁 과정에 있기 때문이다. 박막화해도 차이 만큼 크게 막질이 변화하지 않으면(박막 열화가 작으면), 동작 이론에 기초하여 박막 효과가 있는 트랜지스터 특성은 박막 정도가 양호하게 된다. 역으로 박막화에서 현저하게 막질이 악화하면(박막 열화가 크면), 동작 이론에 기초하여 박막 효과는 취소되고, 박막화에 따르는 특성은 악화된다. 즉, 막질의 막두께 의존성의 대소에 의해 박막화한 때의 트랜지스터 특성은 좋게 되거나 나쁘게 되기 때문이다. 막질의 막두께 의존성은 그의 막 형성 방법에 따라 다르며, 또 그의 막두께에 의해서도 다르다. 따라서 반도체막의 최적의 막 두께는 박막 반도체 장치의 제조 방법에 의해 전부 다르고, 각기의 제조 방법에 따라 그의 최적값이 구해져야 한다.
(2-6. LPCVD-결정화막의 최적 막두께)
여기서는 상술한 본원 발명의 저온 프로세스 박막 반도체 장치내, 반도체막이 증착온도 450 ℃ 미만, 이상적으로는 430 ℃ 정도 이하의 LPCVD 법으로 막형성된 후에 결정화되어 작성된 poly-Si TFT 의 최적 반도체막 두께에 대해 설명된다. LPCVD 법에서 450℃ 미만, 혹은 430℃ 이하에서 막이 막으로서 연결되는 것은 막두께가 10nm 정도 이상으로 될 때이다. 막이 연결되어 있지 않고 섬 모양으로 떠있으면 용융 결정화하여 고상성장법으로, 결정화 후도 역시 막이 연결되지 않으므로 반도체의 온 특성은 상당히 나쁘다. 말하자면, 박막 열화가 동작 이론에 기초하여 박막효과에 대해서 압도적으로 우세하다. 따라서, LPCVD 결정화막의 최저 막두께는 10nm 정도이다. 막두께가 20nm 정도 이상으로 되면 용융 결정화 막의 트랜지스터 특성이 양호해지기 시작한다. 반도체 막을 용융 결정화할 때에는 냉각 고화 과정으로 1 개의 핵을 중심으로 결정화하여, 핵 주변의 반도체 원자가 핵에 모인다. 그 때문에 20nm 정도 보다도 얇으면 가령 LPCVD 법으로 증착한 직후에 막으로 연결되어 있어도 용융 결정화 후는 이르는 곳에 공극이 발생하여, 본래의 트랜지스터 특성은 우수해지게 된다. 즉, LPCVD- 용융 결정화막에 있어서는 20nm 이하는 박막 열화가 우성으로 20nm 정도 이상으로 되어 점차 박막 열화는 작아지며, 동작 이론에 따라 박막 효과가 박막 열화에 대해 우열이 없어져 간다. 이것이 계속되는 것은 막두께가 20nm 정도에서 80nm 정도의 사이에 있게 되고, 이 사이의 막두께에서 트랜지스터 특성은 최대로 양호하게 된다. 막두께가 80nm 보다도 두꺼우면 동작 이론에 따라 박막 효과가 올라가고, 트랜지스터 특성은 막두께의 증대에 따라 서서히 악화된다. 반도체 막두께가 30nm이상이면 안정적인 생산이 가능해진다. 특히 고정밀 미세가공이 진행하고, 층간절연막이나 게이트 절연막에 개공하는 접촉 홀을 반응성 이온 에칭(RIE)으로 행하도록 하면, 30nm 정도 이상의 반도체막은 반도체막과 배선과의 접촉불량을 현저하게 감소시킨다. 통상 게이트 절연막과 층간 절연막의 막두께의 합은 600nm 정도이며, 기판내의 이들의 막두께의 불균일이 ±10%의 합계 20%로 하면 아주 얇은 절연막과 아주 두꺼운 절연막의 차는 120nm 정도이다. RIE 의 반도체막에 대한 선택비는 약 1:10 정도여서, 아주 두꺼운 절연막에 접촉홀이 개공된 때에 아주 얇은 절연막의 아래에 위치하는 반도체막은 10 내지 15nm 정도 깍아낸다. 반도체막 두께가 30nm 정도 이상이면, 이와 같이 가령 15nm정도가 접촉홀 개공시에 없어져도, 접촉 저항은 충분히 낮아지며 접촉 불량은 생기지 않는다. 반도체막 두께가 70nm 정도 이하이면 레이저 조사 등의 용융 결정화시에 막전체가 균일하게 가열되어 결정화가 생긴다. 막이 140nm 정도 이상으로 두꺼우면 레이저 광을 위에서 조사한 때 막의 상층부 이외에 용융하지 않으며, 하층부에는 비정질 부분이 남아 있으므로, 동작 이론에 기초하여 박막 효과와 합해져서 트랜지스터 특성은 몹시 저하된다. 즉 LPCVD-결정화법의 상한 막두께는 140nm 정도이다.
(2-7. 본 발명에 의한 PECVD 법에서의 반도체막 증착)
본 발명에 의한 박막 반도체 장치의 반도체막을 PECVD 법으로 형성하는 방법을 설명한다. 여기서 사용한 PECVD 장치는 용량 결합형으로 플라즈마는 공업용 rf파(13.56MHz)를 사용하여 2 장의 평행 평판 전극간에 발생시킨다. 2 장의 평행 평판 전극중의 하부 평행 평판 전극은 접지 전위에 있고, 이런 전극상에 반도체막을 증착해야 할 기판이 설치된다. 상부 평행 평판 전극에는 rf 파가 공급된다. 또, 상부 평행 평판 전극에는 다수의 가스 도입구가 열려 있고, 이 전극면으로부터 원료 기체가 일자 모양 층류로 된 막형성실 내에 공급된다. 막형성시의 압력은 0.1torr 정도에서 5torr 정도로 평행 평판 전극간 거리는 10mm 정도에서 50mm 정도 사이에서 가변이다.
기판 표면의 적어도 일부에 산화규소막 등의 절연성 물질로 된 기초 보호막을 준비한 후에, 기초 보호막 상에 반도체막을 형성하여, 최종적으로는 이의 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치를 제조한다. PECVD 법으로 반도체막을 증착하는 경우, PECVD 장치의 막형성실에 기판을 설치한 후, 먼저 기초 보호막에 산소 플라즈마를 조사한다. 산소 플라즈마는 전극간 거리 15mm 정도에서 35mm 정도로, 압력 1.0torr 정도에서 2.0torr 정도, rf 전력밀도 0.05 w/㎠정도에서 1w/㎠ 정도로 세운다. 기판 온도는 반도체 증착시와 같은 250℃ 정도에서 350℃ 정도로 하고, 산소 플라즈마 조사 시간은 10 초 정도에서 1 분 정도이다. 산소 플라즈마 조사후, 한번 플라즈마를 제거하여 막형성실의 진공화를 10 초에서 30초 사이 정도에서 행한다. 진공화를 15 초 정도 이상으로 하면 막형성실내의 진공도는 1m torr 정도 이하로 된다. 이것은 다음 공정의 반도체막 증착시에 반도체막 중에 산소를 혼입시키도록 행한다. 진공화를 행한 후에 시란이나 수소등의 반도체막 증착에 이용되는 원료 기체를 플라즈마를 발생시키지 않고 10 초 내지 2 분간 흐름을 계속한다. 이때 막형성실내의 압력이나 원료기체 유량등의 조건은 반도체막 증착과 동일하다. 이것에 의해 막형성실 내는 산소로부터 원료 기체로 완전히 치환되므로 반도체막 중으로의 산소 혼입은 최소한으로 그치게 한다. 또한 이 시간을 30 초 정도 이상으로 하면 기판 온도는 일정값으로 정하며, 항상 동일 조건에서 반도체를 증착할 수 있다. 본원 발명의 박막 반도체 장치에서는 기초 보호막의 최상층은 핵의 발생 속도를 늦춘 산화 규소막 등으로 된다. 산화 규소막은 CVD 법이나 PVD 법으로 형성되므로, 반드시 Si 의 미반응대가 존재한다. 그 때문에, 이 기초 보호막상에 어떤 전처리도 행하지 않고 반도체막을 형성하면, 미반응대가 기초 보호막중의 고정 전하로 된다. 앞서 설명한 바와 같이, 반도체막이 수백 nm 정도 이하로 얇을 때, 이들 고정 전하는 임계 전압(Vth)을 벗어나는 등의 악영향을 박막 반도체 장치에 미친다. 기초 보호막 표면에 산소 플라즈마 조사를 함으로써 미반응대는 산소 원자와 결합하여, 기초 보호막내의 고정 전하는 격감한다. 즉 반도체 특성을 개선하도록 반도체막을 충분히 얇게 해도, 기초 보호막에 기인하는 Vth 변동 등의 특성 불안정성을 해소할 수 있다. 게다가 산소플라즈마는 기초 보호막 표면을 산화반응(연소)으로 청정화하여 반도체막 증착의 초기단계에 있어 핵 발생속도를 한단계로 억제한다. 이에 의해 반도체막의 순도를 높게함과 동시에 증착막을 구성하는 영역이 커지며, 결정화된 반도체막을 구성하는 결정 입자도 커진다. 이것은 박막 반도체 장치의 특성상에서는 오프 전류가 작아지거나 Vth 가 작게 되고, 서브 트레숄드(sub-threshold) 스윙이 급경사로 되어 스위칭 특성이 양호해지고, 이동도가 커지는 것 등으로 나타난다.
기초 보호막 표면을 개선하기 위해서는 산소 플라즈마 조사와 달리 수소 플라즈마 조사도 효과적이다. 즉 반도체막을 증착할 기판을 PECVD 장치내에 설치한후, 먼저 기판상의 기초 보호막에 수소 플라즈마를 조사하여, 진공을 없애지 않고 연속해서 기초 보호막 상에 반도체막을 형성하는 것이다. 반도체 막 증착 조건이 수소 3000sccm 에 모노시란 100sccm 으로 되도록 다량의 수소가 사용되고, 수소의 시란에 대한 비가 10 배 이상으로 될 때는, 수소 플라즈마 처리에서 반도체막 형성으로 플라즈마를 중단하지 않고 연속 처리를 행하는 것도 가능하다. 반도체막 증착조건이 아르곤 7000sccm 에 모노시란 100sccm 으로 하도록 수소 플라즈마 조건과 다를 때에는 수소 플라즈마 처리를 행한 후에 한번 플라즈마를 없애고, 플라즈마를 일으키지 않는 것을 제외하고 그외 다른 프로세스 파라미터는 모두 반도체막 증착 조건과 같게 하여 증착전의 안정기간을 설정하는 것이 좋다. 이렇게 하면 기판 온도는 반도체막 증착시에 항상 일정하게 되기 때문이다. 수소 플라즈마 처리 시간은 약 10 초 내지 1 분간이며, 반도체막 증착전의 안정 기간은 약 10 초 내지 2 분 사이이다.
기초 보호막 중의 미반응대는 Si-* 와 같이 산소로 종단되는 것과 Si-0-* 와 같이 산소로 종단하여 얻을 수 없는 것이 있다. 수소 플라즈마 조사는 이들 미반응대도 Si-H, Si-OH 와의 형태로 종단하여 얻어지는 것이므로 기초 보호막중의 고정 전하를 감소시키는 것에서 상당한 효과가 확인된다. 또한, 수소 플라즈마 처리는 기초 보호막 표면을 에칭하여 청정화하는 효과도 갖기 때문에 반도체막의 순도를 높게 할 수도 있다. 게다가 청정화에 의해 기초 보호막과 반도체막의 밀착성이 현저하게 개선된다. PECVD 법으로 반도체막을 형성하면 그의 증착 조건에 따라 반도체막에 글레이터 상의 구멍이 발생하고, 막의 벗겨짐이 생기지만, 수소 플라즈마 처리로 이들의 발생을 회피할 수 있다.
반도체막을 증착할 때에 산소 플라즈마 처리와 수소 플라즈마 처리의 양자를 실시하면 더욱 좋다. 즉, 표면이 산화 규소막으로 된 기초 보호막에 먼저 산소 플라즈마를 조사한다. 최초로 산화 반응에 의해 기초 보호막 중의 미반응대가 종단되고, 동시에 표면은 열로 달구어서 청정화되고 핵의 발생 속도가 억제된다. 다음에산소 플라즈마를 없애고, 진공화를 10 초내지 1 분간 행하며 막형성실내의 산소를 없앤다. 다음에 진공을 파괴하지 않고 연속해서 기초 보호막에 수소플라즈마를 조사한다. 산소 플라즈마에서는 종단할 수 없는 미반응대의 몇개가 수소에 의해 종단화되고, 기초 보호막중의 고정 전하는 최소로 된다. 추가로, 일단과 표면은 청정화되고, 동시에 반도체막과 기초 보호막과의 밀착성도 개선되기 때문이다. 수소 플라즈마 처리후, 필요에 따라 진공화하거나 기판 가열을 행하고, 또한 진공을 파괴하지 않고 연속해서 기초 보호막 상에 반도체막을 형성한다. 이렇게 하면 먼저의 산소 플라즈마 효과와 수소 플라즈마 효과를 함께 얻을 수 있을 뿐만 아니라, 산소 플라즈마와 반도체막의 형성막 사이에 수소 플라즈마가 들어오기 때문에 반도체막 중으로의 산소 혼입량도 명확하게 감소하고, 보다 높은 순도로 고품질의 반도체막이 얻어지게 된다. (2 - 1)항에 서술한 바와 같이 용융 결정화된 반도체막은 청정한 기초 보호막 표면과 기초 보호막-반도체 계면의 제어가 특히 중요하므로, 반도체막 증착전의 기초 보호막 표면 처리는 한층 더 중요한 의미를 갖는다.
다음에 PECVD 법으로 반도체막 형성후의 처리 방법에 대해 설명한다. 기초 보호막 상에 반도체막이 형성된 후, 진공을 파괴하지 않고 연속해서 반도체막에 수소 플라즈마를 조사하는 것이 좋다. 이것에 의해 실리콘등 반도체 원자의 미반응 대가 종단되기 때문이다. 이것은 특히 반도체막 증착시에 수소량이 적지 않은 상태에서 성장시킬 때에 효과적이다. 예를 들면, 반도체막을 모노시란을 헬륨, 아르곤등의 불활성 기체와 혼합하여 증착하도록 수소량이 막형성실에 도입되는 기체중에서 50% 미만으로 된 계에서 특히 효과가 있다. 이러한 계에서 반도체막을 증착하면막중에는 엄청난 양의 미반응대가 반드시 출현한다. 이들 미반응대는 회학적으로 활성이어서, 대기중에 존재하는 다양한 불순물 원소나 물질과 반응하며 혹은 물리적으로 흡착한다. 이러한 상태에서 레이저 조사 등에 의해 결정화를 실시하면 반도체막의 순도가 저하하고, 또한, 흡착 물질이 결정 성장의 핵으로 됨으로써 결정 입자가 적어지기 때문이다. 그러한 부적절한 점은 수소 플라즈마 처리에 의해 용이하게 제거시킬 수 있다. 즉, 고순도로 고품질인 반도체막은 그것 자체로는 대기에서 오염되는 불안정한 것이지만, 막형성 후의 수소 플라즈마 조사에 의해 고순도이고 고품질인 막이 안정화된다.
마찬가지 효과는 기초 보호막 상에 반도체막을 형성한 후, 진공을 파괴하지않고 연속해서 반도체막이 산소 플라즈마를 조사하는 것으로도 달성된다. 반도체막이 실리콘, 혹은 실리콘이 주체로 있을 때 산소 플라즈마는 반도체막 표면에 산화 규소막을 형성한다. 이 산화막은 상당히 안정하고, 반도체 표면에 비해 화학, 물리적인 불순물 흡착이나 반도체막으로의 불순물 확산을 막는 능력도 우수하다. 즉 반도체막을 외부로부터의 오염을 막는데 최적이다. 특히, 대기중의 산소와 달리 고순도로 품질 조정된 산소의 플라즈마로 산화하므로 산화막 자체의 순도도 높다. 후에 결정화시킬 때, 산화막은 제거하는 것이 좋지만, 가령 제거되지 않아도 산화막으로부터의 반도체막으로의 불순물 혼입은 전혀 문제되지 않는다.
이상적으로 반도체막을 PECVD 장치로 증착후, 진공을 파괴하지 않고 연속해서 수소 플라즈마를 조사하고, 수소화에 의해 종단되는 미반응대를 먼저 불활성화한다. 그후 진공을 파괴하지 않고 연속해서 반도체막에 산소 플라즈마를 조사하고,수소에 의해 종단화 될 수 없었던 미반응대를 산소로 종단화함과 함께, 반도체 막 표면에 반도체막을 외부 오염으로부터 막는 고순도의 산화 규소막을 형성하는 것이 바람직하다. 이 처리 방법은 수소 플라즈마 효과와 산소 플라즈마 효과의 양자를 얻을 뿐만 아니라, 미반응대의 종단 효과가 높아지고, 게다가 반도체막 중에 들어가는 산소량도 줄일 수 있다. 그 결과, 산소 플라즈마 단독 처리 보다도 결정화한 후의 반도체막 순도는 높아져서, 보다 양호한 박막 반도체 장치가 형성되기 때문이다.
그런데, 산소 플라즈마 조사의 단계에서 설명한 바와 같이 LPCVD 법, PECVD법과 상관없이 반도체막이 고순도로 되도록 세심한 주의를 기울여도, 반도체막 표면에는 산화막이 존재하므로, 결정화시에 이들 산소가 반도체막중에 들어오면 결정화 막의 품질은 저하된다. 이 사정은 특히 레이저 조사와 같은 용융 결정화에서는 심각해진다. 본 발명과 같이 기초 보호막의 표면 조정이나 LPCVD 법, PECVD 법으로 고품질 반도체막을 형성하도록 주의를 기울인 반도체막은 그의 결정화 때에도 같은 주의를 기울여야만 한다. 즉, 박막 반도체 장치의 능동층을 이루는 반도체막이 레이저 조사 등의 용융 결정화로 형성되는 경우, 용융 결정화 직전에 반도체막 표면의 산화막을 제거하는 것이 좋다. 이렇게 함으로써 반도체막 용융시에 산화막을 구성하는 산소의 반도체막 중에 들어오는 양을 최소화하는 것이 가능하다. 반도체막 중에 들어오는 산소량이 줄어들면 결정화 막의 결정성만이 높아질 뿐만 아니라, 결함 밀도도 감소하고, 트랜지스터 특성은 현저하게 개선된다.
결정화 공정 직전의 산화막 제거를 아주 용이하게 행할 수 있는 처리 방법은불화 수소산 수용액을 이용하는 것이다. 물론 NF3 플라즈마를 이용하는 등의 기상 플라즈마 처리로 산화막을 제거하여도 좋다. 산화막을 제거한 후에 직접 반도체막의 결정화를 행하는 것이 좋다. 제거 공정 종료후 2 시간 정도 이내에 반도체막의 용융 결정화가 실시되면, 반도체막 중으로의 산소 유입량도 아주 적어진다.
(2 - 8. 결정질 반도체막의 용융 결정화)
본원 발명의 박막 반도체 장치는 상 게이트 구조의 poly-Si TFT 에 대해 아주 유효하고, 이 박막 반도체 장치는 게이트 절연막 형성 이후의 모든 공정을 350℃ 정도 이하의 온도에서 제조된다. 따라서, 반도체막 형성 공정을 350℃ 정도 이하의 온도로 행하는 것이 가능하면 모든 제조 공정이 350℃ 정도 이하로 된다. 현재 LCD 용의 범용 유리 기판의 두께는 1.1mm 이지만, 이것이 0.7mm 로 하면 유리 기판이 저렴하게 되고, 기판의 중량도 작아지므로 LCD 를 휴대하는데도 제조하는데도 커다란 편익성이 생긴다. 유리의 비중은 2.5g/㎤ 정도이므로, 예를 들면 400mm x 500mm x 1.1mm 의 유리 기판 1 장의 중량은 약 550g 이다. 이 유리 기판을 1 배 취에 100 장으로 처리하면, 그의 중량은 55kg으로 되며, 제조 장치나 운반 로보트에 대해 큰 부하가 된다. 말할 필요도 없이 이것이 0.7mm 로 이루어지면 중량도 35kg 으로 경감되어서 부하도 꽤 적어진다. 따라서, 유리 기판의 박막화를 구한다고 하지만, 그러한 대형 박막판 유리는 실온에서 조차도 제 4 도에 도시한 자중에 의한 휘어짐이 크고, LPCVD 법에서는 어떤 수법을 사용해도 반도체막을 형성할 수 없다. 즉 그러한 대형 박판 유리를 사용하기 위해서는 반도체막은 350℃ 정도 이하의 PECVD 법으로 형성해야 한다. 그러나, 일반적으로 PECVD 법으로 막이 형성된 비정질 반도체막의 밀도가 낮은 것과 수소 함유량이 큰 것이 원인이 되어, 450℃ 정도의 열처리를 실시하지 않으면 결정화할 수 없기 때문이다.
그래서, 발명자가 PECVD 법에 의한 반도체막을 여러종류 검토해 본 바, PECVD 법에서 증착 속도를 0.1nm/s 정도 이상으로 하여 혼정질 반도체막을 형성하여, 이 혼정질 반도체막으로 레이저 조사를 하면 앞서 설명한 열처리를 실시하지 않아도 용융 결정화가 가능하다는 것이 판명되었다. 혼정질 반도체막은 라만 분광 측정 등으로는 겨우 결정 구조의 존재가 확인되므로, 다결정이라고 말하기 어렵다. 또한, 밀도도 종래의 PECVD 법으로 막이 형성된 비정질 실리콘과 같은 정도로 낮고, 수소 원자도 실리콘 원자의 20% 보다 작게 포함된다. 이와 같은 막이 어떻게 곱게 용융 결정화되는 것인가에 대해서 상세하게 알 수 없지만, 아마도 미결정 영역 보다도 비정질 영역의 쪽이 용이하게 용융하여, 용융 실리콘 액중에 뜨는 미소결정이 실리콘 용액의 증발이나 비산을 억제하는 역할을 담당한다고 생각된다. 다만 혼정질 반도체막에서도 증착 속도가 0.1nm/s 정도 이하의 것의 용융 결정화는 역시 곤란하다. 이것은 LPCVD 법으로 증착 속도의 지연막이 불순물을 유입하기 쉽고, 막의 품질이 떨어진 것과 같이, PECVD 법으로도 막형성 중의 불순물 혼입이 주요인으로 되어 결정화를 곤란하게 한다고 판단된다. LPCVD 장치의 배경 진공도를 10-7torr 로 한 것에 대하여, PECVD 장치의 배경 진공도를 10-4torr 로 하는 것이 PECVD 법의 쪽이 고속으로 막의 증착이 구해지는 원인이 된다. 또한, 증착 속도가 0.37nm/s 이상이면, 반도체막과 기초 보호막의 밀착성이 좋고, 글레이터상의 구멍발생이나 막의 벗겨짐은 거의 관측되지 않는다. 혼정질 실리콘막은 PECVD 법으로 수소와 모노시란의 유량비를 30 : 1 정도로 하면 얻을 수 있고, 혹은 아르곤등의 불활성 기체와 모노시란 등의 반도체막의 구성 원소를 함유하는 화학 물질의 유량비를 33 : 1 정도 미만(모노시란 농도 3% 정도 미만)으로도 얻을 수 있다. 발명자의 실험에 의하면, 수소-모노시란계의 혼정질도 열처리하여 용융 결정화할 수 있지만, 용융 결정화를 잘 행하여 레이저 에너지 범위를 수십 mJ/㎠ 로 한정시킨다. 이것에 대하여 아르곤-모노시란계의 혼정질 실리콘막은 레이저 에너지가 100mJ/㎠에서 350mJ/㎠ 로의 넓은 에너지 영역에 걸쳐 곱게 결정화한다. 따라서, 아르곤-모노시란계 혼정질 실리콘막의 쪽이 저온 프로세스 poly-Si TFT 반도체막으로 하여 보다 적절하게 된다. 아르곤과 모노시란의 유량비는 124 : 1 (모노시란 농도 0.8%)에서 40.67 : 1 (모노시란 농도 2.4%)의 사이가 용융 결정화에는 최적이다.
(2 - 9. PECVD-결정화 막의 최적 막두께)
여기서는 상술한 본원 발명의 저온 프로세스 박막 반도체 장치중에서, 반도체막이 증착 온도 350℃ 정도 이하의 PECVD 법에 의해 막형성된 후에 결정화되어 작성된 poly-Si TFT 의 최적 반도체막 두께에 대해 설명한다. PECVD 법에 있어서도 LPCVD 법과 마찬가지로 막이 막으로서 연결되는 것은 막 두께가 10nm 정도 이상으로 될 때이다. 그렇지만 PECVD 법으로 얻는 만도체막의 밀도는 LPCVD 법으로 얻는 막 밀도의 85% 정도에서 95% 정도이다. 그 이유는 PECVD 법에 의한 10nm 의 반도체막을 결정화시키면, 그의 막 두께는 결정화 후에는 9nm 정도로 감소한다. 따라서, PECVD-결정화 막의 최저 막 두께는 9nm 정도이다. 이하 LPCVD-결정화 막과 마찬가지로, 막 두께가 18nm 정도 이상으로 되면 용융 결정화 막의 트랜지스터 특성이 좋아지기 시작한다. 즉, PECVD-용융 결정화 막에 있어서는 18nm 정도 이하는 박막 열화가 우성이어서 18nm 정도 이상으로부터 박막 열화는 작아지고, 동작원리에 따라 박막 효과가 우열이 없어지기 때문이다. 이것이 계속되는 것은 막 두께가 18nm 정도 이상에서 72nm 정도의 사이이고, 이 사이의 막 두께에서 트랜지스터 특성은 최고로 양호하게 된다. 막 두께가 72nm 보다 두꺼우면 동작 이론에 기초하여 박막 효과가 올라가고, 트랜지스터 특성은 막 두께가 증대에 따라 서서히 악화된다. 반도제막 두께가 30nm 이상이면, 미세 가공을 요하는 고집적 박막 반도체 장치의 안정적인 생산이 가능해진다. 즉, RIE 에서 접촉 불량을 생기지 않게 안정적으로 접촉홀을 만들 수 있게 된다. PECVD 법으로 증착된 직후의 반도체막 두께가 80nm 정도 이하이면, 레이저 조사 등의 용융 결정화시에 막 전체가 균일하게 가열되어 곱게 결정화가 진행된다. 결정화후에 막은 72nm 정도로 된다. 증착 직후의 반도체막이 150nm 정도 이상으로 두꺼우면 레이저 광을 위에서 조사할 때 막의 상층부가 용융되지 않고, 하층부에는 비정질 부분이 남으므로, 동작 이론에 기초하여 박막 효과와 더불어 트랜지스터 특성은 저하한다. 즉, PECVD-결정화 법의 상한 막 두께는 결정화 후에서 135nm 정도이다.
(2 - 10. MOS 계면과 게이트 절연막 및 열 환경)
본원 발명에서는 반도체막의 결정화가 종료한 후에 CVD 법이나 PVD 법등으로 게이트 절연막을 형성한다. 게이트 절연막은 어떤 수단으로 형성되어도, 절연막 형성 온도는 350℃ 정도 이하가 좋다. 이것은 MOS 계면이나 게이트 절연막의 열열화를 막는데 중요하다. 동일한 것이 이것 이후의 전체 공정에 대해서도 적용된다. 게이트 절연막 형성후의 전체 공정 온도는 350℃ 정도 이하로 억제해야 한다. 일반적으로 CVD 법이나 PVD 법으로 형성된 절연막은 그의 막내에 다량의 미반응대를 갖고, 그의 구조도 불안정하다. 본원 발명에서는 이러한 미반응대를 산소 플라즈마 조사로 종단화한다. 또한, CVD 법에 의한 산화 규소막은 그의 막중에 Si-OH 기를 갖는다. 이와 같은 수산기나 산소 플라즈마로 종단화된 반응대는 열에 대해 불안정하고, 350℃ 정도 이상의 열 환경에서 간단히 해결하기 어렵다. 즉, MOS 계면이나 게이트 절연막 중에 Si - 0 - * 나 Si - * 등의 미반응대가 발생하고, 이것이 계면 준위나 절연막중의 고정 전하로 된 트랜지스터 특성을 악화시키는 것이다. 종래는 이것을 회복시키기 위해 1 시간 정도 수소 플라즈마 처리를 실시하였다. 그와 같이, 본원에서는 반도체막 형성 후의 전공정이 350℃ 정도 이하로 된 것이므로 열 열화가 생기지 않아, 수소화 처리도 불필요하게 된다. 결국, 본원에 따르면 고성능 박막 반도체 장치를 쉽게, 또한 안정적으로 제조할 수 있게 된다. 또, 이러한 열 열화는 당연히 기초 보호막에도 미친다. (2 - 1)항에서 설명한 바와 같이 기초 보호막의 열 열화는 박막 반도체 장치의 특성 악화로 결부된다. 물론, 그것은 게이트 절연막에 아주 민감하지는 않지만, 그것에서 무시할 수 없는 영향을 받는다. 박막 반도체 장치를 최고 양호한 것으로 하는 것은 이론적으로 반도체막 증착 공정도 포함해 전공정이 350℃ 정도 이하의 온도로 행해진다. 이러므로써, 기초 보호막의 열 열화와 게이트 절연막의 열 열화도 함께 회피하기 때문이다. 반도체막을 350℃ 정도 이하로 형성하는 공정은 PECVD 법이나 스퍼터 법으로 행한다.
(2 - 11. 본 발명에 사용한 VHF-PECVD 장치)
먼저 제 2 도를 이용해 본 발명에 사용된 VHF-플라즈마 화학 기상 증착 장치(VHF-PECVD 장치)의 개략 구성을 설명한다. PECVD 장치는 용량 결합형으로 플라즈마는 144MHz 의 VHF 파 전원을 사용하여 평행 평판 전극 사이에서 발생시킨다. 제 2 도의 위에 있는 도면은 반응실 부근을 상부에서 본 개략도이고, A - A' 의 단면도가 제 2 도의 아래의 도면이다. 반응실(201)은 반응 용기(202)에 의해 바깥 공기로부터 단절되어, 막형성 중에서 약 5mtorr에서 5torr 정도의 감압 상태로 된다. 반응 용기(202)내에는 하부 평판 전극(203)과 상부 평판 전극(204)이 서로 평행하게 설치되며, 이들 2 장의 전극이 평행 평판 전극을 형성한다. 이 평행 평판 전극 사이가 반응실(201)로 된다. 본원 발명에서는 410mm x 510mm 의 평행 평판 전극을 사용하고, 전극간 거리를 10mm 에서 50mm 로 가변하므로 반응실(201)의 용적은 전극간 거리에 따라 2091㎤ 에서 10455㎤ 로 된다. 평행 평판 전극간 거리는 하부 평판 전극(203)의 위치를 상하로 함으로써, 앞서 설명한 바와 같이 10mm 에서 50mm 사이에서 자유로 설정할 수 있다. 또, 소정의 전극간 거리로 설정한 경우, 410mm x 510mm 의 평판 전극면내에서의 전극간 거리의 편차는 겨우 0.5mm 이다. 따라서, 전극간에 생기는 전계 강도의 편차는 평판 전극면내에서 5.0% 이하로 되어 균질의 플라즈마가 반응실(201)에서 발생한다. 하부 평판 전극(203) 상에는 박막을 증착하여 기판(205)이 준비되고, 기판 모서리 2mm 가 새도우-프레임(206)에 의해 눌리게 된다. 제 2 도의 위의 도면에서는 PECVD 장치의 개략을 알기 쉽게 하도록 새도우-프레임(206)을 생략한다. 하부 평판 전극(203) 내부에는 히터(207)가 설치되어 있고,하부 평판 전극의 온도를 25℃ 에서 400℃ 사이에서 임의로 조정할 수 있다. 주변 5mm 를 제외한 하부 평판 전극(203)내의 온도 분포는 설정 온도에 대해서 ±1.0 ℃ 이내이고 실질적으로 기판(205)의 크기를 400mm x 500mm 로서도 기판내 온도 편차를 2.0℃ 이내로 유지시킬 수 있다. 새도우-프레임(206)은, 예를 들면 기판(205)으로서 범용 유리 기판(예를 들면 코닝 저팬주식회사 제 #7059나 일본 전기애자주식회사제 OA-2, NH 테크노그라스 주식회사제 NA35 등)을 이용한 때에 기판이 히터(207)로부터의 열에 의해 오목형으로 변형되는 것을 방지하고 기판의 에치부 및 이면에 불필요한 박막이 형성지 않도록 기판을 누른다. 원료 기체와 필요에 따라 추가 기체로 된 반응 가스는 배관(208)을 통해 상부 평판 전극(204)내에 도입되고, 다음에 상부 평판 전극내에 준비된 가스 확산판(209)의 사이를 상부 평판 전극 전면으로부터 거의 균일한 압력으로 반응실(201)에 유출된다. 막형성 중에 반응 가스의 일부는 상부 평판 전극에서 나와서 전리하여, 평행 평판 전극간에 플라즈마를 발생시킨다. 반응 가스의 일부 내지 전부는 막형성에 관여하고, 막형성에 관여하지 않은 잔류 반응 가스 및 막형성의 화학 반응 결과로 생긴 생성 가스는 배기 가스로 된 반응 용기(202) 주변 상부에 준비된 배기구(210)를 통해 배기된다. 배기구(210)의 컨덕턴스는 평행 평판 전극간의 컨덕턴스에 비해 충분히 크고, 그의 값은 평행 평판 전극 사이의 컨덕턴스의 100 배 이상이 좋다. 다음에 평행 평판 전극 간의 컨덕턴스는 가스 확산판(209)의 컨덕턴스 보다도 충분히 크고, 그의 값은 가스 확산판의 컨덕턴스의 100 배 이상이 좋다. 이러한 구성에 의해 410mm x 510mm 의 대형 상부 평판 전극 전면으로부터 거의 균일한 압력을 반응 가스가 반응실에 도입되고,동시에 배기 가스가 반응실에서 전체 방향으로 균등한 유량으로 배기된다. 각종 반응 가스의 유량은 배관(208)에 도입되기 전에 질량 유량 콘트롤러에 의해 소정의 값으로 조정된다. 또한, 반응실(201)내의 압력은 배기구 출구에 설치된 컨덕턴스 밸브(211)에 의해 소망의 값으로 조정된다. 컨덕턴스 밸브(211)의 배기측에는 터보 분자 펌프등의 진공 배기 장치가 준비되어 있다. 본원 발명에서는 오일-프리의 자기 부상형 터보 분자 펌프가 진공 배기 장치의 일부로서 사용되고, 반응실 등의 반응 용기내의 배경 진공도를 10-7torr로 한다. 제 2 도에는 화살표로 가스의 흐름을 개략적으로 나타내고 있다. 반응 용기(202) 및 하부 평판 전극(203)은 접지 전위이고, 이들과 상부 평판 전극(204)은 절연 링(212)에 의해 전기적으로 절연 상태가 보존된다. 플라즈마 발생시에는 VHF 파 발진원(213)으로 부터 출력된, 예를 들면, 144MHz 의 VHF 파가 증폭기(214)에서 증폭된 후, 매칭 회로(215)를 통해 상부 평판 전극(204)에 인가된다.
본 발명에 사용한 PECVD 장치는 상술한 바와 같이, 정교한 전극간 제어와 균질 가스 흐름을 실현함으로써 400mm x 500mm 의 대형 기판에 대응 가능한 박막 형성 장치로 된다. 그렇지만 이들 기초 개념에서 답습되지만, 기판의 대형화에는 용이하게 대응할 수 있고, 실제 550mm x 650mm 보다 대형 기판에 대응하여 얻을 수 있는 장치도 가능하다. 또한, 본원 발명에서는 비교적 범용성의 높은 주파수 144MHz 의 VHF 파를 사용하지만, 물론 다른 주파수를 갖는 VHF 파를 이용해도 좋다. 예를 들면 100MHz ∼ 1GHz 정도의 VHF 파는 전체적으로 이용 가능하다. 한편주파수가 10MHz 정도의 rf 파에서 수백 MHz 정도의 VHF 파에 있는 평행 평판 전극간에 플라즈마를 발생시키는 것이 가능하여, 공업용 rf 주파수(13.56MHz)의 정수배인 27.12MHz, 40.68MHz, 54.24MHz, 67.8MHz 등을 이용해도 좋다. 즉 본원 발명에 사용한 PECVD 장치의 VHF 파 발진원(213)과 증폭기(214) 및 매칭 회로(215)를 교환 함으로써 용이하게 소망의 주파수의 전자파를 사용하여 플라즈마를 발생할 수 있다. 일반적으로, 전자파 플라즈마에서는 주파수를 위로 하고 플라즈마 중의 전자 온도를 상승시키는 라디칼의 발생이 용이해지므로, 후술하는 바와 같이 기판 표면 온도가 340℃ 정도로 낮게 하여도 증착 직후에 이미 다결정 상태로 되고, 특별한 결정화 공정을 하여도 용이하게 poly-Si TFT 가 제조된다.
(2 - 12. VHF-PECVD 법이나 마이크로파 PECVD 법에 의한 반도체막 형성과 그때에 사용하는 기체)
본원 발명의 한 특징은 VHF-PECVD 법이나 마이크로파 PECVD 법으로 증착 직후의 막(As-deposited 막)을 다결정 상태로 하는 점에 있다. 통상 PECVD 법으로 As-deposited 막을 다결정으로 하는 것은 매우 곤란하다. 이것은 기판 온도가 400℃ 정도 미만으로 낮기 때문에, 시란 등의 원료 물질의 성장막 표면에서의 이동도가 줄고, 원료 물질의 비정질 상태에 대한 다결정 상태로의 선택성이 없기 때문이다. 본원 발명은 PECVD 법에 있어서 이의 결점을 희유 가스족 원소에 의한 원료 물질의 희유의 방법, 전자 온도를 높게 하여 얻는 VHF 플라즈마나 마이크로파 플라즈마를 채용하여 제거한다. As-deposited 상태로 다결정 막을 형성하는 데는 원료 물질의 라디칼이나 이온을 만들어, 헬륨(He)이나 네온(Ne), 아르곤(Ar)등 희유 가스족 원소의 라디칼이나 이온을 만들고, 이들에 의해 에너지를 기판 표면에 운반할 필요가 있다. 원료 물질의 라디칼이나 이온은 기상 반응을 이끌어 내고, 혹은 원료 물질이 기판 표면에 도착한 순간에 반응하므로, 선택성의 상실이 생겨 다결정 성장을 저해한다. 그 이유로 이러한 라디칼이나 이온의 플라즈마 중에서의 생성은 적극 피해야 한다. 원료 물질은 비활성 상태로 성장막 표면에까지 운반되고, 거기에 흡착한 후에 반응으로 인한 에너지가 희유 가스 등에 의해 공급되면 As-deposited 상태로 다결정 막이 형성된다. 이것으로 부터 원료 가스의 희유가 되며, 다음에 원료 물질의 기판 표면에서 반응을 촉진하는 기체를 희유 물질로서 선택할 필요가 생긴다. 희유 가스족 원소는 원자 단체로부터 되고, 이온화 포텐샬 스펙트럼은 상당히 단순하다. 예를 들면, 헬륨의 1가 이온화 포텐샬은 24.587eV이고 2가 이온화 포텐샬은 54.416eV 이다. 또한 네온의 1가 이온화 포텐샬은 21.564eV 이고 2가 이온화 포텐샬은 40.962eV, 아르곤의 1가 이온화 포텐샬은 15.759eV, 2가 이온화 포텐샬은 27.629eV, 3가 이온화 포텐샬은 40.74eV 이다. 따라서 헬륨 중에 소량의 원료 물질을 희유하여 플라즈마를 세운 경우, 이온화하는 헬륨의 대략은 24.587eV 의 1가 이온으로 있고, 네온 중에 소량의 원료 물질은 희유하여 플라즈마를 일으킨 경우도 21.564eV 의 네온의 1가 이온이 주로 이온화한다. 아르곤에서는 1가 이온과 2가 이온의 양자가 지배적이지만, 이온화 에너지가 비교적 낮고, 원료 물질을 다량으로 아르곤으로 희유시키지 않아도 효과적으로 아르곤의 라디칼이나 이온이 생성된다. 이것에 대해 종래 희유 가스로서 널리 사용되어 온 수소로서는, 수소 분자의 이온화 포텐샬은 15eV 에서 18eV 사이에 수십개의 다른 이론화 포텐샬이 존재한다. 헬륨 등의 희유 가스족 원소가 1 개 혹은 2 개의 에너지로 나누어진 플라즈마 상태를 이루는 것에 대해(광으로, 예를 들면, 레이저 광), 수소 등의 분자 가스는 다수의 에너지가 혼재하는 플라즈마 상태(광으로, 예를 들면, 백색광)로 된다. 백색광으로부터의 레이저 광의 쪽이 효과적으로 에너지를 수송하는 바와 같이, 희유 가스족 원소로 원료 가스를 희유하면 일단 효과적으로 에너지가 기판 표면에 운반된다. 반도체막 증착시의 희유 물질은 이들 헬륨, 네온, 아르곤 등 회유 가스족 원소와는 달리, 크립톤(Kr)이나 크세논(Xe)도 좋다. 한편 VHF 플라즈마나 마이크로파 플라즈마는 플라즈마내의 평균 전자 온도가 높은데, 비교적 낮은 출력으로 라디칼의 생성 효율을 높인다. 바꿔 말하면, 고 출력의 필요 때문에, 높은 에너지 이온의 발생도 적지 않고 그러한 이유로 이들에 기인하는 막으로의 손상도 최소한으로 그치게 되기 때문이다. 다음에, 라디칼의 높은 생성 효율은 막형성 속도도 높아진다. 종래 널리 이용되어 온 13.56MHz 의 rf 플라즈마로 본 발명을 행하여도, 막형성 속도가 수 Å/min 이하로 극히 늦어지게 되어, 전부 실용적으로는 적합하지 않고, 또 매우 느려지는 막형성 속도가 재해를 초래하여 막의 품질도 저하한다. 즉, VHF 플라즈마나 마이크로파 플라즈마를 이용하여 본 발명이 달성되는 것이다. 그 의미에 있어서, 보다 고주파수의 2.45GHz 의 정수배의 마이크로파 PECVD 법으로도 본 발명은 용이하게 달성되며, 이들의 계에서는 막형성 조건의 자유도도 VHF-PECVD 보다도 커지며, 보다 양질의 결정성 반도체막이 보다 용이하게 증착된다.
(2 - 13. VHF-PECVD 법이나 마이크로파 PECVD 법 As-deposited 막의 최적 막두께)
VHF-PECVD 법이나 마이크로파 PECVD 법에서 증착 직후의 막(As-deposited 막)을 다결정 상태로 하는 경우, 막 두께가 0 에서 500Å 정도에서는 막질은 통상의 결정화 막과 비교하면 매우 나쁘다. 적은 결정 입자가 비정질마다 가운데에 섬 모양으로 점재하는 상태로 있고, 결정화도도 낮고, 또한 결함도 매우 많다. 500Å에서 1000Å 정도에서는 결정 입자의 비정질에 대한 비율이 증대하고, 막 두께가 1000Å 정도에서 1500Å 정도에서 반도체 표면이 우선 결정 입자로 덮히고, 표면에서의 비정질 성분은 대략 소실한다. 1500Å 에서 2000Å 정도에서는 결정 입자의 크기가 막 두께와 함께 서서히 커지며, 2000Å 이상으로 되면 같은 형상으로 막은 성장한다. 이러한 막질의 막 두께에 대한 변화에 따라 트랜지스터 특성의 막 두께 의존성도 변화한다. 2000Å 이상에서는 막질은 변화하지 않으므로(박막 열화가 거의 없기 때문) 동작 이론에 기초하여 박막 효과가 올라가고, 막이 얇은 만큼 트랜지스터 특성은 양호해진다. 막 두께가 2000Å 에서 1500Å 에서는 박막 열화가 올라가지만, 본래의 동작 이론에 기초하여 박막 효과의 쪽이 지배적이고 2000Å 이상 부터는 완만하지만 실장막이 얇은 만큼 트랜지스터 특성은 양호해진다. 막 두께가 1500Å 에서 2000Å 정도의 사이에서는 박막 열화와 동작 이론에 기초하여 박막 이론이 맞지 않으며, 온 상태의 트랜지스터 특성은 최대값을 취한다. 막 두께가 200 Å 미만에서는 박막 열화가 동작 이론에 기초하여 박막 효과를 극복하여, 막이 얇은 만큼 트랜지스터 특성은 나빠진다. 즉, 본원 발명의 경우 트랜지스터 특성은 반도체막 두께가 200Å 에서 1500Å 사이에서 최량으로 되고, 이상적으로는 400Å에서 1300Å 사이이다. 여기까지 트랜지스터 특성은 온(on) 상태의 특성을 서술하였지만, 오프(off) 상태의 리크 전류(leak current)도 막 두께에 따라 다르다. 박막 반도체 장치의 오프-리크(off-leak)의 원리는 잘 알지 못한다. 본 발명에서는 원리는 모르지만, 막 두께가 1000Å 이상에서는 막 두께와 오프 리크는 상관이 있고, 막이 두꺼운 오프 리크도 커진다. 막 두께가 1000Å 이상에서는 서로의 관계가 약해지며, 오프 리크는 막 두께에 대해서 독립적으로 변한다. 즉 막 두께가 0에서 1000Å 사이에서는 오프 리크 전류값은 최소값으로 일정하다. 온 상태의 트랜지스터 특성이 최고 양호하게 되며, 오프 리크가 최소로 되는 막 두께는 200Å에서 1000Å 이고 이상적으로는 400Å 에서 1000Å 에서이다. 본 발명의 박막 반도체 장치를 LCD 에 이용하는 경우, 오프 리크 전류의 광조사의 영향을 고려하는 것이 좋다. 박막 반도체 장치는 광조사에 의해 오프 리크 전류가 증대한다. 이것을 광 리크 전류라 하며, 광 리크 전류가 충분히 작은 것이 양호한 박막 반도체 장치의 조건이다. 본원 발명의 박막 반도체 장치에서는 광 리크 전류는 막 두께에 비례한다. 안정적인 제조와 광 리크 전류를 양립시키는 입장에서 반도체막 두께는 100Å 에서 800Å 정도가 좋다. LCD 의 화소 스위칭 소자에 박막 반도체 장치를 이용하고, 오프 리크나 광 리크가 중요하게 되는 경우, 반도체 막 두께는 100Å 에서 700Å 이 좋다. 이것에 온 전류를 보다 강하게 고려할 필요가 있는 경우, 200 Å 정도에서 800Å, 이상적으로는 600Å 에서 800Å 로 된다. 본 발명의 소스 ·드레인 영역에 있어 주입 이온의 활성화를 350℃ 이하의 저온으로 행하는 것은 통상 매우 곤란하다. 따라서, 활성화를 안정적으로 행하기 위해 반도체막 두께로 하한을 설정해야 한다. 본원 발명에서는 이의 값은 300Å 이상이 좋다. 또, LDD 구조를 채용하는 경우에는 500Å 이상이 좋다.
(2 - 14. VHF-PECVD 법이나 마이크로파 PECVD 법에 의한 반도체막의 결정화)
(2 - 12)항에서 상술한 바와 같이 VHF-PECVD 법을 이용하면 용이하게 As-deposited 상태로 다결정 막이 얻어지지만, 이들은 결정화된 막의 정밀성 및 막의 질이 우수한 것은 아니다. 한편, 통상 PECVD 법으로 얻어진 막은 수소 빼기나 치밀화의 열 처리를 실시하는데 한정되고, 결정화시키는 것이 곤란하다. 그것에 대해 VHF-PECVD 법이나 마이크로파 PECVD 법의 반도체 막은 RTA 법이나 VST-SPC 법에 의한 결정화, 혹은 레이저 조사등에 의한 용융 결정화를 용이하게 행할 수 있다. 이것은 이미 As-deposited 상태로 많이 결정화 되고, 잔류 비정질 성분이 적기 때문에, 비교적 낮은 에너지 공급으로 잔류 비정질의 결정화가 진행된다. 또한, 높은 에너지로 용융 결정화를 진행시켜도 다결정 성분이 반도체 원자의 증발이나 비산을 막는 역할을 하므로, 반도체막의 손상이나 면 불균일, 소실 등이 생기지 않고 결정화가 진행한다. 결국, VHF-PECVD 법이나 마이크로파 PECVD 법으로 얻어진 막은 As-deposited 상태로 박막 반도체 장치의 능동부로 하기 보다는, 차라리 용용 결정화를 이용하여 공정 최고 온도가 350℃ 정도 이하로 되는 저온 poly-Si TFT 를 제조할 때의 최초의 반도체막이 더 적절하다. 즉, 절연 물질상에 VHF-PECVD 법이나 마이크로파 PECVD 법으로 반도체 막을 형성하고, 다음에 막을 TRA 법이나 VST-SPC 법 등의 고상 결정화법, 혹은 레이저 조사 등의 용융 결정화법등으로 결정화시켜, 그 이후의 공정을 350℃ 정도 이하로 함으로써 고성능 박막 반도체 장치가 용이하게 제조된다.
VHF-PECVD 법이나 마이크로파 PECVD 법으로 증착된 막은 종래의 PECVD 법으로 증착된 막 보다는 LPCVD 법으로 증착된 막에 그의 품질이 가깝다. 그 때문에, 결정화하여 박막 반도체 장치를 작성한 때에 얻어지는 트랜지스터 특성과 반도체 막 두께의 관계도 LPCVD 법의 박막 반도체 장치가 갖는 관계와 같아진다. 단, LPCVD 법에 의한 반도체막은 결정화 전후에 막 감소는 일어나지 않고, VHF-PECVD법이나 마이크로파 PECVD 법에서 약간의 막 감소가 인지된다. 그런 이유로 이들 막은 결정화하여 박막 반도체 장치를 작성하는 경우, 결정화된 후의 반도체의 막 두께가 LPCVD 법-결정화 막의 막 두께와 같아지면 (2 - 6)항의 의론을 그대로 해당시킬 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 다결정 실리콘 막등으로 된 고품질 반도체막을 450℃ 정도 미만, 다음에는 430℃ 정도 이하의 저온으로 용이하게 형성시키며, 박막 반도체 장치의 특성을 비약적으로 상승시키고, 또한 안정적 대량생산을 실현한다. 구체적으로는 이하와 같은 효과를 갖는다.
효과 1) 공정 온도가 450℃ 정도 미만으로 낮기 때문에, 값싼 유리를 사용할 수 있고, 제품 가격을 낮추는 것이 가능해진다. 유리 자신의 자중에 의한 비틀어짐을 방지할 수 있으므로, 액정 표시 장치(LCD)를 용이하게 대형화할 수 있다.
효과 2) 공정 온도가 350℃ 정도 이하로 낮으므로, 기초 보호막이나 게이트 절연막의 열 열화가 생기지 않으며 용이하게 고성능이고 신뢰성이 우수한 박막 반도체 장치가 제조된다.
효과 3) 레이저 소자를 기판 전체에 퍼져 균일하게 행한다. 그 결과 로트마다 균일성이 개선되어 안정적인 생산이 가능해졌다.
효과 4) 게이트 전극에 대해 소스 ·드레인이 자기 정합하는 셀프 ·얼라인 TFT 를 이온 ·도핑법 및 그것에 연이어서 300℃ 내지 350℃ 정도의 저온으로 활성화하는 것이 현저하게 쉬워졌다. 그 결과, 안정적으로 활성화가 가능해졌다. 다음에는 라이트리 ·도프트 ·드레인(LDD) TFT 를 쉽고 또한 안정적으로 작성 가능해졌다. LDD TFT 가 저온 프로세스 poly-Si TFT 로 실현되므로, TFT 소자 미세화나 오프 리크 전류를 적게 하는 것이 가능해졌다.
효과 5) 종래는 저온 프로세스 poly-Si TFT 에서는 ECR-PECVD 법으로 작성한 SiO2외엔 양호한 트랜지스터 특성을 나타내지 않았지만, 본 발명에 의해 범용적인 PECVD 장치를 이용할 수 있도록 되었다. 따라서, 대형 기판에 적용 가능하고 양산성에서 더욱 실용적인 게이트 산화막 제조 장치가 얻어지게 되었다.
효과 6) 종래 보다도 온 전류는 크고, 오프 전류는 작아서 양호한 박막 반도체 장치가 얻어진다. 또한, 이들의 불균일도 저감된다.
효과 7) 기판에 염가의 범용 유리등을 이용할때, 기판으로부터 반도체막으로의 불순물 혼입을 효과적으로 막는 기초 보호막이 동시에 최고 양호한 전기 특성을 나타내는 박막 반도체 장치의 기초 보호막으로 하는 것이 가능해졌다. 다음에 기초 보호막으로부터의 응력에 기인하여 박막 반도체 장치의 전기 특성이 악화되고, 혹은 박막 반도체 장치에 구멍(결막)이 발생하는 것도 회피된다.
효과 8) 반도체막을 플라즈마 화학 기상 증착법(PECVD 법)으로 형성하는 경우에 불소(F)나 탄소(C)등의 세정 기체의 구성 원소가 반도체막중에 혼입하는 것을 막을 수 있다. 그 결과 기판 사이에서 불순물 혼입량을 매우 최소화시킬 수 있고, 우량한 박막 반도체 장치를 안정적으로 제조할 수 있다.
효과 9) 저압 화학 기상 증착법(LPCVD 법)에서 450℃ 정도 미만과 저온으로 반도체막을 증착하는 경우에 있어서도, 기판내 또는 기판 사이에서의 균일성과 증착 속도의 양립이 가능해졌다. 따라서, 기판의 대형화에 대응할 수 있고, 대형 LCD 가 양산될 수 있게 된다.
효과 10) 박막 반도체 장치의 전기 특성의 불균일에는 기판내의 불균일과 달리, 동일 로트내에서의 기판 사이의 불균일과 로트 사이에서의 불균일의 세 종류의 불균일이 있지만, 본원 발명은 이들 세종류의 불균일을 제어할 수 있다. PECVD 법에서의 로트 사이에서의 불균일이 현저하게 개선된다.
효과 11) PECVD 법으로 반도체막을 형성하는 데에서도 반도체막과 기초 보호 막과의 밀착성을 좋게 할 수 있다. 즉, 반도체막에 글레이터상의 구멍이 무수히 발생하고, 막이 벗겨지게 되는 사태를 회피할 수 있다.
효과 12) 특히 여분의 결정화 공정을 행하는 것이 아니라도, 350℃ 정도 이하의 저온 공정으로 큰 면적 기판에서 안정적으로 poly-Si TFT 을 제조할 수 있다.

Claims (55)

  1. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 그 기초 보호막 상에 반도체막을 형성하여 상기 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    1 대의 PECVD 장치에 의해 기초 보호막과 반도체막을 연속적으로 형성하는 막 형성 공정에서,
    상기 PECVD 장치의 막형성실내에 부착한 박막을 제거하는 제 1 공정과,
    상기 막형성실에 패시베이션막을 형성하는 제 2 공정과,
    상기 막형성실내에 기판을 설치하는 제 3 공정과,
    상기 기판상에 기초 보호막을 형성하는 제 4 공정과,
    상기 기초 보호막 상에 반도체막을 형성하는 제 5 공정과,
    상기 막형성실내에서 기판을 배출하는 제 6 공정을 갖는 막형성 공정을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  2. 기판 면적(S)이 90000㎟ 이상인 기판의 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 그 기초 보호막 상에 반도체막을 형성하여, 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    복수의 기판을 LPCVD 장치의 막형성실내에 설치하여 반도체막을 LPCVD 법으로 막을 형성할 때, LPCVD 장치의 막형성실내의 기판 간격을 d(mm)로 할때, d≥0.02×S1/2의 관계식을 만족하는 조건하에서 반도체막을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  3. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 그 기초 보호막 상에 실리콘을 함유하는 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    고차시란(SinH2n+2: n 은 2 이상의 정수)을 원료 기체로 해서 LPCVD 법으로 반도체막을 형성하고, 단위 면적당 고차시란 유량(R)이 1.13×10-3sccm/㎠ 이상의 조건하에서 반도체막을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    R 이 2.27×10-3sccm/㎠ 이상의 조건하에서 반도체막을 형성하는 공정을 갖는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  5. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 그 기초 보호막 상에 실리콘을 함유하는 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조방법에 있어서,
    증착온도가 450℃ 미만으로 고차시란(SinH2n+2: n 은 2 이상의 정수)을 원료 기체의 적어도 일종으로서 사용하는 LPCVD 법에 의해 상기 반도체막을 형성하여, 그때 반도체막의 증착 속도(DR)가 0.20nm/min 이상의 조건하에서 반도체막을 형성하는 공정을 갖는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    DR 이 0.60nm/min 이상의 조건하에서 반도체막을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  7. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막이 설치된 기판과, 그 기판의 기초 보호막 상에 형성되어 트랜지스터의 능동층을 이루고 있는 반도체막을 갖는 박막 반도체 장치에 있어서,
    상기 반도체막은 증착온도가 450 ℃ 미만의 LPCVD 법으로 막이 형성된 후에 결정화에 의해 형성된 반도체막으로, 막의 두께가 10nm 이상 140nm 이하의 반도체 막으로 된 것을 특징으로 하는 박막 반도체 장치.
  8. 적어도 유리 기판 표면에 반도체막을 형성하여, 그 반도체막을 트랜지스터 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    핫 월(hot.wall)형 종형 LPCVD 장치에 의해 상기 반도체막을 형성하고,
    그때 핫 월형 종형 LPCVD 장치내에 다른 변형점을 갖는 적어도 두 종류 이상의 복수의 유리 기판을 2 장 1 조로 하여 이면끼리 겹쳐서 거의 수평으로 설치하고,
    2 장 1 조의 유리기판 중 변형점이 큰쪽의 유리 기판을 하측으로한 상태로 반도체막을 증착하는 막형성 공정을 갖는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  9. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 기초 보호막 상에 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    PECVD 장치에 의해 상기 반도체막을 형성하고,
    그때, 기초 보호막에 산소 플라즈마를 조사하는 제 1 공정과,
    진공을 파괴하지 않고 연속하여 기초 보호막 상에 반도체막을 형성하는 제 2 공정을 갖는 막형성 공정을 갖는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 공정과 상기 제 2 공정과의 사이에서 막형성실을 진공으로 만드는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  11. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 그 기초 보호막 상에 반도체막을 형성하여, 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    PECVD 장치에 의해 상기 반도체막을 형성하고,
    그때, 기초 보호막에 수소 플라즈마를 조사하는 제 1 공정과,
    진공을 파괴하지 않고 연속해서 기초 보호막 상에 반도체막을 형성하는 제 2 공정을 갖는 막형성 공정을 갖는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  12. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 기초 보호막 상에 반도체막을 형성하고, 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    PECVD 장치에 의해 반도체막을 형성하고,
    그때, 기초 보호막에 산소 플라즈마를 조사하는 제 1 공정과,
    진공을 파괴하지 않고 연속해서 기초 보호막에 수소 플라즈마를 조사하는 제 2 공정과,
    다음에 진공을 파괴하지 않고 연속해서 기초 보호막 상에 반도체막을 형성하는 제 3 공정을 갖는 막형성 공정을 갖는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 제 1 공정과 상기 제 2 공정과의 사이에 막형성실을 진공으로 만드는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  14. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 기초 보호막 상에 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    PECVD 장치에 의해 상기 반도체막을 형성하고,
    그때, 기초 보호막 상에 반도체막을 형성하는 제 1 공정과,
    진공을 파괴하지 않고 연속해서 반도체막에 수소 플라즈마를 조사하는 제 2 공정을 갖는 막형성 공정을 갖는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  15. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 기초 보호막 상에 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    PECVD 장치에 의해 상기 반도체막을 형성하고,
    그때, 기초 보호막 상에 반도체막을 형성하는 제 1 공정과,
    진공을 파괴하지 않고 연속해서 반도체막에 산소 플라즈마를 조사하는 제 2공정을 갖는 막형성 공정을 갖는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  16. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 기초 보호막 상에 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    PECVD 장치에 의해 상기 반도체막을 형성하고,
    그때, 기초 보호막 상에 반도체막을 형성하는 제 1 공정과,
    진공을 파괴하지 않고 연속해서 반도체막에 수소 플라즈마를 조사하는 제 2 공정과,
    다음에 진공을 파괴하지 않고 연속해서 반도체막에 산소 플라즈마를 조사하는 제 3 공정을 갖는 막형성 공정을 갖는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  17. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 기초 보호막 상에 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    기초 보호막 상에 반도체막을 형성하는 제 1 공정과,
    반도체막의 표면에서 산화막을 제거하는 제 2 공정과,
    산화막 제거후 즉시 반도체막을 용융 결정화시키는 제 3 공정을 갖는 것을특징으로 하는 박막 반도체 장치의 제조 방법.
  18. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 기초 보호막 상에 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    PECVD 법에 의해 증착 속도가 0.1nm/s 정도 이상의 조건하에서 혼정질의 반도체막을 형성하는 제 1 공정과,
    반도체막을 용융 결정화시키는 제 2 공정을 갖는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 공정은 증착 속도가 3.7nm/s 정도 이상의 조건하에서 혼정질의 반도체막을 형성하는 공정인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  20. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막을 설치하고, 다음에 기초 보호막 상에 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    반도체막의 구성원소를 함유하는 화학물질과 불활성 기체를 원료기체로 하여, 불활성 기체 가스의 유량에 대한 반도체막의 구성원소를 함유하는 화학물질의 가스 유량의 유량비를 1/33 미만으로 한 조건하에서 PECVD 법에 의해 혼정질의 반도체막을 형성하는 제 1 공정과,
    반도체막을 용융 결정화시키는 제 2 공정을 갖는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 제 1 공정이 상기 유량비를 1/124 에서 40.67/1 사이로 한 조건하에서 PECVD 법에 의해 혼정질의 반도체막을 형성하는 공정인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  22. 적어도 기판 표면의 일부에 절연성 물질인 기초 보호막이 설치된 기판과, 그 기판의 기초 보호막 상에 형성되어 트랜지스터의 능동층을 이루고 있는 반도체막을 갖는 박막 반도체 장치에 있어서,
    상기 반도체막은 PECVD 법에 의해 막이 형성된 후에 결정화시킴으로써 형성된 반도체막으로서, 막두께가 9nm 이상 135nm 이하의 반도체막인 것을 특징으로 하는 박막 반도체 장치.
  23. 적어도 표면의 일부가 절연성 물질인 기판의 절연성 물질상에 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    감압화학 기상증착법(LPCVD 법)에 의해 증착온도 450℃ 미만의 온도로 반도체막을 증착하는 제 1 공정과,
    반도체막에 광학 에너지 또는 전자파 에너지를 조사하는 제 2 공정을 가지며,
    또한, 제 2 공정의 종료 이후 공정 최고 온도가 350℃ 이하인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  24. 제 23 항에 있어서,
    상기 제 1 공정은 증착온도 430℃ 이하의 온도로 반도체막을 증착하는 공정인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  25. 적어도 표면의 일부가 절연성 물질인 기판의 절연성 물질상에 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    증착온도 350℃ 이하로 반도체막을 형성하는 제 1 공정과,
    반도체막에 광학 에너지 또는 전자파 에너지를 조사하는 제 2 공정을 가지며,
    또한, 제 2 공정의 종료 이후 공정 최고 온도가 350 ℃ 이하인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  26. 제 25 항에 있어서,
    상기 제 1 공정은 플라즈마 화학기상 증착법(PECVD 법)에 의해 행해지는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  27. 제 25 항에 있어서,
    상기 제 1 공정은 스퍼터법에 의해 행해지는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  28. 적어도 표면의 일부가 절연성 물질인 기판의 절연성 물질상에 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    VHF 플라즈마 화학기상 증착법(VHF-PECVD 법)에 의해 반도체막을 형성하는 제 1 공정을 가지며,
    또한, 제 1 공정의 종료 이후 공정 최고 온도가 350℃ 이하인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  29. 제 28 항에 있어서,
    상기 제 1 공정에서 반도체막을 형성할때, 반도체막의 막두께를 20nm 에서 150nm 사이로 하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  30. 제 28 항 또는 제 29 항에 있어서,
    상기 제 1 공정에 의해 반도체막을 형성할때, 반도체막의 구성원소를 함유하는 화학물질을 원료기체로 하고, 다음에 추가 기체로서 희유 가스족 원소를 사용하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  31. 제 30 항에 있어서,
    상기 반도체막의 구성원소를 함유하는 화학물질은 시란(SiH4, Si2H6, Si3H8)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  32. 제 30 항에 있어서,
    상기 희유 가스족 원소는 헬륨(He)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  33. 제 30 항에 있어서,
    상기 희유 가스족 원소는 네온(Ne)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  34. 제 30 항에 있어서,
    상기 희유 가스족 원소는 아르곤(Ar)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  35. 적어도 표면의 일부가 절연성 물질인 기판의 절연성 물질상에 결정성 반도체막을 형성하여, 그 결정성 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    마이크로파 플라즈마 화학기상 증착법(마이크로파-PECVD 법)에 의해 결정성 반도체막을 형성하는 제 1 공정을 가지며,
    또한, 제 1 공정 이후의 공정 최고 온도가 350℃ 이하인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  36. 제 35 항에 있어서,
    상기 제 1 공정에 의해 결정성 반도체막을 형성할때, 결정성 반도체막의 두께가 20nm에서 150nm의 사이인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  37. 제 35 항 또는 36 항에 있어서,
    상기 제 1 공정에서 결정성 반도체막을 형성할때, 결정성 반도체막의 구성원소를 함유하는 화학물질을 원료기체로 하고, 다음에 추가기체로서 희유 가스족 원소를 사용하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  38. 제 37 항에 있어서,
    상기 결정성 반도체막의 구성원소를 함유하는 화학물질은 시란(SiH4, Si2H6, Si3H8)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  39. 제 37 항에 있어서,
    상기 희유 가스족 원소는 헬륨(He)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  40. 제 37 항에 있어서,
    상기 희유 가스족 원소는 네온(Ne)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  41. 제 37 항에 있어서,
    상기 희유 가스족 원소는 아르곤(Ar)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  42. 적어도 표면의 일부가 절연성 물질인 기판의 절연성 물질상에 반도체막을 형성하여, 그 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    VHF 플라즈마 화학기상증착법(VHF-PECVD 법)에 의해 반도체막을 형성하는제1 공정과,
    반도체막을 결정화시키는 제 2 공정을 가지며,
    또한, 제 2 공정 이후의 공정 최고 온도가 350℃ 이하인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  43. 제 42 항에 있어서,
    상기 제 2 공정에서 결정화된 반도체막의 막두께를 10nm 에서 150nm 사이로 하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  44. 제 42 항 또는 43 항에 있어서,
    상기 제 1 공정에서 반도체막을 형성할때, 반도체막의 구성원소를 함유하는 화학물질을 원료기체로 하여, 다음에 추가 기체로 희유 가스족 원소를 사용하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  45. 제 44 항에 있어서,
    상기 반도체막의 구성원소를 함유하는 화학물질은 시란(SiH4, Si2H6, Si3H8)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  46. 제 44 항에 있어서,
    상기 희유 가스족 원소는 헬륨(He)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  47. 제 44 항에 있어서,
    상기 희유 가스족 원소는 네온(Ne)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  48. 제 44 항에 있어서,
    상기 희유 가스족 원소는 아르곤(Ar)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  49. 적어도 표면의 일부가 절연성 물질인 기판의 절연성 물질상에 결정성 반도체막을 형성하여, 그 결정성 반도체막을 트랜지스터의 능동층으로 하는 박막 반도체 장치의 제조 방법에 있어서,
    마이크로파 플라즈마 화학기상 증착법(마이크로파-PECVD 법)에 의해 반도체 막을 형성하는 제 1 공정과,
    반도체막을 결정화시키는 제 2 공정을 가지며,
    또한, 제 2 공정 이후의 공정 최고 온도가 350℃ 이하인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  50. 제 49 항에 있어서,
    상기 제 2 공정에 의해 결정화된 반도체막의 막두께를 10nm 에서 150nm 사이로 하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  51. 제 49 항 또는 50 항에 있어서,
    상기 제 1 공정에서 결정성 반도체막을 형성할때, 결정성 반도체막의 구성 원소를 함유하는 화학물질을 원료기체로 하고,
    다음에 추가기체로서 희유 가스족 원소를 사용하는 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  52. 제 51 항에 있어서,
    상기 결정성 반도체막의 구성 원소를 함유하는 화학물질은 시란(SiH4, Si2H6, Si3H8)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  53. 제 51 항에 있어서,
    상기 희유 가스족 원소는 헬륨(He)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  54. 제 51 항에 있어서,
    상기 희유 가스 족 원소는 네온(Ne)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
  55. 제 51 항에 있어서,
    상기 희유 가스족 원소는 아르곤(Ar)인 것을 특징으로 하는 박막 반도체 장치의 제조 방법.
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