JP2004006830A - 半導体膜形成方法、半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【解決手段】絶縁性基板の上に非晶質半導体膜堆積後、この非晶質半導体膜が形成された基板を弱酸化性雰囲気下において熱処理を施すことにより結晶性半導体膜とする。弱酸化性雰囲気は酸素により作り出し、その酸素分圧を5mtorrから50torrの範囲とする。
【効果】低温工程で良好なトランジスタ特性を有するTFTを、簡単な方法で大面積に均一に製造することが出来る。
【選択図】 図1
Description
【産業上の利用分野】
本発明はアクティブマトリックス液晶ディスプレイ等に応用される薄膜トランジスタや三次元LSIデバイスなどで使用されている絶縁性物質上に形成される半導体膜の形成方法、或いは薄膜半導体装置の製造方法に関するもので有り、詳しくは製造工程の最高温度が600℃程度以下の低温プロセスで形成する薄膜半導体装置の製造方法に関する。
【0002】
又、本発明は非酸化性雰囲気下にて行われる基板熱処理方法及び化学気相堆積法に関する。
【0003】
【従来の技術】
近年、液晶ディスプレイの大画面化、高解像度化に伴い、その駆動方式は単純マトリックス方式からアクティブマトリックス方式へ移行し、大容量の情報を表示出来るように成りつつ有る。アクティブマトリックス方式は数十万を越える画素を有する液晶ディスプレイが可能で有り、各画素毎にスイッチングトランジスタを形成するもので有る。各種液晶ディスプレイの基板としては、透過型ディスプレイを可能ならしめる溶融石英板やガラスなどの透明絶縁基板が使用されている。
【0004】
しかしながら、表示画面の拡大化や低価格化を進める場合には絶縁基板として安価な通常ガラスを使用するのが必要不可欠で有る。従って、この経済性を維持して尚、アクティブマトリックス方式の液晶ディスプレイを動作させる薄膜トランジスタを安価なガラス基板上に安定した性能で容易に形成する事が可能な技術が望まれていた。
【0005】
薄膜トランジスタのチャンネル部半導体膜としては、通常非晶質シリコンや多結晶シリコンが用いられているが、駆動回路迄一体化して薄膜トランジスタで形成しようとする場合には動作速度の速い多結晶シリコンが有利である。
【0006】
従来この様な薄膜トランジスタやそれらに用いられる半導体膜を安価なガラスを基板として使用し得る低温プロセスで作成する場合、非晶質半導体膜形成後窒素雰囲気下にて600℃で8時間から24時間程度以上の時間熱処理を施していた。(Jpn.J.Appl.Phys.30,P3724,1991やIEEE Electron Dev.Lett.12,P584,1991, J.Electrochem.Soc.136,P1169,1989など。)或いは半導体膜形成後レ−ザ−照射を施していた。(Ext.Abs.Solid State Devices and Materials 1991 P.638やJap.J.Appl.Phys.30,3700(1991)など。)又、従来非酸化性雰囲気下にて基板を熱処理したり、或いは化学気相堆積する際は基板挿入の為にロードロック室を設けて炉内に混入する空気等の不純物気体量を少なくしていた。
【0007】
【発明が解決しようとする課題】
しかしながら、先に述べた従来の方法に於いては、以下の如き問題が指摘されている。まずレ−ザ−照射による薄膜半導体装置の作成に関しては装置が窮めて高価で非実用的で有る事に加え、レーザーショット毎の変動が大きく、大面積に均一に薄膜半導体装置を作成し得ない。又基板加熱をし、一枚一枚レ−ザ−照射する等の生産性の悪さも指摘されている。一方熱処理を施す方法では次の様な問題が指摘されている。即ち、熱処理に依り結晶化された多結晶半導体膜(以後これを固相成長膜、或いはSPC膜と略記する。)はその結晶粒内部におびただしき数の欠陥が存在している為、そのままでは半導体膜品質が悪く使用し得ない。例えばSPC膜を薄膜トランジスタの能動層半導体膜として用いる場合、ゲート絶縁膜の形成を電子サイクロトロン共鳴プラズマCVD法(ECR−PECVD)法にて作成するか、又は他の方法でゲート絶縁膜を形成して薄膜トランジスタを完成させた後に水素プラズマ照射等の水素化処理を施さねばならなかった。しかるにECR−PECVD装置は非常に高価で有る上、定期的に分解して反応炉内の清掃を行わなければならず、薄膜トランジスタを用いた液晶ディスプレイやLSI装置の製品価格の高騰を招いたり、生産性の低下をもたらしていた。又、他の方法でゲート絶縁膜を形成し、最後に水素化処理を施す製法は工程が煩雑と化し、しかも水素化処理条件の調整が困難で、数十万個に及ぶ薄膜トランジスタの性能を均一に整えるのが非常に難しいとの問題が有る。
【0008】
したがってECR−PECVD装置を使用せず、しかも水素化処理も施さない簡単な製造方法で高品質な半導体膜を形成する方法、或いは薄膜半導体装置を製造する方法が求められていた。更に駆動回路まで一体化して薄膜トランジスタで形成する場合、高解像度化に伴う画素数の増加は駆動回路の高速動作を要求している。或いは液晶ディスプレイの消費電力を下げたり、液晶ディスプレイの外部回路等を廉価な汎用ICで構成する為に、駆動回路の電源電圧を下げる事が求められている。これらの課題はより低い電圧でより高いオン電流を有する薄膜トランジスタに依り解決される。即ち、従来よりも少しでも優れた薄膜トランジスタが常に求められている訳である。
【0009】
本発明は上記の事情に鑑みてなされた物でその目的とするところは、結晶性半導体膜の形成、及び良好な特性を有する薄膜半導体装置を大面積に均一にしかも簡便に製造する方法を提供する事にある。或いは本発明はオン状態の電圧が同じ場合により高いオン電流を有する薄膜半導体装置を大面積に均一に製造する方法を提供する事にある。
【0010】
又、従来は熱処理炉や反応炉にロードロック室を設けて真空引きを行った後基板挿入していた為、熱処理炉や反応炉が大きくなったり価格高騰する上、1バッチごと真空引きするとの煩雑な工程を要していた。
【0011】
本発明は上記の事情に鑑みてなされた物でその目的とするところは、不純物気体の混入が無く簡単な熱処理方法や化学気相堆積方法を提供する事に有る。
【0012】
【課題を解決するための手段】
本発明の第1の半導体膜形成方法は、少なくとも表面が絶縁性物質で有る基板上に結晶性半導体膜を形成する半導体膜形成方法であって、前記基板上に非晶質半導体膜を形成する第一の工程と、前記非晶質半導体膜が形成された基板を弱酸化性雰囲気下において熱処理することにより前記非晶質半導体膜を結晶化して前記結晶性半導体膜とする第二の工程と、を含む事を特徴とする。
上記の半導体膜形成方法において、前記弱酸化性雰囲気は酸素に依り作り出すことができる。その場合、前記弱酸化性雰囲気における酸素分圧は5 mtorrから50 torrの範囲である事が好ましい。
上記の半導体膜形成方法において、前記第二の工程において笑気ガス、水、または二酸化炭素を用い、前記弱酸化性雰囲気における酸素分圧は1 mtorrから10 torrの範囲であるようにしてもよい。
本発明の第1の半導体装置の製造方法は、絶縁性物質上に非晶質半導体膜を形成する第一の工程と、 前記非晶質半導体膜が形成された基板を弱酸化性雰囲気下において熱処理することにより、前記非晶質半導体膜を結晶化して結晶性半導体膜を形成する第二の工程と、を含む事を特徴とする。
上記の半導体装置の製造方法において、前記弱酸化性雰囲気は酸素に依り作り出され、前記弱酸化性雰囲気における酸素分圧は5 mtorrから50 torrの範囲である事が好ましい。
上記の半導体装置の製造方法において、前記第二の工程において笑気ガス、水、または二酸化炭素を用い、前記弱酸化性雰囲気における酸素分圧は1 mtorrから10 torrの範囲であるようにしてもよい。
【0013】
本発明の第2の半導体膜形成方法は、少なくとも表面が絶縁性物質で有る基板上に結晶性半導体膜を形成する半導体膜形成方法であって、前記基板上に非晶質半導体膜を形成する第一の工程と、前記非晶質半導体膜が形成された基板を不活性雰囲気下にて熱処理し、連続して酸化性雰囲気下において熱処理することにより、前記非晶質半導体膜を結晶化して前記結晶性半導体膜とする第二の工程と、を含む事を特徴とする。
【0014】
本発明の第3の半導体膜形成方法は、少なくとも表面が絶縁性物質で有る基板上に結晶性半導体膜を形成する半導体膜形成方法であって、前記絶縁性物質上に非晶質半導体膜を形成する第一の工程と、前記非晶質半導体膜が形成された基板を還元性雰囲気下にて熱処理した後、連続して酸化性雰囲気下において熱処理することにより、前記非晶質半導体膜を結晶化して前記結晶性半導体膜とする第二の工程と、を含む事を特徴とする。
上記の第3の半導体膜形成方法において、前記還元性雰囲気は水素に依り作り出され、前記還元性雰囲気における水素分圧は0.1 mtorrから10気圧の範囲である事が好ましく、前記酸化性雰囲気は酸素に依り作り出され、前記酸化性雰囲気における酸素分圧は0.1気圧から10気圧の範囲である事が好ましい。
【0015】
上記の半導体膜形成方法において、前記結晶性半導体膜を構成する元素にシリコンを含んでいる事が好ましい。
【0016】
本発明の第4の半導体膜形成方法は、少なくとも表面が絶縁性物質で有る基板上にシリコン膜を形成する半導体膜形成方法であって、前記絶縁性物質上に非晶質シリコン膜を形成する第一の工程と、前記非晶質シリコン膜が形成された基板を不活性雰囲気下にて熱処理した後、連続して酸化性雰囲気下にて熱処理する第二の工程と、を含む事を特徴とする。
本発明の第5の半導体膜形成方法は、少なくとも表面が絶縁性物質で有る基板上にシリコン膜を形成する半導体膜形成方法であって、前記絶縁性物質上に非晶質シリコン膜を形成する第一の工程と、前記非晶質シリコン膜が形成された基板を還元性雰囲気下にて熱処理した後、連続して酸化性雰囲気下にて熱処理する第二の工程と、 を含む事を特徴とする。
本発明の半導体装置は、上記の半導体膜形成方法を用いて製造された事を特徴とする。
【0017】
本発明の第2の半導体装置の製造方法は、絶縁性物質上に非晶質半導体膜を形成する第一の工程と、 前記非晶質半導体膜が形成された基板を不活性雰囲気下にて熱処理した後、連続して酸化性雰囲気下において熱処理することにより、前記非晶質半導体膜を結晶化して結晶性半導体膜を形成する第二の工程と、
を含む事を特徴とする半導体装置の製造方法。
本発明の第3の半導体装置の製造方法は、絶縁性物質上に非晶質半導体膜を形成する第一の工程と、 前記非晶質半導体膜が形成された基板を還元性雰囲気下にて熱処理した後、連続して酸化性雰囲気下において熱処理することにより、前記非晶質半導体膜を結晶化して結晶性半導体膜を形成する第二の工程と、を含む事を特徴とする。
【0018】
上記の半導体装置の製造方法において、前記結晶性半導体膜をパターニングする第三の工程をさらに行うようにしてもよい。
上記の半導体装置の製造方法において、前記結晶性半導体膜を構成する元素にシリコンを含む事が好ましい。
【0019】
本発明の第4の半導体装置の製造方法は、絶縁性物質上に非晶質シリコン膜を形成する第一の工程と、 前記非晶質シリコン膜が形成された基板を不活性雰囲気下にて熱処理した後、連続して酸化性雰囲気下において熱処理する第二の工程と、を含む事を特徴とする。
本発明の第5の半導体装置の製造方法は、絶縁性物質上に非晶質シリコン膜を形成する第一の工程と、 前記非晶質シリコン膜が形成された基板を還元性雰囲気下にて熱処理した後、連続して酸化性雰囲気下において熱処理する第二の工程と、を含む事を特徴とする。
本発明の第6の半導体装置の製造方法は、絶縁性物質上に非晶質シリコン膜を堆積する第一の工程と、 前記非晶質シリコン膜を島状にパターニング加工した後、酸化膜を堆積する第二の工程と、続いて酸化性雰囲気下において熱処理する第三の工程と、を含む事を特徴とする。
本発明の第7の半導体装置の製造方法は、絶縁性物質上に非晶質シリコン膜を堆積する第一の工程と、
前記非晶質シリコン膜を島状にパターニング加工した後、窒化膜を堆積する第二の工程と、前記非晶質シリコン膜と前記窒化膜の界面に酸素イオンを打ち込む第三の工程と、続いて熱処理を施す第四の工程と、を含む事を特徴とする。
【0020】
本発明の第8の半導体装置の製造方法は、絶縁性物質上に非晶質半導体膜を堆積する第一の工程と、 前記非晶質半導体膜を島状にパターニング加工した後、酸化膜を堆積する第二の工程と、続いて酸化性雰囲気下において熱処理することにより前記非晶質半導体膜を結晶化する第三の工程と、を含む事を特徴とする。上記の半導体装置の製造方法において、前記半導体膜を構成する元素にシリコンが含まれており、且つ前記酸化膜に酸化珪素が含まれている事が好ましい。
【0021】
本発明の第9の半導体装置の製造方法は、絶縁性物質上に非晶質半導体膜を堆積する第一の工程と、 前記非晶質半導体膜を島状にパターニング加工した後、酸化膜を堆積する第二の工程と、続いて窒化膜を堆積する第三の工程と、前記酸化膜中に酸素イオンを打ち込む第四の工程と、 続いて熱処理することにより前記非晶質半導体膜を結晶化する第五の工程と、を含む事を特徴とする。
本発明の第10の半導体装置の製造方法は、絶縁性物質上に非晶質半導体膜を堆積する第一の工程と、 前記非晶質半導体膜を島状にパターニング加工した後、窒化膜を堆積する第二の工程と、前記非晶質半導体膜と前記窒化膜の界面に酸素イオンを打ち込む第三の工程と、続いて熱処理を施すことにより前記非晶質半導体膜を結晶化する第四の工程と、含む事を特徴とする。
上記半導体装置の製造方法において、前記半導体膜を構成する元素にシリコンが含まれており、且つ前記窒化膜が窒化珪素膜である事が好ましい。
【0022】
本発明の第11の半導体装置の製造方法は、絶縁性物質上に非晶質シリコン膜を堆積する第一の工程と、前記非晶質シリコン膜を島状にパターニング加工した後、酸化膜を堆積する第二の工程と、続いて窒化膜を堆積する第三の工程と、前記酸化膜中に酸素イオンを打ち込む第四の工程と、続いて熱処理する第五の工程と、を含む事を特徴とする。
【0023】
[実施例]
(実施例1)
以下本発明の実施例を詳述するが、本発明が以下の実施例に限定されるものでは無い。
【0024】
図2a〜dは本実施例1に於ける自己整合型スタガード構造のMIS型電界効果トランジスタを構成するシリコン薄膜半導体装置の製造工程を断面で示した図で有る。
【0025】
本実施例1では、下地基板201として235mm□の溶融石英ガラスを用いたが、600℃の工程最高温度に耐え得る基板又は下地物質で有るならば、その種類や大きさは無論問われない。例えば通常ガラス基板の他にシリコンウェハーなどの半導体基板及びそれらを加工したLSI、三次元LSIや、或いはシリコン・カーバイト、アルミナ、窒化アルミニウムなどのセラミックス基板なども下地基板として可能で有る。
【0026】
まずアセトン又はメチル・エチル・ケトン,メチル・イソ・ブチル・ケトンやシクロヘキサノンなどの有機溶剤中に下地基板201を浸し、超音波洗浄を行う。洗浄後窒素中又は減圧下にて乾燥を施し、更にエタノールによる超音波洗浄を行った後窒素バブリングされている純水にて水洗を施す。次に下地基板201を沸騰している濃度60%の硝酸中に5分間浸し、更に窒素バブリングされている純水中で洗浄した。基板として金属など酸に依り腐食されたり、変質して仕舞う物質を用いる場合、この硝酸に依る洗浄は必要とされない。又この強酸に依る洗浄では酸として硝酸の他に硫酸なども可能で有る。
【0027】
こうして洗浄された石英基板上に常圧気相化学堆積法(APCVD法)で下地保護膜となる二酸化硅素膜(SiO2膜)202を2000Å堆積した。この下地SiO2膜202は前述の如き種々多様な物質を基板として用いる際、後に堆積される半導体膜の膜質、及びそれを用いて構成される薄膜トランジスタの性能を安定化する為に必要で有る。と同時に、例えば基板201として通常ガラスを用いた場合、ガラス中に含まれているナトリウムなどの可動イオンが、又基板201として各種セラミック板を用いた際には基板中に添加されている焼結助材原料などがトランジスタ部に拡散混入するのを防ぐ役割をも演じている。又金属板を基板201として用いる場合は、絶縁性を確保する為に下地SiO2は必要不可欠で有る。又、三次元LSI素子では、トランジスタ間や配線間の層間絶縁膜に相当している。下地SiO2膜202堆積時の基板温度は300℃で、窒素に依り20%に希釈されたシラン600SCCMを840SCCMの酸素と共にAPCVD法で堆積した。この時のSiO2膜の堆積速度は3.9Å/secで有った。
【0028】
次に減圧CVD法でいずれ能動層となる非晶質半導体膜を堆積した。本実施例1では半導体膜としてシリコンを用いたが、シリコン・ゲルマニウムやガリウム・ヒ素、シリコン・カーバイト、ダイヤモンド等他の半導体も可能で有る。
【0029】
半導体膜堆積に用いた減圧CVD反応炉の容積は184.5lで、基板は反応炉中央付近に水平に置かれる。原料ガス及びヘリウム・窒素・アルゴン・水素等の希釈ガスは必要に応じて反応炉下部より炉内に導入され、反応炉上部から排気される。石英ガラスで作られた反応炉の外側には3ゾーンに分かれたヒーターが設置されて居り、それらを独立に調整する事で反応炉内中央部付近に所望の温度で均熱帯を形成する。この均熱帯は約350mmの高さで広がり、その範囲内での温度のずれは、例えば600℃に設定した時0.2℃以内である。従って挿入基板間の間隔を10mmとすれば1バッチで35枚の基板の処理が可能で有る。本実施例1では20mm間隔で17枚の基板を均熱帯内に設置した。
【0030】
排気はロータリーポンプとメカニカル・ブースターポンプを直結して行い、反応炉内の圧力は測定値がガスの種類に依存しない隔膜式圧力計(MKS社バラトロン・マノメーター)に依り測定した。反応炉を550℃に保って、ガス導入用のバルブを閉じて両ポンプにて真空引きを行った場合、反応炉内圧は0mtorrで有る為、背景真空度は悪くとも10−4torr程度以下で有る。
【0031】
半導体膜を堆積すべき基板は、表側を下向きとして減圧CVD炉内に挿入された。挿入時の反応炉内温度は395℃から400℃程度で有った。基板挿入時に反応炉内には上部より純度が99・9999%以上のヘリウムと水素の混合気体が30SLM導入され、これらの混合気体は反応炉下部に設けられた基板挿入口より排出されて居る。基板挿入口の直径は540mmでその断面積は2290cm2で有る。混合気体が400℃に熱せられていると、基板挿入口からの混合気体の排出速度は29.6cm/minとなる。又、本実施例1の如く235mm□の基板を水平に設置する場合、基板面積は552cm2で有るから基板が基板挿入口より反応炉内に入っていく時に基板挿入口と基板の隙間から排出される混合気体の排出速度は39.0cm/minで有る。本実施例1では10cm/minの上昇速度で基板を反応炉に挿入したが、混合気体の排出速度の方が速い為、基板挿入に伴う空気等の反応室への混入を防ぐ事が出来る。又、混合気体の密度は空気密度よりも小さく、しかも熱せられているので重い空気がこれらの軽い気体を押し退けて下から上へ入る可能性は殆ど無い。本実施例1で反応炉上部より導入した混合気体の濃度はヘリウム97%に水素3%で有った。水素の爆発下限界は4.0%なので、これ以下の濃度で有れば基板挿入口より室内に排出されても安全で有る。こうした基板挿入方法を用いる事に依り、ロードロック室を用いて1バッチ毎に真空引きを行うといった煩雑な過程を経る事無くして、反応炉内を清浄な非酸化性雰囲気下に保てられるので有る。基板挿入時に空気や水等の不純物気体が反応炉内に流れ込むと、これらは反応炉内壁の半導体層に吸着し、又は半導体元素と反応して反応炉内に残留し、半導体膜堆積の際脱ガスとして現れ、堆積膜の膜品質を低下させる原因となる。従って本発明の基板挿入を用いたCVD方法では容易に高品質半導体膜が堆積されるので有る。
【0032】
基板挿入後、真空引き、漏洩検査を施した。漏洩検査では反応炉に通ずる全バルブを閉じて反応炉を完全に孤立させて、反応炉内圧力の変化を調べた。本実施例1では反応炉内温度が400℃で2分間の完全孤立後、反応炉内圧力は1mtorr以下で有った。漏洩検査にて異常が無い事を確認した後、反応炉内温度を挿入温度の400℃から堆積温度まで昇温する。本実施例1では550℃でチャンネル部となる半導体膜を堆積した為、昇温するのに一時間費やした。炉内温度が堆積温度の550℃に達するには35分間程度で済むが、反応炉壁からの脱ガスを充分放出する為にも、最短一時間以上、好ましくは二時間から三時間程度の昇温期間が望ましい。この昇温期間中、二つのポンプは運転状態に有り、少なくとも純度が99.995%以上の不活性又は還元性ガスを流し続ける。これらのガス種は水素・ヘリウム・窒素・ネオン・アルゴン・キセノン・クリプトン等の純ガスの他、これらのガスの混合ガスも可能で有る。本実施例1では純度99.9999%以上のヘリウムを350SCCM流し続け、反応炉内圧力は81±1.2mtorrで有った。
【0033】
堆積温度到達後、原料ガスで有る所定量のシラン又はシランと希釈ガスの混合ガスを反応炉内に導入し、非晶質半導体膜を堆積する。希釈ガスとしては、先の昇温期間に流したガスと同種の組み合わせが可能で有るが、望ましくは各ガスの純度はそれぞれが99.999%以上が良い。本実施例1では希釈ガスを用いず、純度99.999%以上のシランを100SCCM流して非晶質半導体膜を堆積した。堆積時に於ける反応炉内の圧力は反応炉とメカニカル・ブースターポンプの間に設置されたコンダクタンスバルヴの開閉度を調整して400mtorrに保った。本実施例1では非晶質半導体膜は22Å/minの堆積速度で250Åの膜厚に堆積した。
【0034】
本実施例1では非晶質半導体膜の堆積をLPCVD法で行い、原料ガスもモノシランを用いたが、これ以外にもプラズマCVD法や光CVD法、APCVD等の各種CVD法やスパッター法、蒸着法等各種PVD法等で堆積する事も可能で有る。又原料ガスもモノシランに限らず、ジシランやトリシランなどの高次シランやジクロールシラン或いはゲルマンやメタンなども可能で有る。又、無論上記種々のCVD法と上記種々の原料の組み合わせに依って非晶質半導体膜を堆積する事も可能で有る。
【0035】
次にこうして得られた基板を1.67%弗化水素酸水溶液に20秒間浸して非晶質半導体膜表面から自然酸化膜を取り除いた。その後基板は直ちに弱酸化性雰囲気下に設置され、熱処理を施された。
【0036】
熱処理炉は縦型炉で通常400℃に保たれて居り、純度99.999%以上の窒素を30SLMと純度99.999%以上の酸素を300SCCM流し続けて熱処理炉内部を弱酸化性雰囲気としている。従って熱処理炉内の酸素分圧はおよそ0.01気圧となる。熱処理炉の容積は184.5lで有る。基板は縦型炉下部より熱処理炉内に挿入されるが、窒素と酸素は熱処理炉上部より炉内に導入され下部の挿入口より流出している。室温と温度平衡に達している基板は弱酸化性雰囲気で400℃の炉に挿入された。基板挿入後熱処理炉の温度を一時間かけて600℃まで上げ、その後600℃にて15時間維持した。この熱処理に依り非晶質半導体膜は結晶化して多結晶半導体膜へと固体状態を変える。非晶質膜を構成していた半導体元素が多結晶状態へと移動すると原子密度の減少及び空間移動に関する自由度の低さに起因して、出来上がった多結晶粒内部には必然的におびただしき数の欠陥や不対電子が発生する。ところが本発明が示す所に依ると、この様な欠陥及び不対電子は酸素と結合して、終端されるので有る。熱処理時の酸素分圧が高過ぎると、欠陥等を終端すべき酸素原子が半導体膜内部に迄取り込まれて半導体膜品質を劣化させてしまう。同時に非晶質から多結晶へと半導体膜が状態変化を起こす前に非晶質表面に数十Å程度の酸化膜が形成されてしまい、結晶成長が行われて欠陥や不対電子が沢山生じた後では、表面酸化膜の存在に依り欠陥終端する酸素が十分供給されないので有る。反対に熱処理時の酸素分圧が低過ぎるとやはり欠陥終端すべき酸素数が不足し、効果は十分現れない。弱酸化性雰囲気を酸素に依り作り出す場合、酸素分圧は5mtorrから50torr程度が好ましい。最適酸素分圧は熱処理温度や時間に依っても変化するが、500℃〜700℃の処理温度で100時間以内の処理時間に対しては10mtorrから10torr程度がより好ましく、更に好ましくは20mtorrから5torr程度である。最適分圧は半導体膜材質に依っても決定される。シリコン・ゲルマニウムの様にシリコンに比べて酸化が速い半導体膜材料では最適酸素分圧範囲は低圧側にシフトされる。例えば純粋なゲルマニウム膜では酸素分圧は0.5mtorrから5torr程度が好ましく、より好ましくは1mtorrから1torr、更に好ましくは2mtorrから500mtorr程度である。この最適酸素分圧はシリコン・ゲルマニウム(SixGe1−x)中のシリコン原子の割合(x値)比例して定まる。例えばSi0.5Ge0.5(x=0.5)に対しては酸素分圧は2.75mtorrから27.5torr程度が好ましく、より好ましくは5.5mtorrから5.5torr、更に好ましくは11mtorrから2.75torr程度となる。又、笑気ガス(N2O)や水(H2O)二酸化炭素(CO2)を用いる場合は反応が速いので、それらの気体分圧は酸素分圧の値の1/5程度となる。例えば、シリコンに対する酸素分圧が5mtorrから50torrの範囲に相当するそれらの気体分圧はおよそ1mtorrから10torr程度が好ましい。熱処理温度は500℃から700℃程度の間が使用される。結晶成長をゆっくり大きくさせるとの観点からは低温の方が好ましいが、結晶化に長時間費やす。本実施例1の様に600℃にて熱処理を施す場合は10時間で結晶化はほぼ完了するが、550℃とすると熱処理時間は100時間以上となり、又700℃とすると1時間程度で済む。熱処理温度はこうした長短より決められるが、好ましくは530℃程度から670℃程度、更に好ましくは550℃から650℃程度、より好ましくは570℃程度から630℃程度で有る。
【0037】
こうして得られた半導体膜は、レジストでパターニングされた後、四弗化炭素(CF4)と酸素(O2)の混合プラズマに依りエッチングされ、能動層半導体膜203を形成した(図2a)。本実施例1で形成した半導体膜はCF4とO2の比が50SCCM対100SCCMで有る15Paの真空プラズマ放電で、その出力が700Wの時のエッチングでは2.0Å/secのエッチング速度を有していた。
【0038】
次にこの基板を沸騰している濃度60%の硝酸にて洗浄しAPCVD法にてゲート絶縁膜となるSiO2膜204を1500Å堆積した(図2b)。APCVD法にてゲート絶縁膜を堆積する時の基板温度は300℃で、窒素に依り20%に希釈されたシラン300SCCMと300SCCMの酸素を流してSiO2膜を堆積した。本実施例1ではAPCVD法を用いたが、これ以外にもプラズマCVD法、光CVD法、LPCVD法等の各種CVD法やスパッタ法等のPVD法も有効で有る。又、原材料もシランに限らずTEOS{Si−(CH3−CH2−O−)4}等の有機シリコン化合物も利用し得る。無論ECR−PECVD法を用いても良い。
【0039】
次にタンタルをスパッター法で堆積し、パターニングに依り、ゲート電極205を形成した。本実施例1ではゲート電極材料としてタンタルを用いたが、無論これ以外の導電性物質も可能で有るし、又その形成方法もスパッター法に限らず蒸着法やCVD法なども可能で有る。ゲート電極作成後、ゲート電極をマスクとしてドナー又はアクセプターとなる元素をイオン注入206し、ソース・ドレイン領域207及びチャンネル領域208を作成した(図2C)。本実施例1ではNMOSトランジスタ作成を目指し、水素希釈された5%フォスフィンを質量非分離型イオン注入装置にて打ち込んだ。加速電圧は110kvで水素原子を含む総イオン打ち込み量は1.0×1016cm−2で有った。続いてAPCVD法で層間絶縁膜209となるSiO2膜を5000Å堆積した。この堆積は本実施例1で下地SiO2膜202を堆積した条件と全く同一で唯一堆積時間のみを変えて行った。層間絶縁膜形成後、注入イオンの活性化と層間絶縁膜の焼き締めを兼ねて、窒素中で300℃1時間の熱処理を施した。熱処理後のソース・ドレイン領域のシート抵抗値は95%の信頼係数で(93±22)kΩ/□で有った。本実施例1ではイオン注入を質量非分離型イオン注入装置で行い、300℃の低温熱処理に依り注入イオンの活性化を行ったが、これに限らず例えば通常の質量分離型イオン注入装置にてイオン注入し、レーザー照射に依り活性化しても良い。その後コンタクトホールを開け、ソース・ドレイン取り出し電極210をスパッター法などで形成し、トランジスタが完成する(図2d)。本実施例1ではソース・ドレイン取り出し電極材料としてアルミニウムを用いスパッター法で8000Åの膜厚に堆積して、ソース・ドレイン取り出し電極を形成した。この時堆積アルミニウム膜のシート抵抗は42.5±2.0mΩ/□で有った。
【0040】
この様にして試作した薄膜トランジスタ(TFT)の特性を温度25℃で測定した。トランジスタサイズはチャンネル部の長さL=10μm、幅W=10μmで有った。Vds=4vで得られた結果を図1のAに示す。SPC膜中の欠陥や不対電子が終端された事実を反映して、オフ状態(Vgs<−5v)からオン状態(Vgs>0v)への立ち上がりが急峻となり、最小電流値(Vgs=−4v)も小さい良好な薄膜半導体装置が得られた。又、水素化処理が一切行われていない分だけ工程は簡略化し、しかも大型基板内及び基板間で均質な薄膜半導体装置が製造された。
【0041】
これに対して従来技術ではその様な良好な薄膜半導体装置を作成し得ない。以下本発明の優位性を明瞭と化す為に従来技術との比較を行う。従来技術と本発明の違いは非晶質半導体膜の熱処理方法で有る。従来技術では非晶質半導体膜形成後、大気圧窒素雰囲気下で熱処理を行っていた。即ち純窒素雰囲気下400℃の熱処理炉に基板を挿入した後1時間費やして600℃まで温度を上げ、その後600℃にて15時間維持した。従来技術で熱処理を施された基板は以下本実施例1の本発明と同一の工程を経て薄膜トランジスタを完成せられた。こうして従来技術で製造された薄膜半導体装置のトランジスタ特性を図1のdに示す。この比較例が示す様に従来技術の熱処理で、ゲート絶縁膜をECR−PECVD法以外の方法(例えばこの比較例が用いたAPCVD法)で形成し、水素化処理を施さないと、オフ電流が高く、スイッチング特性の優れぬ薄膜半導体装置と化してしまう。又、比較例のソース・ドレイン領域のシート抵抗は95%の信頼係数で(182±62)kΩ/□で有った。本発明が従来技術に比してソース・ドレイン領域のシート抵抗を下げる原因も、優良な薄膜半導体装置を製造し得る理由も、本発明に依り半導体膜中の欠陥が補修されたり、不対電子が酸素で終端された為、電子等のキャリアの欠陥及び不対電子等との非弾性散乱が減った事や、結晶粒界及び結晶粒内での捕獲準位数が減ったが故で有る。この様に本発明に依り良質な半導体膜が得られ、これらにドナー又はアクセプターとなる不純物を添加すると低抵抗の電気伝導膜が得られ、又これらを能動層半導体膜として用いると優良な薄膜半導体装置が得られるので有る。
【0042】
(実施例2)
非晶質半導体膜の結晶化を進める熱処理方法を除いて、その他の工程は総て実施例1に記載した本発明と同一の製造方法で薄膜半導体装置を作成した。本実施例2では減圧下不活性雰囲気にて非晶質半導体膜の結晶化を進めた後、連続して酸化性雰囲気に熱処理炉内環境を変えて良質な結晶性半導体膜を得た。
【0043】
実施例1に詳述した手法で非晶質半導体膜を堆積された基板は1.67%弗化水素酸水溶液に20秒間浸され、非晶質半導体膜表面から自然酸化膜を取り除いた。その後基板は直ちに不活性雰囲気下に設置され、熱処理を施された。
【0044】
熱処理炉は縦型炉で400℃に保たれており、純度99.999%以上の窒素20SLMと純度99.9999%以上のヘリウム10SLMが熱処理炉上部より熱処理炉に導入され、下部基板挿入口より排出されて居る。本実施例2の様に縦型炉で下側より基板挿入する場合、空気よりも軽い不活性気体を上方から下方に流す事に依り、空気や水等の不純物気体の混入を防ぐ事が出来、熱処理炉内を完全な不活性雰囲気に保つ事が出来る。
【0045】
基板挿入後、真空引きを行い、熱処理炉内に純度99.999%以上の窒素200SCCMと純度99.999%以上のヘリウム100SCCMを流し続け、熱処理炉内の圧力を10torrに保った。基板挿入時の酸素等の混入は殆ど無く、常時不活性ガスが流れ続けているので、窒素中の不純物が総て酸素で有ると厳しく仮定しても熱処理炉内の酸素分圧は0.1mtorr以下で有る。窒素の純度99.999%以上とは簡易測定の測定限界を示す物で、通常は純度はもっと高い。従って熱処理炉内の酸素分圧はどんなに高くとも0.1mtorrを超える事は有り得ず、0.05mtorr以下で有る。
【0046】
熱処理炉内の酸素分圧を0.1mtorr以下、好ましくは0.05mtorr以下、より好ましくは0.01mtorr以下にした後、熱酸化炉の温度を1時間掛けて600℃まで上げ、その後その状態で12時間維持した。この熱処理に依り非晶質半導体膜は結晶化して多結晶状態へと固体状態を変えるが、半導体原子の移動等に伴う欠陥や不対電子が結晶粒界や膜表面に多数存在して居る。12時間の熱処理後、600℃の温度に維持したまま、不活性気体の供給を止め反応炉内に純度99.999%以上の酸素を導入し、1気圧とした。この600℃、1気圧純酸素雰囲気下で更に連続して3時間の熱処理を施した。この酸素雰囲気化での熱処理時間に於ける酸素分圧は0.1気圧から10気圧が好ましい。圧力が高くなると安全上の問題が生じ、逆に低いと酸素による欠陥終端が遅くなり生産性の妨げとなる。従ってより好ましくは0.3気圧から7気圧が酸素分圧として適しており、更に好ましくは0.7気圧から3気圧で有る。熱処理温度は500℃から700℃程度の間が使用される。結晶成長をゆっくり大きくさせるとの観点からは低温の方が好ましいが、結晶化に長時間費やす。本実施例2の様に600℃にて熱処理を施す場合は10時間で結晶化はほぼ完了するが、550℃とすると熱処理時間は100時間以上となり、又700℃とすると1時間程度で済む。熱処理温度はこうした長短より決められるが、好ましくは530℃程度から670℃程度、更に好ましくは550℃から650℃程度、より好ましくは570℃程度から630℃程度で有る。
【0047】
こうして得られた多結晶半導体膜を用いて以下実施例1の本発明と全く同じ工程にて薄膜半導体装置を作成した。得られたトランジスタ特性を図1−bに示す。従来技術と比較する迄も無く、実施例1の発明に比べても更に優良な特性となっている事が分かる。又、本実施例2で作成された薄膜半導体装置のソース・ドレイン領域のシート抵抗は95%の信頼係数で(85±20)kΩ/□で有った。本実施例2で実施例1の発明よりも良質な半導体膜が得られたのは、実施例1が弱酸化性雰囲気下で結晶成長と酸化皮膜の形成が競争過程で有ったのに対し、本実施例2では酸素分圧を0.1mtorr以下として酸化皮膜の成長を完全に押さえ、結晶成長した後に酸素に依る欠陥等を終端した為、実施例1の発明に比べてより効果的に欠陥補修がなされたので有る。本実施例2では熱処理中の酸素分圧を低くする為に10torrの減圧下で熱処理を施し、その後酸素分圧1気圧で熱処理したが、熱処理温度が600℃程度で有れば酸素分圧は10mtorr程度以下で有れば殆ど酸化は進まないから、大気圧不活性雰囲気下で第一の熱処理をした後、酸化性雰囲気で第二の熱処理を施しても良い。この場合、第一の熱処理時の窒素純度は99.999%以上で有れば十分で有る。又、第一の不活性雰囲気下での熱処理時に流す気体も窒素・ヘリウムに限られず、ネオン・アルゴン・クリプトン・キセノン等の希ガス単体又はこれらの混合気体で有っても良い。更に第二の酸化性雰囲気下での熱処理時に流す気体も酸素に限られず、笑気ガス・水・二酸化炭素等の酸化性気体やこれらの混合気体、更には酸化性気体と不活性気体の混合気体で有っても良い。
【0048】
(実施例3)
非晶質半導体膜の結晶化を進める熱処理方法を除いて、その他の工程は全て実施例1に記載した本発明と同一の製造方法で薄膜半導体装置を作成した。本実施例3では減圧下還元性雰囲気にて非晶質半導体膜の結晶化を進めた後、連続して酸化性雰囲気に熱処理炉内環境を変えて良質な結晶性半導体膜を得た。
【0049】
実施例1に詳述した手法で非晶質半導体膜を堆積された基板は1.67%弗化水素酸水溶液に20秒間浸され、非晶質半導体膜表面から自然酸化膜を取り除いた。その後基板は直ちに還元性雰囲気下に設置され、熱処理を施された。
【0050】
熱処理炉は縦型炉で400℃に保たれて居り、純度99.9999%以上の水素500SCCMと純度99.9999%以上のヘリウム20SLMが熱処理炉上部より熱処理炉に導入され、下部基板挿入口より排出されて居る。本実施例3の様に縦型炉で下側より基板挿入する場合、空気よりも軽い還元性気体を上方から下方に流す事に依り、空気や水等の不純物気体の混入を防ぐ事が出来、熱処理炉内を完全な還元性雰囲気に保つ事が出来る。
【0051】
基板挿入後、真空引きを行い、熱処理炉内に純度99.9999%以上の水素200SCCMと純度99.9999%以上のヘリウム100SCCMを流し続け、熱処理炉内の圧力を10torrに保った。従って水素分圧は6.7torrで有る。その後熱処理炉の温度を1時間掛けて600℃に上げ、続いてその状態で12時間維持した。次に熱処理炉の温度を600℃に保ったまま熱処理炉内を3分間真空引きし、更に純度99.9999%以上のヘリウムを300SCCM3分間流した後、再度3分間の真空引きを行い、その後熱処理炉に純度99.999%以上の酸素を導入して1気圧とした。この600℃、純酸素1気圧の雰囲気下で更に連続して3時間の熱処理を施した。還元性雰囲気に於ける熱処理の場合、水素分圧は0.1mtorrから10気圧程度が好ましいが、実用的には0.1torrから1気圧程度が好ましく、更には1torrから0.1気圧が最適で有る。連続して行われる酸化性雰囲気下での熱処理時に於ける酸素分圧は0.1気圧から10気圧が好ましい。圧力が高くなると安全上の問題が生じ、逆に低いと酸素に依る欠陥終端が遅くなり生産性の妨げとなる。従ってより好ましくは0.3気圧から7気圧が酸素分圧として適しており、更に好ましくは0.7気圧から3気圧で有る。熱処理温度は500℃から700℃程度の間が使用される。結晶成長をゆっくり大きくさせるとの観点からは低温の方が好ましいが、結晶化に長時間費やす。本実施例3の様に600℃にて熱処理を施す場合は10時間で結晶化はほぼ完了するが、550℃とすると熱処理時間は100時間以上となり、又700℃とすると1時間程度で済む。熱処理温度はこうした長短より決められるが、好ましくは530℃程度から670℃程度、更に好ましくは550℃から650℃程度、より好ましくは570℃程度から630℃程度で有る。
【0052】
こうして得られた多結晶半導体膜を用いて以下実施例1の本発明と全く同じ工程にて薄膜半導体装置を作成した。得られたトランジスタ特性を図1のCに示す。実施例2と同様、優良な特性を有する薄膜半導体装置が得られた。本実施例3で作成された薄膜半導体装置のソース・ドレイン領域のシート抵抗値は95%の信頼係数で(84±17)kΩ/□で有った。本実施例3でも還元性雰囲気下で結晶成長を行い、酸化皮膜の形成を完全に押さえ、結晶成長終了後酸素に依る欠陥補修を効果的に行い得た事に基づき、良質な半導体膜が得られた。尚、本実施例3での還元性雰囲気下での熱処理は減圧下で行われたが、これは常圧で有っても構わない。又還元性気体も水素に限られず、アンモニア等も可能で有る。無論酸化性気体も酸素に限られず、実施例2に述べた酸化性気体も有効で有る。
【0053】
(実施例4)
図3a〜dは本実施例4に於ける自己整合型スタガード構造のMIS型電界効果トランジスタを構成するシリコン薄膜半導体装置の製造工程を断面で示した図で有る。
【0054】
本実施例4では、下地基板301として235mm□の溶融石英ガラスを用いたが、600℃の工程最高温度に耐え得る基板又は下地物質で有るならば、その種類や大きさは無論問われない。例えば通常ガラス基板の他にシリコンウェハーなどの半導体基板及びそれらを加工したLSI、三次元LSIや、或いはシリコン・カーバイト、アルミナ、窒化アルミニウムなどのセラミックス基板なども下地基板として可能で有る。
【0055】
まずアセトン又はメチル・エチル・ケトン,メチル・イソ・ブチル・ケトンやシクロヘキサノンなどの有機溶剤中に下地基板301を浸し、超音波洗浄を行う。洗浄後窒素中又は減圧下にて乾燥を施し、更にエタノールによる超音波洗浄を行った後窒素バブリングされている純水にて水洗を施す。次に下地基板301を沸騰している濃度60%の硝酸中に5分間浸し、更に窒素バブリングされている純水中で洗浄した。基板として金属など酸に依り腐食されたり、変質して仕舞う物質を用いる場合、この硝酸に依る洗浄は必要とされない。又この強酸に依る洗浄では酸として硝酸の他に硫酸なども可能で有る。
【0056】
こうして洗浄された石英基板上に常圧気相化学堆積法(APCVD法)で下地保護膜となる二酸化硅素膜(SiO2膜)302を2000Å堆積した。この下地SiO2膜302は前述の如き種々多様な物質を基板として用いる際、後に堆積される半導体膜の膜質、及びそれを用いて構成される薄膜トランジスタの性能を安定化する為に必要で有る。と同時に、例えば基板301として通常ガラスを用いた場合、ガラス中に含まれているナトリウムなどの可動イオンが、又基板301として各種セラミック板を用いた際には基板中に添加されている焼結助材原料などがトランジスタ部に拡散混入するのを防ぐ役割をも演じている。又金属板を基板301として用いる場合は、絶縁性を確保する為に下地SiO2は必要不可欠で有る。又、三次元LSI素子では、トランジスタ間や配線間の層間絶縁膜に相当している。下地SiO2膜302堆積時の基板温度は300℃で、窒素に依り20%に希釈されたシラン600SCCMを840SCCMの酸素と共にAPCVD法で堆積した。この時のSiO2膜の堆積速度は3.9Å/secで有った。
【0057】
次に減圧CVD法でいずれ能動層となる非晶質半導体膜を堆積した。本実施例4では半導体膜としてシリコンを用いたが、シリコン・ゲルマニウムやガリウム・ヒ素等他の半導体も可能で有る。
【0058】
半導体膜堆積に用いた減圧CVD反応炉の容積は184.5lで、基板は反応炉中央付近に水平に置かれる。原料ガス及びヘリウム・窒素・アルゴン・水素等の希釈ガスは必要に応じて反応炉下部より炉内に導入され、反応炉上部から排気される。石英ガラスで作られた反応炉の外側には3ゾーンに分かれたヒーターが設置されて居り、それらを独立に調整する事で反応炉内中央部付近に所望の温度で均熱帯を形成する。この均熱帯は約350mmの高さで広がり、その範囲内での温度のずれは、例えば500℃に設定した時0.2℃以内である。従って挿入基板間の間隔を7mmとすれば1バッチで50枚の基板の処理が可能で有る。本実施例4では20mm間隔で17枚の基板を均熱帯内に設置した。
【0059】
排気はロータリーポンプとメカニカル・ブースターポンプを直結して行い、反応炉内の圧力は測定値がガスの種類に依存しない隔膜式圧力計(MKS社バラトロン・マノメーター)に依り測定した。反応炉を550℃に保って、ガス導入用のバルブを閉じて両ポンプにて真空引きを行った場合、反応炉内圧は0mtorrで有る為、背景真空度は悪くとも10−4torr程度以下で有る。
【0060】
半導体膜を堆積すべき基板は、表側を下向きとして減圧CVD炉内に挿入された。挿入時の反応炉内温度は395℃から400℃程度で有った。基板挿入時に反応炉内には上部より純度が99・9999%以上のヘリウムと水素の混合気体が30SLM導入され、これらの混合気体は反応炉下部に設けられた基板挿入口より排出されて居る。基板挿入口の直径は540mmでその断面積は2290cm2で有る。混合気体が400℃に熱せられていると、基板挿入口からの混合気体の排出速度は29.6cm/minとなる。又、本実施例4の如く235mm□の基板を水平に設置する場合、基板面積は552cm2で有るから基板が基板挿入口より反応炉内に入っていく時に基板挿入口と基板の隙間から排出される混合気体の排出速度は39.0cm/minで有る。本実施例4では20cm/minの上昇速度で基板を反応炉に挿入したが、混合気体の排出速度の方が速い為、基板挿入に伴う空気等の反応室への混入を防ぐ事が出来る。又、混合気体の密度は空気密度よりもはるかに小さく、しかも熱せられているので重い空気がこれらの軽い気体を押し退けて下から上へ入る可能性は殆ど無い。本実施例4で反応炉上部より導入した混合気体の濃度はヘリウム97%に水素3%で有った。水素の爆発下限界は4.0%なので、これ以下の濃度で有れば基板挿入口より室内に排出されても安全で有る。こうした基板挿入方法を用いる事に依り、ロードロック室を用いて1バッチ毎に真空引きを行うといった煩雑な過程を経る事無くして、反応炉内を清浄な非酸化性雰囲気下に保てられるので有る。基板挿入時に空気や水等の不純物気体が反応炉内に流れ込むと、これらは反応炉内壁の半導体層に吸着し、又は半導体元素と反応して反応炉内に残留し、半導体膜堆積の際、脱ガスとして現れ、堆積膜の膜品質を低下させる原因となる。従って本発明の基板挿入を用いたCVD方法では容易に高品質半導体膜が堆積されるので有る。
【0061】
基板挿入後、真空引き、漏洩検査を施した。漏洩検査では反応炉に通ずる全バルブを閉じて反応炉を完全に孤立させて、反応炉内圧力の変化を調べた。本実施例4では反応炉内温度が400℃で2分間の完全孤立後、反応炉内圧力は1mtorr以下で有った。漏洩検査にて異常が無い事を確認した後、反応炉内温度を挿入温度の400℃から堆積温度まで昇温する。本実施例4では510℃でチャンネル部となる半導体膜を堆積した為、昇温するのに一時間費やした。炉内温度が堆積温度の510℃に達するには35分間程度で済むが、反応炉壁からの脱ガスを充分放出する為にも、最短一時間以上、好ましくは数時間の昇温期間が望ましい。この昇温期間中、二つのポンプは運転状態に有り、少なくとも純度が99.995%以上の不活性又は還元性ガスを流し続ける。これらのガス種は水素・ヘリウム・窒素・ネオン・アルゴン・キセノン・クリプトン等の純ガスの他、これらのガスの混合ガスも可能で有る。本実施例4では純度99.9999%以上のヘリウムを350SCCM流し続け、反応炉内圧力は81±1.2mtorrで有った。
【0062】
堆積温度到達後、原料ガスで有る所定量のシラン又はシランと希釈ガスの混合ガスを反応炉内に導入し、非晶質半導体膜を堆積する。希釈ガスとしては、先の昇温期間に流したガスと同種の組み合わせが可能で有るが、望ましくは各ガスの純度はそれぞれが99.999%以上が良い。本実施例4では希釈ガスを用いず、純度99.999%以上のシランを200SCCM流して非晶質半導体膜を堆積した。堆積時に於ける反応炉内の圧力は反応炉とメカニカル・ブースターポンプの間に設置されたコンダクタンスバルヴの開閉度を調整して、1.0torrに保った。本実施例4では非晶質半導体膜は20Å/minの堆積速度で250Åの膜厚に堆積した。
【0063】
本実施例4では非晶質半導体膜の堆積をLPCVD法で行い、原料ガスもモノシランを用いたが、これ以外にもプラズマCVD法や光CVD法、APCVD等の各種CVD法やスパッター法、蒸着法等各種PVD法等で堆積する事も可能で有る。又原料ガスもモノシランに限らず、ジシランやトリシランなどの高次シランやジクロールシラン或いはゲルマンなども可能で有る。又、無論上記種々のCVD法と上記種々の原料の組み合わせに依って非晶質半導体膜を堆積する事も可能で有る。
【0064】
こうして得られた非晶質半導体膜は、レジストでパターニングされた後、四弗化炭素(CF4)と酸素(O2)の混合プラズマに依りエッチングされ、いずれ能動層となる非晶質半導体膜303を形成した(図3a)。本実施例4で形成した非晶質半導体膜はCF4とO2の比が50SCCM対100SCCMで有る15Paの真空プラズマ放電で、その出力が700Wの時のエッチングでは2.2Å/secのエッチング速度を有していた。
【0065】
次にこの基板を沸騰している濃度60%の硝酸にて洗浄しAPCVD法にてゲート絶縁膜となるSiO2膜304を1500Å堆積した。APCVD法にてゲート絶縁膜を堆積する時の基板温度は300℃で窒素に依り20%に希釈されたシラン300SCCMと300SCCMの酸素を流してSiO2膜を堆積した。本実施例4ではAPCVD法を用いたが、これ以外にもプラズマCVD法、光CVD法、LPCVD法等の各種CVD法やスパッタ法等のPVD法も有効で有る。又、原材料もシランに限らずTEOS{Si−(CH3−CH2−O−)4}等の有機シリコン化合物も利用し得る。無論ECR−PECVD法を用いても良い。
【0066】
次にこうして得られた基板を97℃の硫酸にて洗浄し、その後基板は直ちに酸化性雰囲気下に設置され、熱処理を施された。
【0067】
熱処理炉は縦型炉で通常400℃に保たれて居り、純度99.999%以上の酸素を30SLM流し続けて熱処理炉内部を酸化性雰囲気としている。従って熱処理炉内の酸素分圧はおよそ1気圧となる。熱処理炉の容積は184.5lで有る。基板は縦型炉下部より熱処理炉内に挿入されるが、酸素は熱処理炉上部より炉内に導入され下部の挿入口より流出している。室温と温度平衡に達している基板は酸化性雰囲気で400℃の炉に挿入された。基板挿入後熱処理炉の温度を一時間かけて600℃まで上げ、その後600℃にて15時間維持した。この熱処理に依り非晶質半導体膜は結晶化して多結晶半導体膜へと固体状態を変える。非晶質膜を構成していた半導体元素が多結晶状態へと移動すると原子密度の減少及び空間移動に関する自由度の低さに起因して、出来上がった多結晶粒内部には必然的におびただしき数の欠陥や不対電子が発生する。ところが本発明が示す所に依ると、この様な欠陥及び不対電子は酸素と結合して終端されるので有る。一般に600℃程度の温度に於ける酸素のSiO2の拡散は非常に遅い。特にシリコンを酸化して得られるSiO2は稠密で有る為膜厚が数十Åも有るとSiとSiO2の界面(以後これをMOS界面と呼ぶ)への酸素供給量はかなり限定される。従ってもし稠密なSiO2膜がSi上に1500Åの厚みで形成されていれば、600℃、1気圧、十数時間の熱処理ではMOS界面に酸素は殆ど供給されない。ところが本実施例4に於いてはゲート絶縁膜となるSiO2膜がCVD法により堆積された空疎な膜で有る為、Si表面に形成された数十Å未満の稠密な自然酸化膜までは酸素は自由に供給されるので有る。稠密で酸素拡散係数の小さいSiO2の膜厚が数十Å程度未満で有る事に依り、600℃で一気圧程度で有ってもMOS界面に酸素が供給され、結晶成長に伴って発生した欠陥や不対電子は効果的に終端されるので有る。更にCVD法等で堆積されたSiO2膜には未反応Si原子やSi−H基、Si−OH基、及び不対電子等が沢山残っている。これらの未反応物はSiO2中の電荷となってトランジスタのしきい値電圧(Vth)を大きくしたり、界面電荷(Qss)を増大させ、良好な特性を生じさせぬ原因となる。又、これらの未反応物は化学的に不安定で有るので、薄膜半導体装置を作成した際、半導体装置の経時安定性を損なう事となる。即ち、稠密で安定的な熱酸化膜に比べて、CVDSiO2膜は劣っているので有る。ところが本実施例4では半導体膜の結晶化促進と同時に、酸素熱処理によるゲート酸化膜の反応促進と稠密化がなされ、酸化膜質を大きく向上させるので有る。この熱処理により酸化膜中に存在していたSi−H、Si−OH、Si−e−等はSi−O−Siと反応が進められ、同時に稠密ともなるので有る。実際1.67%弗化水素酸水溶液によるSiO2のエッチング速度を調べると、熱酸化膜が1.0Å/secでAPCVDのSiO2膜が22Å/secで有ったのに対し、APCVD膜を酸素熱処理した本発明のエッチング速度は4.3Å/secと大幅に改善されていた。又、従来はCVDSiO2膜やそれらの膜を不活性雰囲気下で熱処理したSiO2膜に弗化水素酸系の水溶液を用いてコンタクト・ホール開孔等の部分エッチングを施すと図5に示す様なSi−SiO2界面に逆テーパーが生ずる事が頻々と生じていた。これはSiとSiO2の密着性が悪い為、エッチング液がSiとSiO2の界面に急速に侵入する事に基づく。これに対して酸素熱処理を施した本発明のSiO2膜は反応が促進され、密着性が改善されたが故、逆テーパーは生じず、図6に示す様な順テーパーとなる。コンタクト・ホールを開孔した時に逆テーパーが生ずると断線となり、電気的導通が取れないから、薄膜半導体装置を安定的に沢山製造するには順テーパーは必要不可欠で有る。
【0068】
本実施例4では酸化性雰囲気の酸素分圧は1気圧で有った。酸化性雰囲気を酸素に依り作り出す場合、酸素分圧は0.05気圧から50気圧程度が好ましい。より好ましくは0.1気圧から5気圧、更に好ましくは0.5気圧から3気圧程度で有る。最適分圧は半導体膜材質と熱処理温度に依って決定される。又、笑気ガス(N2O)や水(H2O)を用いる場合はこれらのガス分圧は0.01気圧から10気圧程度が好ましく、より好ましくは0.02気圧から1気圧、更に好ましくは0.1気圧から0.6気圧程度で有る。又、熱処理温度は500℃から700℃程度の間が使用される。結晶成長をゆっくり大きくさせるとの観点からは低温の方が好ましいが、結晶化に長時間費やす。本実施例4の様に600℃にて熱処理を施す場合は10時間で結晶化はほぼ完了するが、550℃とすると熱処理時間は100時間以上となり、又700℃とすると1時間程度で済む。熱処理温度はこうした長短より決められるが、好ましくは530℃程度から670℃程度、更に好ましくは550℃から650℃程度、より好ましくは570℃程度から630℃程度で有る。
【0069】
次にタンタルをスパッター法で堆積し、パターニングに依り、ゲート電極306を形成した。本実施例4ではゲート電極材料としてタンタルを用いたが、無論これ以外の導電性物質も可能で有るし、又その形成方法もスパッター法に限らず蒸着法やCVD法なども可能で有る。ゲート電極作成後、ゲート電極をマスクとしてドナー又はアクセプターとなる元素をイオン注入307し、ソース・ドレイン領域308及びチャンネル領域309を作成した(図3C)。本実施例4ではNMOSトランジスタ作成を目指し、水素希釈された5%フォスフィンを質量非分離型イオン注入装置にて打ち込んだ。加速電圧は110kvで水素原子を含む総イオン打ち込み量は1.0×1016cm−2で有った。続いてAPCVD法で層間絶縁膜310となるSiO2膜を5000Å堆積した。この堆積は本実施例4で下地SiO2膜302を堆積した条件と全く同一で唯一堆積時間のみを変えて行った。層間絶縁膜形成後、注入イオンの活性化と層間絶縁膜の焼き締めを兼ねて、窒素中で300℃1時間の熱処理を施した。熱処理後のソース・ドレイン領域のシート抵抗値は95%の信頼係数で(80±18)kΩ/□で有った。本実施例4ではイオン注入を質量非分離型イオン注入装置で行い、300℃の低温熱処理に依り注入イオンの活性化を行ったが、これに限らず例えば通常の質量分離型イオン注入装置にてイオン注入し、レーザー照射に依り活性化しても良い。その後
コンタクトホールを開け、ソース・ドレイン取り出し電極311をスパッター法などで形成し、トランジスタが完成する(図3d)。本実施例4ではソース・ドレイン取り出し電極材料としてアルミニウムを用いスパッター法で8000Åの膜厚に堆積して、ソース・ドレイン取り出し電極を形成した。この時堆積アルミニウム膜のシート抵抗は42.5±2.0mΩ/□で有った。
【0070】
この様にして試作した薄膜トランジスタ(TFT)の特性を温度25℃で測定した。トランジスタサイズはチャンネル部の長さL=10μm、幅W=10μmで有った。SPC膜中の欠陥や不対電子が終端され、更にゲート酸化膜質が改善された事実を反映して良好なトランジスタ特性が得られた。実施例1に述べた発明(図1のA)及び比較例(図1のD)と、実施例2(図1−B)、実施例3(図1−C)のトランジスタ特性と共に本実施例4の結果を表1にまとめる。
【0071】
【表1】
【0072】
従来技術の比較例と比べる迄もなく、高いオン電流と低いオフ電流が実現されているのが分かる。本発明が従来技術に比してソース・ドレイン領域のシート抵抗を下げる原因も、優良な薄膜半導体装置を製造し得る理由も、本発明に依り半導体膜中の欠陥が補修されたり、不対電子が酸素で終端された為、電子等のキャリアの欠陥及び不対電子等との非弾性散乱が減った事や、結晶粒界及び結晶粒内での捕獲準位数が減ったが故で有る。加えてゲート絶縁膜の品質が上がった為、オン電流が大きくなり同時に最小電流となるゲート電圧(Vgs min)も0Vに近づき、急峻なスイッチング特性が実現したので有る。同時に経時安定性も増し、SiO2膜に開孔されたコンタクト・ホールの逆テーパーも解決されたので有る。
【0073】
この様に本発明に依り良質な半導体膜が得られ、これらにドナー又はアクセプターとなる不純物を添加すると低抵抗の電気伝導膜が得られ、又これらを能動層半導体膜として用いると優良な薄膜半導体装置が得られるので有る。
【0074】
(実施例5)
図4a〜dは本実施例5に於ける自己整合型スタガード構造のMIS型電界効果トランジスタを構成するシリコン薄膜半導体装置の製造工程を断面で示した図で有る。
【0075】
本実施例5では、下地基板401として235mm□の溶融石英ガラスを用いたが、600℃の工程最高温度に耐え得る基板又は下地物質で有るならば、その種類や大きさは無論問われない。例えば通常ガラス基板の他にシリコンウェハーなどの半導体基板及びそれらを加工したLSI、三次元LSIや、或いはシリコン・カーバイト、アルミナ、窒化アルミニウムなどのセラミックス基板なども下地基板として可能で有る。
【0076】
まずアセトン又はメチル・エチル・ケトン,メチル・イソ・ブチル・ケトンやシクロヘキサノンなどの有機溶剤中に下地基板401を浸し、超音波洗浄を行う。洗浄後窒素中又は減圧下にて乾燥を施し、更にエタノールによる超音波洗浄を行った後窒素バブリングされている純水にて水洗を施す。次に下地基板401を沸騰している濃度60%の硝酸中に5分間浸し、更に窒素バブリングされている純水中で洗浄した。基板として金属など酸に依り腐食されたり、変質して仕舞う物質を用いる場合、この硝酸に依る洗浄は必要とされない。又この強酸に依る洗浄では酸として硝酸の他に硫酸なども可能で有る。
【0077】
こうして洗浄された石英基板上に常圧気相化学堆積法(APCVD法)で下地保護膜となる二酸化硅素膜(SiO2膜)402を2000Å堆積した。この下地SiO2膜402は前述の如き種々多様な物質を基板として用いる際、後に堆積される半導体膜の膜質、及びそれを用いて構成される薄膜トランジスタの性能を安定化する為に必要で有る。と同時に、例えば基板401として通常ガラスを用いた場合、ガラス中に含まれているナトリウムなどの可動イオンが、又基板401として各種セラミック板を用いた際には基板中に添加されている焼結助材原料などがトランジスタ部に拡散混入するのを防ぐ役割をも演じている。又金属板を基板401として用いる場合は、絶縁性を確保する為に下地SiO2は必要不可欠で有る。又、三次元LSI素子では、トランジスタ間や配線間の層間絶縁膜に相当している。下地SiO2膜402堆積時の基板温度は300℃で、窒素に依り20%に希釈されたシラン600SCCMを840SCCMの酸素と共にAPCVD法で堆積した。この時のSiO2膜の堆積速度は3.9Å/secで有った。
【0078】
次に減圧CVD法でいずれ能動層となる非晶質半導体膜を堆積した。本実施例5では半導体膜としてシリコンを用いたが、シリコン・ゲルマニウムやガリウム・ヒ素等他の半導体も可能で有る。
【0079】
半導体膜堆積に用いた減圧CVD反応炉の容積は184.5lで、基板は反応炉中央付近に水平に置かれる。原料ガス及びヘリウム・窒素・アルゴン・水素等の希釈ガスは必要に応じて反応炉下部より炉内に導入され、反応炉上部から排気される。石英ガラスで作られた反応炉の外側には3ゾーンに分かれたヒーターが設置されて居り、それらを独立に調整する事で反応炉内中央部付近に所望の温度で均熱帯を形成する。この均熱帯は約350mmの高さで広がり、その範囲内での温度のずれは、例えば500℃に設定した時0.2℃以内である。従って挿入基板間の間隔を5mmとすれば1バッチで70枚の基板の処理が可能で有る。本実施例5では20mm間隔で17枚の基板を均熱帯内に設置した。
【0080】
排気はロータリーポンプとメカニカル・ブースターポンプを直結して行い、反応炉内の圧力は測定値がガスの種類に依存しない隔膜式圧力計(MKS社バラトロン・マノメーター)に依り測定した。反応炉を550℃に保って、ガス導入用のバルブを閉じて両ポンプにて真空引きを行った場合、反応炉内圧は0mtorrで有る為、背景真空度は悪くとも10−4torr程度以下で有る。
【0081】
半導体膜を堆積すべき基板は、表側を下向きとして減圧CVD炉内に挿入された。挿入時の反応炉内温度は395℃から400℃程度で有った。基板挿入時に反応炉内には上部より純度が99・9999%以上の窒素と水素の混合気体が30SLM導入され、これらの混合気体は反応炉下部に設けられた基板挿入口より排出されて居る。基板挿入口の直径は540mmでその断面積は2290cm2で有る。混合気体が400℃に熱せられていると、基板挿入口からの混合気体の排出速度は29.6cm/minとなる。又、本実施例5の如く235mm□の基板を水平に設置する場合、基板面積は552cm2で有るから基板が基板挿入口より反応炉内に入っていく時に基板挿入口と基板の隙間から排出される混合気体の排出速度は39.0cm/minで有る。本実施例5では5cm/minの上昇速度で基板を反応炉に挿入したが、混合気体の排出速度の方が速い為、基板挿入に伴う空気等の反応室への混入を防ぐ事が出来る。又、混合気体の密度は空気密度よりも小さく、しかも熱せられているので重い空気がこれらの軽い気体を押し退けて下から上へ入る可能性は殆ど無い。本実施例5で反応炉上部より導入した混合気体の濃度は窒素97%に水素3%で有った。水素の爆発下限界は4.0%なので、これ以下の濃度で有れば基板挿入口より室内に排出されても安全で有る。こうした基板挿入方法を用いる事に依り、ロードロック室を用いて1バッチ毎に真空引きを行うといった煩雑な過程を経る事無くして、反応炉内を清浄な非酸化性雰囲気下に保てられるので有る。基板挿入時に空気や水等の不純物気体が反応炉内に流れ込むと、これらは反応炉内壁の半導体層に吸着し、又は半導体元素と反応して反応炉内に残留し、半導体膜堆積の際、脱ガスとして現れ、堆積膜の膜品質を低下させる原因となる。従って本発明の基板挿入を用いたCVD方法では容易に高品質半導体膜が堆積されるので有る。
【0082】
基板挿入後、真空引き、漏洩検査を施した。漏洩検査では反応炉に通ずる全バルブを閉じて反応炉を完全に孤立させて、反応炉内圧力の変化を調べた。本実施例5では反応炉内温度が400℃で2分間の完全孤立後、反応炉内圧力は1mtorr以下で有った。漏洩検査にて異常が無い事を確認した後、反応炉内温度を挿入温度の400℃から堆積温度まで昇温する。本実施例5では495℃でチャンネル部となる半導体膜を堆積した為、昇温するのに一時間費やした。炉内温度が堆積温度の495℃に達するには35分間程度で済むが、反応炉壁からの脱ガスを充分放出する為にも、最短一時間以上、好ましくは数時間の昇温期間が望ましい。この昇温期間中、二つのポンプは運転状態に有り、少なくとも純度が99.995%以上の不活性又は還元性ガスを流し続ける。これらのガス種は水素・ヘリウム・窒素・ネオン・アルゴン・キセノン・クリプトン等の純ガスの他、これらのガスの混合ガスも可能で有る。本実施例5では純度99.9999%以上のヘリウムを350SCCM流し続け、反応炉内圧力は81±1.2mtorrで有った。
【0083】
堆積温度到達後、原料ガスで有る所定量のシラン又はシランと希釈ガスの混合ガスを反応炉内に導入し、非晶質半導体膜を堆積する。希釈ガスとしては、先の昇温期間に流したガスと同種の組み合わせが可能で有るが、望ましくは各ガスの純度はそれぞれが99.999%以上が良い。本実施例5では希釈ガスを用いず、純度99.999%以上のシランを200SCCM流して非晶質半導体膜を堆積した。堆積時に於ける、反応炉内の圧力は反応炉とメカニカル・ブースターポンプの間に設置されたコンダクタンスバルヴの開閉度を調整して、1.3torrに保った。本実施例5では非晶質半導体膜は16Å/minの堆積速度で350Åの膜厚に堆積した。
【0084】
本実施例5では非晶質半導体膜の堆積をLPCVD法で行い、原料ガスもモノシランを用いたが、これ以外にもプラズマCVD法や光CVD法、APCVD等の各種CVD法やスパッター法、蒸着法等各種PVD法等で堆積する事も可能で有る。又原料ガスもモノシランに限らず、ジシランやトリシランなどの高次シランやジクロールシラン或いはゲルマンなども可能で有る。又、無論上記種々のCVD法と上記種々の原料の組み合わせに依って非晶質半導体膜を堆積する事も可能で有る。
【0085】
こうして得られた非晶質半導体膜は、レジストでパターニングされた後、四弗化炭素(CF4)と酸素(O2)の混合プラズマに依りエッチングされ、いずれ能動層となる非晶質半導体膜403を形成した(図4a)。本実施例5で形成した非晶質半導体膜はCF4とO2の比が50SCCM対100SCCMで有る15Paの真空プラズマ放電で、その出力が700Wの時のエッチングでは2.2Å/secのエッチング速度を有していた。
【0086】
次にこの基板を沸騰している濃度60%の硝酸にて洗浄しECR−PECVD法にてゲート絶縁膜となる酸化膜404と窒化膜405及び酸化膜406を総計で1500Å堆積した。本実施例5では酸化膜404としてはSiO2膜を300Å堆積し、窒化膜405として窒化珪素膜(SiNX)を1000Å連続堆積し、更に酸化膜406としてSiO2膜を200Å堆積した。ECR−PECVD法にてゲート絶縁膜を堆積する時の基板温度は100℃で三層の絶縁膜を連続堆積した。本実施例5ではECR−PECVD法に依り原料ガスとしてモノシラン(SiH4)及び酸素(O2)、窒素(N2)を用いたが、これ以外にも通常のPECVD法や光CVD法等の各種CVD法やスパッタ法等のPVD法も有効で有る。又、原材料もモノシランに限らずジシランやトリシランなどの高次シランやジクロールシラン等の塩化シランやフッ化シラン等のハロゲン化物及びTEOS{Si−(CH3−CH2−O−)4}等の有機シリコン化合物も利用し得る。又、酸化剤や窒化剤としても笑気ガス、水、二酸化炭素、NOXなどの窒素酸化物やアンモニアなどが利用出来る。三層の絶縁膜堆積後酸素イオン(16O+)を65keVの加速電圧で下側の酸化膜404中に打ち込んだ(407)。この加速電圧に於ける酸素イオンの飛程は1250Åで飛程偏差は360Å程度で有る。従って注入イオンの大半は下側の酸化膜404中に存在している。打ち込みイオン量は1×1014cm−2で有った。次にこうして得られた基板を洗浄し、熱処理を施した。この熱処理により非晶質半導体膜403は結晶化半導体膜408へと固相状態を変える。(図4−b)。本実施例5では酸化性雰囲気下で熱処理を施した。これは上側の酸化膜406を実施例4で詳述した様に改善する為で有るが、上側酸化膜406の品質はMOS界面を形成する下側酸化膜404ほど重要ではないので、この熱処理雰囲気は特に酸化性に限られる事無く、製造上の都合に応じて自由に設定し得る。
【0087】
熱処理炉は縦型炉で通常400℃に保たれて居り、純度99.999%以上の酸素を30SLM流し続けて熱処理炉内部を酸化性雰囲気としている。従って熱処理炉内の酸素分圧はおよそ1気圧となる。熱処理炉の容積は184.5lで有る。基板は縦型炉下部より熱処理炉内に挿入されるが、酸素は熱処理炉上部より炉内に導入され下部の挿入口より流出している。室温と温度平衡に達している基板は酸化性雰囲気で400℃の炉に挿入された。基板挿入後熱処理炉の温度を一時間かけて600℃まで上げ、その後600℃にて15時間維持した。この熱処理に依り非晶質半導体膜は結晶化して多結晶半導体膜へと固体状態を変える。同時に下側酸化膜404に注入された酸素イオンは下側酸化膜の未反応物の酸化を促進し、下側酸化膜404の膜質及びMOS界面を改善する。更に非晶質膜を構成していた半導体元素が多結晶状態へと移動すると原子密度の減少及び空間移動に関する自由度の低さに起因して、出来上がった多結晶粒内部には必然的におびただしき数の欠陥や不対電子が発生するが、化学的に活性な注入酸素イオンがMOS界面及び結晶化半導体膜中に拡散して、この様な欠陥及び不対電子と結合し、終端させるので有る。MOS界面近傍の半導体膜中に存在する欠陥や不対電子の濃度は1×1017cm−3から1×1019cm−3程度で有る。本実施例5では打ち込み量が1×1014cm−2で飛程偏差が360Å程度で有るから、注入イオン濃度は1.4×1019cm−3程度となりSiO2中の未反応物の反応を促進したり、結晶化半導体膜中の欠陥補正するには十分で有る。酸素イオンは注入量が少なすぎると欠陥修復を十分に行えず、反対に多すぎると余分な酸化膜を形成したり、酸素原子が半導体膜内部にまで取り込まれて半導体膜品質を劣化させてしまう。従って最適注入量は注入後の濃度が1×1017cm−3から1×1020cm−3、好ましくは1×1018cm−3から5×1019cm−3、更に好ましくは5×1018cm−3から2×1019cm−3となるもので有る。通常窒化膜405中の酸素拡散は非常に遅いので注入酸素原子は酸化膜中から半導体膜方向へのみ拡散するので効果的に酸素を供給し得る。又、供給源が酸化膜中に有って半導体膜中にないので、酸素が不必要に半導体膜中に取り込まれる事がない。酸素イオンが酸化膜中から拡散に依ってMOS界面や半導体膜に達するにはある程度の時間が必要で、この間に半導体原子の再配例、即ち結晶化が生ずるので、結晶化を妨げる事無く欠陥補修がなされるので有る。熱処理温度は500℃から700℃程度の間が使用される。結晶成長をゆっくり大きくさせるとの観点からは低温の方が好ましいが、結晶化に長時間費やす。本実施例5の様に600℃にて熱処理を施す場合は10時間で結晶化はほぼ完了するが、550℃とすると熱処理時間は100時間以上となり、又700℃とすると1時間程度で済む。熱処理温度はこうした長短より決められるが、好ましくは530℃程度から670℃程度、更に好ましくは550℃から650℃程度、より好ましくは570℃程度から630℃程度で有る。
【0088】
次にタンタルをスパッター法で堆積し、パターニングに依り、ゲート電極409を形成した。本実施例5ではゲート電極材料としてタンタルを用いたが、無論これ以外の導電性物質も可能で有るし、又その形成方法もスパッター法に限らず蒸着法やCVD法なども可能で有る。ゲート電極作成後、ゲート電極をマスクとしてドナー又はアクセプターとなる元素をイオン注入410し、ソース・ドレイン領域411及びチャンネル領域412を作成した(図4C)。本実施例5ではNMOSトランジスタ作成を目指し、水素希釈された5%フォスフィンを質量非分離型イオン注入装置にて打ち込んだ。加速電圧は110kvで水素原子を含む総イオン打ち込み量は1.0×1016cm−2で有った。続いてAPCVD法で層間絶縁膜413となるSiO2膜を5000Å堆積した。この堆積は本実施例5で下地SiO2膜402を堆積した条件と全く同一で唯一堆積時間のみを変えて行った。層間絶縁膜形成後、注入イオンの活性化と層間絶縁膜の焼き締めを兼ねて、窒素中で300℃1時間の熱処理を施した。熱処理後のソース・ドレイン領域のシート抵抗値は95%の信頼係数で(56±12)kΩ/□で有った。本実施例5ではイオン注入を質量非分離型イオン注入装置で行い、300℃の低温熱処理に依り注入イオンの活性化を行ったが、これに限らず例えば通常の質量分離型イオン注入装置にてイオン注入し、レーザー照射に依り活性化しても良い。その後コンタクトホールを開け、ソース・ドレイン取り出し電極414をスパッター法などで形成し、トランジスタが完成する(図4d)。本実施例5ではソース・ドレイン取り出し電極材料としてアルミニウムを用いスパッター法で8000Åの膜厚に堆積して、ソース・ドレイン取り出し電極を形成した。この時堆積アルミニウム膜のシート抵抗は42.5±2.0mΩ/□で有った。
【0089】
この様にして試作した薄膜トランジスタ(TFT)の特性を温度25℃で測定した。トランジスタサイズはチャンネル部の長さL=10μm、幅W=10μmで有った。SPC膜中の欠陥や不対電子が酸素イオンで終端された事、下側ゲート酸化膜404の膜品質が酸素イオン注入とその後の熱処理で改善された事、上側ゲート酸化膜406が酸化性雰囲気下の熱処理で改善された事、及びゲート絶縁膜の中間層に誘電率の大きな窒化珪素膜を用いた事により、トランジスタ特性は大幅に向上した。実際オン電流(Vds=4V、Vgs=15V)は4.3×10−5Aと従来の比較例の3倍程度にも増大し、Idsの最小値もゲート電圧が0Vの時となり、その値(IOFF:Vds=4V、Vgs=0V)も8.9×10−14と良好な値を示した。この結果ゲート電圧15Vの変調に対するオン・オフ比は8.7桁にも達する優れたスイッチング特性を有する薄膜半導体装置が実現された。
【0090】
尚、本実施例5では下側ゲート酸化膜をCVD法で堆積して形成したが、酸素イオン注入法及びその後の熱処理で形成する事もできる。この場合、まず非晶質半導体膜403を600Å程度堆積し、パターニングを行う。次いで窒化珪素膜405を1000Å程度と連続して上側酸化珪素膜406を200Å程度堆積した後、非晶質半導体膜と窒化珪素膜の界面に酸素イオンを打ち込む。打ち込み量は下側酸化膜404が300Å程度形成される量で界面よりも窒化膜側に飛程中心が来る様にする。例えば酸素イオンを55keVの加速電圧で打ち込むと、その飛程と飛程偏差はそれぞれ1075Åと325Å程度で有る。従って飛程中心は界面から125Å程窒化膜側に出来、酸素イオンは非晶質半導体膜表面200Å程度内に分布する。打ち込み量を6.5×1017cm−2とし、その後熱処理する事で半導体膜表面には300Å程度の下側酸化膜404が形成され、結晶化半導体膜408の膜厚は400Å程度となる。この熱処理も600℃程度で十数時間程度との前述の熱処理と同じで構わない。以下本実施例5と同じ工程で薄膜半導体装置を作成する。本実施例5では下側酸化膜404と窒化膜405、上側酸化膜406を連続成膜したが、これらの膜を別装置で形成しても良い。その場合、この方法を用いると下側酸化膜404の堆積を行わなくて良い分だけ工程は簡略化されるので有る。
【0091】
この様に本発明に依り良質な半導体膜とMOS界面及びゲート絶縁膜が得られ、これらにドナー又はアクセプターとなる不純物を添加すると低抵抗の電気伝導膜が得られ、又これらを能動層半導体膜として用いると優良な薄膜半導体装置が得られるので有る。
【0092】
【発明の効果】
以上述べて来た様に、本発明に依れば、良質な半導体膜をECR−PECVD装置等の高価で面倒な装置を用いる事無く、通常の簡単な装置でしかも水素化処理を施す事無く簡単に得る事が可能になった。これに依り、優良なトランジスタ特性を有する薄膜半導体装置を大面積に均一に簡便な手法にて形成する事が可能となり、LSIの多層化や薄膜トランジスタを用いたアクティブマトリックス液晶ディスプレイの高性能化や低価格化を実現すると言う多大な効果を有する。
【0093】
又、本発明に依り、ロードロック室を用いなくとも熱処理炉内やCVD装置を清浄に保つ事が可能となり、良質な膜作成等を極めて簡単に行える様になった。これに依りやはりLSIや液晶ディスプレイ等の高性能化や低価額化を実現すると言う多大な効果を有する。
【0094】
更に本発明により良質な半導体膜とMOS界面及びゲート絶縁膜が形成され、きわめて優良なトランジスタ特性を有する薄膜半導体装置を大面積に形成する事が可能となり、液晶ディスプレイ等の高性能化や低価額化を実現するという多大な効果を有する。
【図面の簡単な説明】
【図1】本発明の効果を示す図。
【図2】本発明の一実施例を示すシリコン薄膜半導体装置製造の各工程に於ける素子断面図。
【図3】本発明の一実施例を示すシリコン薄膜半導体装置製造の各工程に於ける素子断面図。
【図4】本発明の一実施例を示すシリコン薄膜半導体装置製造の各工程に於ける素子断面図。
【図5】エッチングの逆テーパーを説明する図。
【図6】エッチングの順テーパーを説明する図。
【符号の説明】
201…下地基板
202…下地保護膜
203…半導体膜
204…ゲート絶縁膜
205…ゲート電極
206…イオン注入
207…ソース・ドレイン領域
208…チャンネル領域
209…層間絶縁膜
210…ソース・ドレイン取り出し電極
301…下地基板
302…下地保護膜
303…非晶質半導体膜
304…ゲート絶縁膜
305…結晶化半導体膜
306…ゲート電極
307…イオン注入
308…ソース・ドレイン領域
309…チャンネル領域
310…層間絶縁膜
311…ソース・ドレイン取り出し電極
401…下地基板
402…下地保護膜
403…非晶質半導体膜
404…酸化膜
405…窒化膜
406…酸化膜
407…酸素イオン注入
408…結晶化半導体膜
409…ゲート電極
410…イオン注入
411…ソース・ドレイン領域
412…チャンネル領域
413…層間絶縁膜
414…ソース・ドレイン取り出し電極
Claims (9)
- 少なくとも表面が絶縁性物質で有る基板上に結晶性半導体膜を形成する半導体膜形成方法であって、
前記基板上に非晶質半導体膜を形成する第一の工程と、
前記非晶質半導体膜が形成された基板を弱酸化性雰囲気下において熱処理することにより前記非晶質半導体膜を結晶化して前記結晶性半導体膜とする第二の工程と、
を含む事を特徴とする半導体膜形成方法。 - 請求項1に記載の半導体膜形成方法において、
前記弱酸化性雰囲気は酸素に依り作り出され、前記弱酸化性雰囲気における酸素分圧は5 mtorrから50 torrの範囲である事を特徴とする半導体膜形成方法。 - 請求項1に記載の半導体膜形成方法において、
前記第二の工程において笑気ガス、水、または二酸化炭素を用い、前記弱酸化性雰囲気における酸素分圧は1 mtorrから10 torrの範囲である事を特徴とする半導体膜形成方法。 - 請求項1乃至3のいずれかに記載の半導体膜形成方法において、
前記結晶性半導体膜を構成する元素にシリコンを含む事を特徴とする半導体膜形成方法。 - 請求項1乃至4のいずれかに記載の半導体膜形成方法を用いて製造された事を特徴とする半導体装置。
- 絶縁性物質上に非晶質半導体膜を形成する第一の工程と、
前記非晶質半導体膜が形成された基板を弱酸化性雰囲気下において熱処理することにより、前記非晶質半導体膜を結晶化して結晶性半導体膜を形成する第二の工程と、
を含む事を特徴とする半導体装置の製造方法。 - 請求項6に記載の半導体装置の製造方法において、
前記弱酸化性雰囲気は酸素に依り作り出され、前記弱酸化性雰囲気における酸素分圧は5 mtorrから50 torrの範囲である事を特徴とする半導体膜形成方法。 - 請求項6に記載の半導体装置の製造方法において、
前記第二の工程において笑気ガス、水、または二酸化炭素を用い、前記弱酸化性雰囲気における酸素分圧は1 mtorrから10 torrの範囲である事を特徴とする半導体膜形成方法。 - 請求項6乃至8のいずれかに記載の半導体装置の製造方法において、
前記結晶性半導体膜を構成する元素にシリコンを含む事を特徴とする半導体装置の製造方法。
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-
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