KR970010652B1 - 박막형 반도체 장치 및 그 제작방법 - Google Patents

박막형 반도체 장치 및 그 제작방법 Download PDF

Info

Publication number
KR970010652B1
KR970010652B1 KR1019930012642A KR930012642A KR970010652B1 KR 970010652 B1 KR970010652 B1 KR 970010652B1 KR 1019930012642 A KR1019930012642 A KR 1019930012642A KR 930012642 A KR930012642 A KR 930012642A KR 970010652 B1 KR970010652 B1 KR 970010652B1
Authority
KR
South Korea
Prior art keywords
film
silicon
thin film
semiconductor device
substrate
Prior art date
Application number
KR1019930012642A
Other languages
English (en)
Other versions
KR940006285A (ko
Inventor
순페이 야마자끼
장홍용
야스히코 다케무라
Original Assignee
가부시키가이샤 한도오따이 에네루기 겐큐쇼
순페이 야마자끼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 겐큐쇼, 순페이 야마자끼 filed Critical 가부시키가이샤 한도오따이 에네루기 겐큐쇼
Publication of KR940006285A publication Critical patent/KR940006285A/ko
Application granted granted Critical
Publication of KR970010652B1 publication Critical patent/KR970010652B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78636—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with supplementary region or layer for improving the flatness of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

내용없음

Description

박막형 반도체 장치 및 그 제작방법
제1도는 본 발명에 의한 TFT의 제작방법.
제2도는 본 발명에 의한 TFT의 제작방법.
제3도는 본 발명에 의한 TFT의 제작방법.
제4도는 실시예에 있어서의 LCD의 동작원리.
제5도는 실시예에 있어서의 LCD의 구조.
제6도는 실시예에 있어서의 TFT의 특성.
제7도는 본 발명에 의한 TFT의 제작방법.
제8도는 본 발명에 의한 TFT의 제작방법.
제9도는 본 발명에 의한 TFT의 제작방법.
제10도는 본 발명에 의한 TFT의 제작방법.
제11도는 본 발명에 의한 액티브 매트릭스와 주변회로.
제12도는 본 발명에 의한 TFT의 제작방법.
제13도는 본 발명에 의한 TFT의 제작방법.
제14도는 본 발명에 의한 TFT의 제작방법.
제15도는 본 발명에 의한 TFT의 제작방법.
제16도는 본 발명에 의한 TFT의 제작방법.
제17도는 본 발명에 의한 TFT의 제작방법.
본 발명은 450℃ 이하의 저온에서 절연기판상에 절연게이트형 반도체장치 및 그들이 다수 형성된 집적회로를 제조효율 좋게 형성하는 방법, 및 그와 같은 방법에 의해 형성된 반도체장치 및 신뢰성이 높은 반도체장치에 관한 것이다. 본 발명에 의한 반도체장치는 액정 디스플레이등의 액티브 매트릭스나 이미지센서등의 구동회로 또는 SOI 집적회로나 종래의 반도체 집적회로(마이크로 프로세서나 마이크로 콘트롤러 마이크로 컴퓨터 또는 반도체 메모리 등)에 있어서의 박막 트랜지스터로서 사용되는 것이다.
최근, 절연기판상에 절연게이트형 반도체장치(MOSFET)를 형성하는 연구가 널리 이루어지고 있다. 이와 같은 절연기판상에 반도체 집적회로를 형성하는 것은 회로의 고속 구동상에 유리한 것이다. 왜냐하면, 종래의 반도체 집적회로의 속도는 주로 배선과 기판과의 용량(부유 용량)에 의해 제한되어 있던 것에 대하여 절연기판상에서는 이와 같은 부유용량이 존재하지 않기 때문이다. 이와 같이 절연기판상에 형성되고 박막형의 활성층을 갖는 MOSFET를 박막 트랜지스터(TFT)라 말한다. 종래의 반도체 집적회로에 있어서도 예를들면 SRAM의 부하 트랜지스터로서 TFT가 사용되고 있다.
또한, 최근에, 투명한 기판상에 반도체 집적회로를 형성할 필요가 있는 제품이 출현했다. 예를들면, 액정 디스플레이나 이미지센서라고 하는 광디바이스의 구동회로이다. 여기에도 TFT가 이용되고 있다. 이들의 회로는 대면적(大面積)에 형성되는 것이 요구되기 때문에 TFT 제작공정의 저온화가 원해지고 있다. 또한, 예를들면, 절연기판상에 다수의 단자를 갖는 장치에서 그 단자를 반도체 집적회로에 접속할 필요가 있는 경우에도 실장(實裝)밀도를 저감하기 위하여 반도체 집적회로의 최초 쪽의 경우 또는 반도체 집적회로 그것을 동일 절연기판상에 모놀리식(monolithic)으로 형성하는 것도 생각되고 있다.
종래, TFT는 아모르퍼스(amorphous) 또는 세미아모르퍼스 혹은 미(微)결정의 반도체피막을 450℃∼1200℃의 온도로 어닐하는 것에 의해 결정성을 개선하고 양질인(즉, 이동도가 충분히 큰) 반도체피막으로 개선하는 것이 이루어질 수 있었다. 반도체피막에 아모르퍼스 재료를 사용하는 아모르퍼스 TFT도 있으나, 이 동도가 5cm2/Vs 이하, 통상은 1cm2/Vs 정도로 작고 동작속도의 점에서 또한 P채널형의 TFT가 얻어지지 않는 점에서 그 이용은 크게 제한되어 있다. 이동도가 5㎠/Vs 이상의 TFT를 얻기에는 상기와 같은 온도 에서의 어닐이 필요하였다. 또한 이와 같은 어닐에 의하여 P채널형 TFT(PTFT)를 형성할 수 있었다.
그러나, 이와 같은 열적인 공정에서는 기판재료가 현저한 제약을 받았다. 즉 이른바 고온 공정(최고 공정 온도가 900∼1200℃의 공정)에서는 게이트 산화막으로서 질이 좋은 열산화막이 사용될 수 있는 것인데 기판은 석영이나 사파이어, 스피넬(spinel)과 같은 고가이고 대면적화가 곤란한 재료밖에 사용할 수 없었다.
이것에 대하여 저온공겅(최고 공정 온도가 450∼750℃의 공정)에서는 고온 공정 보다도 기판재료의 선택의 폭은 확대되지만 장시간의 어닐을 요하는 것과 열적인 요인에 의한 삐뚤어짐이나 오그라듬이 문제가 되어 있다.
또한, 절연기판상 또는 반도체기판상일지라도 두꺼운 절연막에 의하여 반도체기판과 떨어진 표면(절연표면)상에 형성된 절연게이트형 반도체장치(MISFET)에 있어서는 단결정의 반도체와 같은 양호한 결정성을 갖는 소자를 얻는 것은 곤란하여, 통상은 결정성을 갖지만 단결정이 아닌 비단결정의 반도체를 이용하고 있다.
이와 같은 비단결정 반도체에서는 결함밀도가 크고 그 결함을 수소와 같은 원소에 의해 중화하는 것에 의해 메우게 되어, 예를들면, 수소화에 의해 이와 같은 공정이 실현되었다. 그러나, 수소와 반도체 원소(실리콘등)의 결합은 약하고 수 10℃의 열에너지에 의해 분해해 버리는 것이었다. 이를 위해, 장시간에 걸쳐서 전압, 전류가 인가되고 반도체가 국부적으로도 발열하면 용이하게 수소가 이탈하고 그 때문에 특성이 현저하게 열화하였다.
본 발명은 이상과 같은 문제에 비추어서 이루어진 것으로 최고 공정온도가 450℃ 이하이며 이상과 같은 기판재료의 제약이나 삐뚤어짐이나 오그라듬의 문제를 극복하는 것을 과제로 한다. 또한, 장치 사용시에 발생하는 열을 신속하게 방산해야 할 반도체장치의 구조 및 그와 같은 반도체장치를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명의 제1은 박막형 반도체장치에 있어서 기판상에 질화 알루미늄을 주성분으로 하는 피막과 그 위에 직접 또는 간접으로 실리콘을 주성분으로 하는 반도체피막과 그 위에 직접 또는 간접으로 금속, 반도체등의 배선을 갖는 것을 특징으로 한다.
또한, 본 발명은 이와 같은 구성을 갖는 박막 반도체장치를 제작하기 위한 방법에도 관한 것이며 본 발명의 제2는 기판상에 질화 알루미늄을 주성분으로 하는 피막을 형성하는 공정과 그 위에 직접 또는 간접으로 실리콘을 주성분으로 하는 반도체피막을 형성하는 공정과 그 위에 직접 또는 간접으로 금속, 반도체등의 배선을 형성하는 공정을 갖는 것을 특징으로 한다.
질화 알루미늄은 극히 열전도성에 우수하고 또한 가시광이나 근자외선에 대하여 투명(광학 밴드갭 6.2eV)이기 때문에 투명도가 요구되는 목적에도 적합하다. 질화 알루미늄은 스퍼터법이나 반응성 스퍼터법, MOCVD(유기금속 기상성장)법에 의해 퇴적된다. 반응성 스퍼터법에 의하여 질화 알루미늄막을 얻기 위해서는 알루미늄을 타겟으로 하고 질소 분위기 중에서 행하면 좋다. 본 발명과 같이 충분한 방열을 행하는 목적에서는 질화 알루미늄의 막 두께는 100~5000Å가 바람직하였다. 5000Å 이상의 두꺼운 질화 알루미늄은 벗겨지기 쉽고 사용에 적합하지 않았다.
또한, 질화 알루미늄막은 나트륨등의 가동이온에 대하여 블로킹 효과를 갖기 때문에 기판으로부터 이들의 이온이 반도체장치 중에 침입하는 것을 방지하는 효과도 갖고 있었다.
또한, 질화 알루미늄 피막의 질소와 알루미늄의 비율은 열전도에 무제가 없는 범위에서 화학량론비(化學量論比)라도, 비화학량론비라도 좋다. 전형적으로는 질소와 알루미늄의 비율은(알루미늄/질소)=0.9∼1.4가 바람직하며, 또 열전도도가 0.6W/cmK 이상(질화 알루미늄 단결정의 열전도도는 2W/cmK)이면 바람직한 결과가 얻어졌다.
또한, 질소와 알루미늄의 비율을 바꾸는 것에 의해 피막의 응력을 최적화하여도 좋다. 더욱 질소와 알루미늄 이외에 미소량의 붕소, 실리콘, 탄소, 산소등을 첨가하는 것에 의해서도 응력의 최적화가 가능하다. 또한, 이 질화 알루미늄을 주성분으로 하는 피막은 결정성이나 비정질에 있어서도 좋다.
열전도도를 향상시키는 목적에는 다이아몬드계의 재료(예를들면, 다결정 다이아몬드 박막, 경질 탄소막, 다이아몬드형 탄소막등)을 이용하는 것이 통상 생각할 수 있지만, 본 발명이 목적으로 하는 바와 같은 미소한 영역에서는 다이아몬드계 재료는 일반적으로 산화규소계의 재료와의 밀착성이 좋지 않기 때문에 충분한 효과를 얻을 수 없다. 또한, 블로킹층, 패시베이션층으로서 통상의 반도체 공정에서 잘 이용되는 질화규소막은 열전도도가 낮기 때문에 본 발명을 실시하기 위해서는 적당하지 않다. 이하에 주요한 박막개료의 특성을 비교했다.(○은 우수하다. △은 중간 정도, ×은 뒤떨어져 있는 것을 나타낸다.)
(AIN은 질화 알루미늄, DLC는 다이아몬드형 탄소막, SnO2는 산화석(錫), SlNx는 질화규소를 나타낸다. 또한, 밀착성은 산화규소에 대한 밀착성이다.)
본 발명에 있어서는 금속이나 반도체의 배선(게이트 배선등)으로부터 발생하는 열은 그 밑에 존재하는 반도체피막(활성층등)에 전달되고, 또한 반도체피막에 전류가 통하는 것에 의해도 발열하여 반도체피막의 온도가 상승하지만 거기에 체류하는 일 없이 신속하게 그 밑에 있는 질화 알루미늄 피막에 전달되어, 따라서 상기 배선 및 반도체피막의 온도는 낮게 억제되어 반도체피막으로부터의 수소 이탈이 감소된다.
본 발명에 있어서, 반도체피막을 질화 알루미늄 피막상에 직접 퇴적하는 것은 밀착성이 좋지 않을 뿐 아니라 반도체피막의 전기특성에 악영향을 가져오기 때문에 바람직하지 않았다. 따라서 산화규소 피막과 같은 응력 완화의 효과가 있으며 또한 반도체피막에 대해서도 전기적, 화학적으로 바람직한 재료를 양피막의 사이에 설치하는 것이 바람직하였다.
또한, 질화 알루미늄을 위해 질화규소막을 형성하고 그 위에 산화규소막을 형성해도 좋았다. 본 발명에 있어서는 게이트 전극의 재료로서는 실리콘(불순물이 도핑되서 도전성이 높여진 것을 포함한다.), 알루미늄, 탄탈, 크롬, 텅스텐, 몰리브덴등의 단체(단체) 또는 그들의 합금 또는 다층막을 이용하면 좋다. 또한, 실시예에서 나타낸 바와 같이 그 표면을 산화해도 좋다.
또한, 질화 알루미늄은 산화규소나 실리콘, 알루미늄등의 통상의 반도체 공정에서 이용되는 재료를 에칭하는 방법에서는 에칭되지 않기 때문에 이것을 적극적으로 에칭 스토퍼로서 이용해도 좋다.
또한, 본 발명에서는 종래와 같은 열평형적인 공정에 의해서가 아니고 펄스 레이저광 또는 그것과 동일한 강광(强光)의 조사에 의해 반도체피막의 결정성의 개선을 행하는 것을 특징으로 하는 것이다. 이 결과 이미 반도체피막의 결정성을 개선하기 위한 어닐이 최고 공정온도를 결정하는 것이 아니라 그밖의 요인(예를들면, 수소화 어닐이나 게이트 산화막의 어닐등)이 최고 공정온도를 결정하는 것으로 되어 기판의 선택의 폭은 현저하게 개산된다.
예를들면, 소다 유리 또는 무알칼리 유리(예를들면, 코닝 7059 유리)는 연화점이 낮고 종래는 TFT를 그 위에 형성하여 동작시키는 것은 불가능으로 되어 왔으나 본 발명에 의하여 적절한 조치를 실시하면 TFT를 동작시키는 것이 가능하다.
본 발명의 공정은 절연기판상에 반도체피막을 형성하는 공정과, 그 위에 레이저광 또는 그것과 동일한 강광에 대하여 투명한 절연피막을 형성하는 공정과, 이 적층막에 펄스 레이저광 또는 그것과 동일한 강광을 조사하여 반도체피막의 결정성을 개선하는 공정과, 상기 절연피막을 제거하여 반도체피막의 표면에 게이트 절연막을 형성하는 공정과, 또한 게이트 전극을 형성하는 공정과, 이 게이트 전극을 주된 마스크로 하여 자기정합적으로 불순물 원소를 이온 주입이나 이온 도핑등의 방법으로 반도체피막에 도입하는 공정과, 다시 펄스 레이저광 또는 그것과 동일한 강광을 조사하여 상기 불순물 원소의 도입 과정에서 파괴된 반도체피막의 결정성을 개선시키는 공정으로 이루어진다. 또한, 후의 2개 공정은 본 발명자등이 출원한 레이저 도핑(예를들면, 특원평 4-100479(일본국 특허출원))에 의하여 바꿔놓아도 좋다. 본 발명에 있어서는, 게이트 전극·배선의 재료로서는 알루미늄의 저저항의 금속재료가 바람직하다. 또한 본 발명에서 사용하는 펄스 레이저로서는 KrF, ArF, XeC1, XeF 등의 엑시머 레이저와 같은 자외광 레이저가 바람직하다. 또한, 상기 절연기판과 상기 반도체피막에는 질화규소, 산화 알루미늄 및 질화 알루미늄으로부터 선택된 재료로 이루어진 절연피막 또는 이 절연피막과 산화규소막의 적층막을 설치하는 것이 바람직하다. 이 산화규소막은 300 내지 3000Å, 바람직하게는 500∼1500Å이다. 상기 질화규소, 산화 알루미늄 및 질화 알루미늄으로부터 선택된 재료로 이루어진 절연피막은 300∼3000Å, 바람직하게는 1000∼2000Å이다. 또한 할로겐 적외선 램프광을 상기 강광으로서 이용할 수 있다. 레이저광과 동등한 감광(펄스광)이란 결정화에 있어서 불순물의 편절(扁折)을 충분하게 행하지 않는 범위에서의 짧은 시간, 일반적으로는 5분 이내로 결정화를 하기 위한 광에너지 또는 광에너지와 열의 보조 에너지를 뜻한다.
본 발명에서 특징적인 것은 레이저광 또는 그것과 동일한 강광에 의한 조사에 의하여 활성층의 결정성을 개선시키는데 있어 설치된 보호층을 제거하고 게이트 절연막은 다른 피막을 이용한다는 것이다. 이 공정에 의하여 TFT의 제특성을 현저하게 향상시킬 수 있다. 이것은 이하와 같이 추적된다. 즉, 이와 같은 아모르퍼스 상태에서의 결정화에 있어서는 계면이 반드시 분명하지 않고 계면에는 비화학량론비(非化學量論比)의 화합물이 형성되어 있는 일이 곧 잘 있다. 이 경우에는 실리콘이 많은 산화규소가 계면 부근에 형성되기 쉽다. 그러나, 이와 같은 비화학량론비의 산화규소는 절연체로서도 또한 반도체로서도 불충분한 기능 밖에 없다. 절연게이트형 소자에 있어서는 계면이 중요한 것은 주지의 것이지만 이와 같은 비화학량론비의 산화규소를 남긴채로는 충분한 특성은 알 수 없다.
그러나, 어떤 보호층도 없는 채로 레이저광 또는 그것과 동일의 강광에 의한 조사를 행하여서는 피막 표면의 요철이 심하고 충분한 특성을 얻을 수 없다. 본 발명과 같이 한번 설치한 보호층을 제거해 버린다고하는 것은 앞에 서술한 비화학량론비의 산화규소마저도 제거해 버린다는 것이며, 이 결과 순수하게 결정성이 양호한 실리콘이 계면에 나타나는 것이 된다. 특히 보호층의 제거에는 불화수소산등을 이용하여 습식 에칭을 행하면 양호한 결과가 얻어졌다. 건식 에칭에서는 실리콘막에 손상을 가져오는데 대하여 습식 에칭에서는 그와 같은 손상이 없음과 아울러 최 표면의 실리콘 원자의 불포화 결합이 다른 실리콘 원자와 2중 결합하기 전에 불소나 수소로 종단(終端)해 버려 극히 안정된 표면을 형성하기 때문이라 생각된다.
또한, 본 발명에 있어서는 레이저광 또는 그것과 동일한 강광에 의한 어닐에 의해 형성되는 결정성이 좋은 영역의 깊이를 본 발명자등의 발명인 특원명 3-50793(일본국 특허출원)에 기술된 바와 같이 필요에 따라 자유로이 설정·변경하고 결과로서 활성층을 2층 구조로 하여 소스/드레인간의 리크 전류를 저감시키는 것과 같은 구조로 해도 좋다.
또한, 본 발명에 있어서는 레이저 또는 적외선 램프에 의한 어닐때에 기판을 100∼500℃ 대표적으로는 300∼400℃에서 보조 가열을 하면 균일성이 향상하여 바람직하다.
본 발명의 제1의 응용예로서는 아모르퍼스 실리콘(a-Si) TFT를 이용한 액티브 매트릭스(AM)형의 액정표시장치(LCD)의 주변회로가 있다. a-SiTFT-AMLCD는 기판으로서 무알칼리 유리(예를들면 코닝 7059)를 이용하고 통상 400℃ 이하의 온도에서 a-SiTFT를 형성하는 것인데 a-SiTFT는 오프 저항이 높고 액티브 매트릭스의 스위칭 소자로서는 이상적이지만 전술한 바와 같이 동작 속도가 늦고, 또한 CM0S가 형성될 수 없다고 하는 이유에서 주변 구동회로는 단결정 접적회로(IC)를 사용하여 매트릭스의 단자를 TAB 등의 방법으로 IC의 단자에 접속하고 있다. 그러나, 이와 같은 실장방법은 화소의 크기가 작아지는데 따라서 곤란한 것으로 되어 또한 실상에 요하는 비용은 모듈(module)이 큰 부분에 정하게 되었다.
그러나, 종래의 공정에서는 매트릭스와 같은 기관상에 주변회로를 형성하는 것은 열적인 문제 때문에 곤란하였다. 그러나 본 발명에 의하여 a-SiTFT의 형성에 요하는 온도와 같은 정도의 온도에 의해 이동도가 큰 TFT를 형성하는 것이 가능하게 되었다.
제2의 응용예로서는 무알칼리 유리보다도 저가인 소다 유리둥의 재료상에 TFT를 형성하는 것이다. 이 경우에는 TFT를 소다 유리에 밀착하여 형성하면 유리중에 함유된 나트륨등의 가동이온이 침입하기 때문에 유리상에는 질화규소 또는 산화 알루미늄 또는 질화 알루미늄을 주성분으로 하는 절연피막을 형성하고 다시 그 위에 산화규소 등의 재료로 기초의 절연막을 형성한 후 본 발명을 적용하여 TFT를 형성하는 것이 바람직하다.
또한 보다 불량을 적게 하기 위해서는 매트릭스의 TFT로서는 NTFT 보다도 PTFT를 이용하는 것이 바람직하다. 왜냐하면 NTFT에서는 기판으로부터 가동이온이 침입된 경우에는 채널이 형성되어 TFT가 상시 온 상태가 되지만 PTFT에서는 비록 가동이온이 침입되어도 채널이 형성되지 않기 때문이다.
제3의 응용예로서는 스태틱(static)한 구동을 하는 단순 매트릭스의 LCD의 주변회로가 있다. 예를들면, 강유전성 액정재료(FLC)는 메모리성이 있기 때문에 단순 매트릭스에 있어서도 고 콘트라스트가 얻어지지만 종래에는 주변회로는 a-SiTFT-AMLCD와 같게 IC를 TAB 등의 방법으로 접속하고 있었다. 동일하게 액정의 콜레스테릭(cholesteric)상과 네마틱상과의 사이의 상변화를 이용하여 스태틱한 동작을 행하는 LCD도 주변회로를 TAB 접속하고 있었다. 또한 네마틱 액정과 강유전 폴리머를 조합하는 것에 의해 스태틱한 구동을 행하는 LCD(예를들면, 특개소 61-1152)도 제안되어 있지만 역시 주변회로는 TAB 접속되는 것이 전제로 되어 있다.
이들 LCD는 단순 매트릭스이기 때문에 저가인 기판을 사용하여 대화면이 얻어짐과 동시에 보다 고정밀 채색(高精彩)이 얻어지는 것도 특징이다. 고정밀 채색으로 하기 위해서는 단자간의 피치를 좁히지 않으면 않되지만 그렇게 하면 IC 실장이 곤란하게 된다라고 하는 모순을 안고 있었다. 본 발명에 의하여 저가인 기판이라도 열적인 문제를 마음 쓸것 없이 주변회로를 모놀리식에 형성할 수 있다.
제4의 응용예로서는 금속배선이 형성된 후의 반도체 집적회로에 있어서, TFT를 형성하는 이른바 3차원 IC가 만들어진다. 그밖에도 여러가지 응용이 가능하다.
(실시예)
(실시예 1)
a-SiTFT를 이용한 액티브 매트릭스(AM)형 LCD의 주변회로를 본 발명에 의해 형성된 예를 나타낸다. 앞서 기술한 바와 같이 종래의 a-SiTFT의 AMLCD는 주변회로까지는 일체화하여 형성하는 것이 가능치 못했기 때문에 TAP 접속에 의존하고 있었다. 그러나 TAB법에서는 1C의 단가와 접속 목적의 단가가 방대하여 패널모듈의 20% 이상을 점하도록 되어 있었다. 이것을 동일 유리 기판상에 모놀리식으로 형성하는 것에 의해 단가의 삭감을 도모하였다.
먼저, 기판(코닝 7059, 300mm×300mm 또는 100mm×100mm)(101)상에 기초 산화막(l02)으로서 두께 100∼300nm의 산화규소막을 형성했다. 이 산화막의 형성방법으로서는 산소 분위기 중에서의 스퍼터법이나 TEOS를 플라즈마 CVD법으로 분해 퇴적한 막을 450∼650℃에서 어닐해도 좋다.
그후, 플라즈마 CVD법이나 LPCVD법 에 의해 아모르퍼스형의 실리콘막(103)을 300∼150nm, 바람직하게는 50∼100nm 퇴적하고, 또한 플라즈마 CVD법에 의하여 보호층(104)으로서 두께 20∼100nm, 바람직하게는 50∼70nm의 산화규소 또는 질화규소막을 형성했다. 그리고 제1도(A)에 나타낸 바와 같이 KrF 엑시머레이저(파장 248nm, 펄스폭 20nsec)를 조사하고, 실리콘막(103)의 결정성을 개선시켰다. 레이저의 에너지 밀도는 200∼400mJ/㎠, 바람직하게는 250∼300mJ/㎠로 하였다. 이와 같이 하여 형성된 실리콘막(103)의 결정성을 라만 산란분광법에 의하여 조사해 본 바 단결정 실리콘의 피크(521cm)와는 서로 달라서, 515cm-1부근에 비교적 브로드(broad)한 피크가 관측되었다. 레이저 조사시 100∼500℃에 보조가열을 해두면 결정의 균일성이 향상된다. 그후, 수소중에서 350℃로 2시간 어닐하였다.
다음으로 보호층(104)를 제거하여 실리콘층(103)을 노출시키고, 이것을 섬형상으로 패터닝하여 NTFT 영역(104)과 PITT 영역(106)을 형성하였다. 또한 산소 분위기 중에서의 스퍼터법이나 TEOS를 플라즈마 CVD법으로 분해·퇴적한 막을 450∼650℃에서 어닐하는 방법에 의하여 게이트 산화막(107)을 형성하였다. 특히 후자의 방법을 채용하는 경우에는 본 공정의 온도에 의하여 기판에 삐뚤어짐이나 오그라듬이 생기고, 차후의 마스크 맞춤이 곤란하게 되는 우려가 있기 때문에 대면적 기판을 취급하는 경우에는 충분히 주의하지 않으면 안된다. 또한, 스퍼터법에서는 기판온도는 150℃ 이하로 할 수 있지만 막중의 불포화결합등을 줄이고 고정전하의 영향을 줄이기 위하여 수소중에서 450℃ 정도의 어닐을 하는 것이 바람직하다.
그후, 두께 200nm∼5μm의 알루미늄막을 전자빔 증착법에 의하여 형성하고 이것을 패터닝하여 제1도 (B)에 나타낸 바와 같이 게이트 전극(l08, 109)을 형성하였다. 또한 이때 동시에 액티브 매트릭스부의 TFT(역스태거형)의 게이트 전극(110)도 형성된다.
또한, 제1도(C)에 나타낸 바와 같이, 기판을 전해용액으로 담그고 게이트 전극에 전류를 통하여 그 주위에 양극산화물의 층(111∼113)을 형성하였다. 또한 이 경우에는 본 발명자등의 발명인 특원평 4-30220, 특원평 4-38637 및 특원형 4-54322(이상, 일본국 특허출원)에 나타낸 바와 같이, 주변 회로영역의 TFT(즉, 도면 좌측의 TFT)의 양극산화막을 얇게 하여 이동도를 향상시키고, 또한 액티브 매트릭스부의 TFT(즉, 도면 우측의 역 스태거형 TFT)의 양극산화막을 두껍게 하여 게이트 리크를 방지한다고 하는 구성을 취하는 것이 바람직하다. 본 실시예에서는 어느 것이나 양극산화막의 두께는 200∼250nm로 하였다.
그후, 이온 도핑법에 의하여 각 TFT의 섬형상 실리콘막 중에 게이트 전극부(즉 게이트 전극과 그 주위의 양극산화막)을 마스크로서 자기정합적으로 불순물을 주입하였다. 이런 경우에는, 최초로 전면에 포스핀(PH3)을 도핑가스로서 인을 주입하고 그후 도면의 섬형상 영역(105)만을 포토레지스트로 덮고, 디보란(B2H6)을 도핑가스로서 섬형상 영역(l06)에게만 붕소를 주입하였다. 도우즈량은 인은 2∼8×1015cm-2, 붕소는 4∼10×1015cm-2로 하고 붕소의 도우즈량이 인을 상회하도록 설정하였다.
그후, 제1도(D)도에 나타낸 바와 같이 KrF 엑시머 레이저(파장 248nm, 펄스폭 20nsec)을 조사하여 상기 불순물 영역의 도입에 의하여 결정성이 열화된 부분의 결정성을 개선시켰다. 레이저의 에너지 밀도는 200∼400mJ/㎠, 바람직하게는 250∼300mJ/㎠로 하였다. 이 레이저 조사시, 100∼500℃에 보조가열을 해두면 결정의 균일성이 향상한다.
이 결과, N형의 영역(114, 115) 및 P형의 영역(116, 117)이 형성되었다. 이들 영역의 시트 저항은 200∼800Ω/?이었다.
그후, 전면에 층간절연물(118)로서 스퍼터법에 의하여 산화규소막을 두께 300nm 형성하였다. 이것은 플라즈마 CVD법에 의한 질화규소막이라도 좋다. 이 막은 주변회로에서는 단순한 층간절연물이지만, 액티브 매트릭스부에서는 TFT의 게이트 절연막으로 되기 때문에 그 제작에는 주의가 필요하다.
그후, 액티브 매트릭스부의 게이트 전극(110)상에 두께 20∼50nm의 아모르퍼스 실리콘층(119)을 형성하고, 다시 플라즈마 CVD법에 의하여 a-SiTFT의 소스/드레인으로 되는 마이크로 크리스탈형의 실리콘층(두께 밋∼100nm)을 형성하며, 이것을 패터닝하여 소스/드레인(l20,121)을 제작하였다.
그후, 주변회로부의 TFT의 소스/드레인에 콘택트홀을 형성하고 알루미늄 배선(122, 123, 124)를 형성하였다. 이 경우에는 좌측의 NTFT와 PTFT에서 인버터회로가 형성되어 있는 것이 나타나 있다. 또한 액티브 매트릭스부의 TFT에는 투명 도전재료(ITO등)로 화소전극(125)을 형성하였다. 최후로 수소중에서 350℃로 2시간 어닐하여 실리콘층의 불포화결합을 감소시켰다. 이상의 공정에 의하여 주변회로와 액티브 매트릭스 회로를 일체화하여 형성할 수 있었다. 또한 본 실시예에서는 액티브 매트릭스의 a-SiTFT로서는 역 스태거형 TFT를 이용했으나 이것은 a-Si는 광조사에서 도전율이 변화하기 때문에 채널부에 광이 입사되지 않도록 하기 위한 것이다. 외광에 대한 충분한 대책을 세우게 된다면 통상의 플래이너형의 TFT로서도 좋은 것은 말할 것도 없다.
제6도에서는 본 실시예에서 제작된 주변 구동회로부 TFT의 특성의 예를 나타낸다. 이것은 LPCVD법으로 형성된 두께 50nm의 실리콘막상에 두께 20nm의 보호층을 형성하고 진공중에서 KrF 레이저로 결정화시킨 것이다. 이때 래이저의 에너지 밀도는 250mJ/㎠에서 10쇼트 조사하였다. 다시 보호층을 제거한 후 스퍼터법에 의하여 산화규소막을 두께 120nm 만큼 형성하고 이것을 게이트 산화막으로 하였다. 그리고, 게이트 전극을 형성한 후 양극산화법에 의하여 두께 206nm의 양극산화막을 형성하고 이것을 마스크로 하여인 이온을 65KeW, 또한 봉소 이온을 80KeV에서 가속하여 쓰로우-인프라(through-infra)해서 불순물 영역을 자기정합적으로 형성하고 다시 대기중에서 KrF 레이저(에너지 밀도 300mJ/㎠, l0쇼트)를 조사하여 활성화시켰다.
제6도(A)는 NTFT를 제6도(B)는 PTFT의 특성을 각각 나타내고 있다. TFT의 채널의 크기는 길이 3.5μm, 폭 15μm이다. 전계 이동도는 NTFT에서는 60㎠/Vs, PTFT에서는 30㎠/Vs에 도달하였다. 또한 TFT의 온/오프의 급준성을 나타낸 S치는 NTFT에서 0.42V/자리수, PTFT에서 0.53V/자리수, 한계치 전압은 NTFT가 3.9V, PTFT가 -5.4V이었다. 드레인 전압을 1V 또는 -1V로 했을 때의 온/오프비는 NTFT에서 8.7 자리수, PTFT에서 6.9 자리수였다.
(실시예 2)
소다 유리 기판상에 액티브 매트릭스를 형성한 예를 나타낸다. 기판(201)으로서는 소다 유리기판(두께 1.1mm, 300×600mm)을 사용했다. 소다 유리는 다량의 나트륨을 함유하기 때문에 이 나트륨이 TFT 중에 확산하지 않도록 플라즈마 CVD법으로 전면에 두께 5∼50nm, 바람직하게는 5∼20nm의 질화규소막(202)을 형성했다. 이와 같이, 기판을 질화규소 또는 산화 알루미늄의 피막으로 코팅하여 이것을 블로킹층으로 하는 기술은 본 발명자등의 출원인 특원평 3-238710, 특원평 3-238714(이상, 일본국 특허출원)에 기술되어 있다. 또한 막(202)은 질화 알루미늄이라도 좋다.
이어선 기초 산화막(203)(산화규소)을 형성한 후, LPCVD법 또는 플라즈마 CVD법으로 실리콘막(204)(두께 30∼150nm, 바람직하게는 30∼50nm)을 형성하고 다시 산화규소의 보호층(205)을 형성하였다. 그리고, 제2도(A)에 나타낸 바와 같이 KrF 레이저광을 조사하여 이 실리콘막(204)의 결정성을 개선시켰다. 그러나, 이때에는 레이저광의 에너지 밀도는 150∼200mJ/㎠로 실시예 1의 경우보다도 약간 낮은듯 싶게 설정하고 또한 쇼트 수도 10회로 하였다. 그 결과 이때에는 얻어진 실리콘막의 결정성은 실시예 1의 것보다 아모르 퍼스에 가까운 것이었다. 실제로 이 상태에서 얻어지는 실리콘막의 정공(正孔)의 전계 이동도는 3∼10㎠/Vs와 실시예 1의 것에 비하여 작았었다.
다음으로 보호층을 제거하여 실리콘막을 섬형상의 영역(206)에 패터닝하고 스퍼터법에 의하여 두께 50∼300nm, 바람직하게는 70∼150nm의 게이트 산화막(207)을 형성했다. 또한 실시예 1과 같은 요령으로 알루미늄의 게이트 전극(208)을 형성하여 그 주위를 양극산화물(209)로 피복하였다. 그 형상을 제2도(B)에 나타낸다.
그후, P형의 불순물로서 봉소를 이온 도핑법으로 실리콘층을 자기정합적으로 주입하고 TFT의 소스/드레인(210,211)을 형성하여 다시 제2도(C)에 나타낸 바와 같이 이것에 KrF 레이저광을 조사하여 이 이온 도핑을 위해 결정성이 열화된 실리콘막의 결정성을 개선시켰다. 그러나 이때에는 레이저 광의 에너지 밀도는 250∼300mJ/㎠로 높은듯 싶게 설정하였다. 이 때문에 이 TFT의 소스/드레인의 시트 저항은 400∼800Ω/?로 실시예 1의 것과 등등하였다.
이와 같이 활성층의 전계 이동도는 작았지만 이것은 액티브 메트릭스의 TFT로서 사용하기에는 적절한 것이었다. 즉, 온(ON) 저항도 높지만 오프 저항이 그것 이상으로 충분하게 높기 때문에 종래와 같은 보조 용량을 설치할 필요가 없다. 특히 나트륨등의 가동이온온 N채널형의 MOS에서는 리크전류의 원인으로 되었으나 본 실시예에서는 P채널형이기 때문에 하등 문제는 없다.
또한, 본 실시예에서는 최고 공정 온도가 질소규소막 또는 산화규소막 제작시의 350℃가 한계이며 그 이상의 고온에서는 소다 유리가 연화한다. 이와 같은 현저하게 저온에서의 공정이 요구되는 경우에는 게이트 산화막의 결함이 문제가 된다. 실시예 1의 경우에는 기판의 내열성은 비교적 양호했기 때문에 게이트 산화막을 450℃까지의 온도에서 어닐할 수 있었으나 소다 유리 기판에서는 그것은 불가능하다. 결과적으로는 게이트 산화막 중에는 고정전하가 다수 남겨지게 된다. 이 경우의 고정전하는 주로 하여 정의 전하이다. 따라서 N채널형의 MOS에서는 이 고정전하의 영향으로 소스/드레인간의 리크가 크고 실제로는 사용할 수 없다. 그러나 P채널형의 M0S에서는 고정전하는 한계치 전압에 대해서는 영향이 있으나 액티브 매트릭스의 동작에서 불가결한 저 리크라고 하는 특성은 지켜진다. 한편, 소스/드레인은 높은 에너지의 레이저로 어닐됐기 때문에 시트저항이 작고 신호의 지연이 억제된다.
그후, 폴리아미드에 의해 층간절연물(2l2)을 형성하고 다시 화소전극(213)을 ITO에 의하여 형성하였다. 그리고 콘택트홀을 형성하여 TFT의 소스/드레인인 영역에 알루미늄 전극(214, 215)을 형성하고, 이중 한쪽의 전극(215)은 ITP에도 접속하도록 하였다. 최후로, 수소중에서 300℃로 2시간 어닐하여 실리콘의 수소화를 완료하였다.
이와 같이 하여 제작된 1매의 기판상에 액티브 매트릭스를 4개 형성하고 이것을 분단하여 4매의 액티브 매트릭스 패널을 뽑아냈다. 본 실시예에서 얻어진 액티브 매트릭스의 주변회로가 부속되어 있지 않기 때문에 주변회로는 구동용의 IC를 TAB 등의 방법으로 접속하자 않으면 안된다. 그러나 기판이 종래의 a-SiTFT-AMLCD에서 사용되고 있던 무알칼리 유리 기판보다도 저가인 소다 유리이기 때문에 단가적으로는 충분히 채산이 맞는다. 특히 대화면(大畵面)에서 고정밀한 채색 패널에는 본 실시예에서 제작된 패널이 적합하였다. 제11도에 얻어진 액티브 매트릭스의 개략도를 나타낸다. (952)는 액티브 매트릭스이며, (951)은 주변회로이다. 주변회로(951)는 드라이버 TFT와 시프트 레지스터를 갖는다. (953)은 액티브 매트릭스의 화소이며 (956)은 액티브 매트릭스의 TFT, (954)는 액정층, (955)는 보조용량이다.
예를들면 종래의 a-SiTFT에서는 이동도가 0.5∼1.0㎠/Vs 정도였기 때문에 행수가 1000을 넘는 대규모의 매트릭스에는 사용할 수 없었다. 그러나 본 실시예에서는 a-Si 보다도 3∼10배나 이동도가 크기 때문에 하등 문제가 없을 뿐 아니라 아날로그적인 계조(階調)표시에도 충분히 반응할 수 있다.
또한, 게이트선도 데이터선도 알루미늄이기 때문에 특히 대각이 20인치를 넘는 큰 화면에서는 신호의 지연이나 감퇴가 현저하게 저감할 수 있다.
(실시예 3)
본 실시예에서는 강유전성 폴리머가 갖는 다이오드 특성과 메모리 특성을 이용한 고 콘트라스트 LCD에 있어서 주변회로를 기판상에 일체화하여 형성하는 것에 의해 단가의 삭감을 도모한 예를 나타낸다. 이와 같은 구성을 갖는 LCD는 예를들면 특원소 61-1152에 기술되어 있다.
이 LCD는 반 스태틱한 동작이 가능하기 때문에 TN 액정을 이용한 단순 매트릭스라도 대단히 콘트라스트가 높은 표시가 가능하다. 또한, MlM형의 비선형 소자와 같은 제작상의 문제는 적다. 이 동작원리는 제4도에 나타난다.
일반적인 강유전체는 제4도(A)에 나타낸 바와 같이 E(전장-電場)-D(전속 밀도) 특성은 히스테리시스를 나타낸다. 즉, 강유전체내에서는 어느 크기의 외부 전장이 인가될 때까지 항상 일정한 분극이 발생하고 있지만 어느 크기 이상의 전장이 인가되면 내부의 분극이 반전한다. 이 경우 전기회로적으로는 전하의 이동 즉 전류가 발생한다. 예를들면 강유전체를 사이에 둔 콘덴서(FE)와 액정등의 재료를 사이에 둔 콘덴서(LC, 용량을 C로 한다)를 직열로 접속하는 회로를 생각해 본다. 실제로는 강유전체의 콘덴서에는 병열로 비교적 큰 저항(R)이 들어 있는 일이 많다.
따라서 실제의 회로는 제4도(C)와 같이 된다. 여기서, FE는 콘덴서만이 아니고 병열로 비선형의 저항성분도 갖고 있는 것에 주의하지 않으면 안된다. 그리고 이와 같은 회로에 교류를 인가하여 회로에 흘러 들어가는 전류의 변화를 조사하니까 제4도(B)와 같이 역시 히스테리시스를 갖는 비선형인 특성이 얻어진다.
만일 대향 전극의 전위가 한쪽은 -Vo가 0, 다른쪽은 0가 +Vo이라면 셀에 걸리는 전압은 ±2Vo, ±Vo, 0의 어느 하나이다. 이중, 전압이 ±2Vo의 어느 하나로 되면 제4도(B)에 나타낸 바와 같이 거기에 변이하는 사이에 FE의 저항이 현저히 저하되고 LC에 충분한 전하가 공급되게 된다. 그리고 다음으로 ±Vo, 0의 어느 하나의 상태로 천이해도 FE의 저항은 그다지 저하하지 않고, 결국, 이 사이에는 병열저항(R)으로부터의 리크 전류만이 문제가 된다. 이 리크 전류에 의하여 LC의 전기가 상실된다. 즉, ±2Vo는 선택 상태이며 그것 이외의 상태는 비선택 상태이다.
제4도(B)에 있어서 점쇄선으로 나타낸 원점을 통하는 직선은 R에 의한 전류의 리크이며, 실은 이 R과 C의 관졔가 LCD로서 이용하는데 있어 중요하다. 상세한 의론은 생략하지만 이 화소의 시정수(時定數) τ=RC가 1프레임의 주기보다도 극단적으로 짧으면 FE의 기여가 적고, 즉 콘트라스트가 저하한다. 한편 τ이 1프레임의 주기보다도 극단적으로 길면 화상이 고쳐 쓰여지는 때에 잔상(殘像)이 발생하여 매우 보기 싫게 된다. 따라서 τ은 1프레임의 주기에 될 수 있는 한 가까이 하는 쪽이 좋다.
셀의 개요를 제5도에 나타낸다. 통상의 LCD와 동일하게 2매의 기판(501, 502) 사이에 액정 재료(512)가 끼워진 구조를 갖는다. 셀 두께를 균일하게 하기 위하여 스페이서(511)가 개재된다. 액정 재료로서는 TN액정이나 STN 액정, 또는 복굴절을 사용하는 비뒤틀림 모드의 네마틱 액정이나 강유전성 액정, 및 네마틱, 콜레스티릭등이 액정을 폴리머내에 분산시킨 분산형 액정(PDLC)등 여러가지 것을 사용할 수 있다.
일반적인 단순한 매트릭스와 동일하게 ITO 등의 투명 전극에서 형성된 스트라이프 형상의 전극(505와506)은 서로 직교하도록 배치되어 있지만 통상의 단순 매트릭스와 서로 달리하는 것은 한쪽의 전극(506)상에 강유전 폴리머(507)를 끼워 섬형상의 ITO 등의 투명 도전피막이 형성되어 있다. 이들 전극을 덮으며, 배향막(509, 510)이 형성되어 있다. 상세한 것은 특원소 61-1152에 기술되어 있다.
또한, 이와 같은 LCD에 있어서는 종래와 같이 IC의 TAB 접속에 의하여 구동을 행하는 것인데 이것은 몇가지 점에서 한계가 있었다. 하나는 이와 같은 방식의 LCD에서는 액정에 인가되는 전압은 1이나 0 어느 하나이며, 더구나 이 방식의 특색인 고 콘트라스트를 달성하기 위하여 이 전압이 거의 1프레임의 사이에 인가되는 것이 된다. 따라서 계조표시를 행하려고 하면 TFTLCD에서 행해지고 있는 바와 같은 아날로그적인 계조표시는 곤란하며 또한 STNLCD에서 행하는 바와 같은 펄스 변조방식이나 프레임 변조방식도 채용할 수 없다. 결과로서 면적 계조에 의존하는 것이 되고, 따라서 화소수가 대단히 증대된다.
그것 자체는 이 LCD에 있어서는 본질적인 곤란은 아니다. 이것은 이 종류의 LCD는 구조가 단단하기 때문에 대용량 매트릭스는 오히려 만족하기 때문이다. 그러나 실제로는 접속단자 밀도가 20개/mm로 되면 이미 TAB 방식으로 대응할 수 있는 것은 아니고, 또한 COG(칩 ·온 ·글라스)법으로도 제작이 곤란하게 된다. 따라서 동일 기판상에 모놀리식에 주변 구동회로를 형성하는 것이 요구되고 있었다.
예를들면 64계조의 면적계조를 달성하기 위해서는 1화소에 6개의 서브 화소가 필요하며 통상 매트릭스의 2∼3배의 행수가 요구된다. 따라서 XGA 규격등의 고정밀 채색 화면에서는 본 방식을 채용하면 행수가 1500∼3000행이 되기도 하기 때문에 대각 15인치의 대형 화면이라도 10∼15개/mm는 필요하다. 또한 화면이 작게 되면 보다 고밀도한 실장이 요구된다. 특히, 본 방식의 LCD와 고투과율 액정인 PDLC를 이용하여 프로젝션형의 디스플레이를 구성하는 경우에는 기판 사이즈는 대각 5인치 이하로 된다.
또한 이때에는 고밀도 실장만이 아니고, IC는 고속 동작이 요구된다. 이 경우 단결정 반도체 기판상의 회로보다도 질연기판상의 회로쪽이 손실이 적고 고속 동작이 가능하다. 그러나 이 경우에는 실시예 2와 같이 전계 이동도가 10㎠/Vs 이하이면 이용상 문제가 생기기 때문에 이동도는 30㎠/Vs 이상, 바람직하게는 50㎠/Vs 이상이 요구된다.
그것을 위해서도 본 발명의 레이저 어닐 또는 레이저광과 동일한 강광에 의한 어닐에 의한 저온공정이 요망된다. 이하에 제3도에 기술된 주변회로 제작공정을 설명한다. 기판(301)으로서는 코팅 7059 또는 이것과 동등한 무알칼리 유리기판을 사용했다. 기판 사이즈는 300nm×400mm이었다 이 위에 기초 산화막(산화 규소)(302)을 형성하고 다시 실리콘층(303)과 보호층(304)을 형성하여 제3도(A)에 나타낸 바와 같이 실시예1과 동일 조건에서 레이저 조사를 행하였다.
그후, 실리콘층을 섬형상으로 패터닝하고 NTFT 영역(305)과 PTFT 영역(306)을 형성하고, 이어서 게이트 산화막(산화규소)(307)을 형성했다. 그리고, 제3도(B)에 나타낸 바와 같이 알루미늄 게이트 전극(308, 309)을 형성했다. 이때, 알루미늄은 차후의 레이저 조사에 견딜 필요가 있기 때문에 반사율이 높은 전자빔 증착에 의해 형성된 알루미늄을 이용했다. 스퍼터법으로 형성된 알루미늄은 립(粒)의 크기가 1μm 정도나 되었으며 극히 표면이 거칠어져 있었기 때문에, 레이저를 조사하면 현저하게 손상을 받았다. 전자빔 증착으로 형성된 알루미늄막에서는 광학 현미경에서는 립의 존재가 확인할 수 없을 정도로 표면이 평탄하였다. 전자 현미경에 의해 관측한 결과 립의 크기는 200nm 이하였다. 즉, 사용하는 레이저의 파장보다도 작은 입경으로 되도록 하지 않으면 안된다.
이어서, 이온 도핑법에 의하여 N형 불순물(인)을 영역(310, 311)에 P형 불순물(붕소)을 영역(312, 313)에 도입하고, 제3도(C)에 나타낸 바와 같이 레이저 어닐을 행하였다. 레이저 조사의 조건은 실시예 1 및 2와 동일하게 했다. 이 레이저 조사에서는 알루미늄의 게이트 전극은 거의 손상을 받지 않았다.
최후로, 제3도(D)에 나타낸 바와 같이 층간절연물(산화규소)(314)을 형성하고 이것에 콘택트홀을 형성하여 알루미늄 배선(315∼317)에서 TFT간의 접속을 행하였다. 이와 같이 하여 주변회로를 형성했다. 도면에는 나타내지 않았지만 그후, 스트라이프 형상의 ITO막을 형성하여 화소전극을 구성하고, 기판을 4개로 분단하여 1매의 크기가 150nm×200mm의 기판을 4매 뽑아내고 다시 2매의 기판에는 특원소 61-1152에기술된 방법에 의하여 강유전 폴리머등의 형성을 행하였다. 그리고, 제5도에 나타낸 바와 같은 기판을 2매 맞붙여서 LCD를 완성시켰다.
(실시예 4)
제7도에 본 실시예를 나타낸다. 본 실시예는 TFT형 액정표시장치의 주변회로에 본 발명의 레이저 결정화 실리콘 TFT를 사용한 것이지만, 실시예 1과는 서로 다르고, 액티브 매트릭스 영역의 TFT는 톱게이트형(게이트가 기판과 역의 방향에 있다)의 아모르퍼스 실리콘을 사용하고 있다. 이 경우에는 양 TFT의 활성층을 동일 공정에서 제작할 수 있으나 레이저 결정화의 특성도 아모르퍼스 실리콘으로서의 특성도 양쪽 모두 우수한 것이 요구되기 때문에 조건은 약간 엄하게 된다.
먼저, 코닝 7059 기판(701) 상에 스퍼터법에 의하여 기초 산화막(702)을 두께 20∼200mn 퇴적했다. 또한, 그 위에 모노실란 혹은 디실란을 원료로 하는 플라즈마 CVD법에 의하여 아모르퍼스 실리콘막을 두께 50∼150nm 퇴적했다. 이때에는 아모르퍼스 실리콘막을 그대로 a-SiTFT로서 가능하는 것이 요구됨과 동시에 레이저 조사에 견디는 것도 요구된다. 본 발명자등의 식견으로는 아모르퍼스 실리콘막을 제작할 때에 기판온도를 300∼400℃로 하면 특성이 우수한 아모르퍼스 실리콘막이 얻어진다. 이 아모르퍼스 실리콘막의 위에 재차 스퍼터법에 의하여 보호 산화규소막(두께 10∼50nm)(705)을 형성했다. 그후 액티브 매트릭스 영역을 포토레지스트(706)로 덮는 등 하여 주변회로에만 레이저광을 조사했다.
이 상태에서 제7도(A)에 나타낸 바와 같이 레이저 조사를 행하였다. 사용된 레이저의 종류, 조건등은 실시예 1과 동일하게 했다. 단, 이때의 레이저의 에너지 밀도는 200∼250mJ/㎠가 보다 바람직하다. 이것은 플라즈마 CVD법에 의하여 형성된 아모르퍼스 실리콘막에는 수소가 과잉하게 포함되어 있기 때문에 강력한 레이저광이 조사되면 수소가 가스화하여 팽창하고 막이 파괴되기 때문이다. 이와 같이 실리콘막의 결정화를 행하고 결정화 영역(704)을 형성했다. 한편, 포토레지스트로 덮여 있던 부분에는 레이저광이 도달하지 않기 때문에 아모르퍼스 실리콘의 그대로였다
그후, 이들 Si막을 섬형상으로 패터닝하고, 예를들면 제7도(B)와 같이 주변회로의 섬형상 영역(707)과 액티브 매트릭스 영역의 섬형상 영역(708)을 형성했다. 또한, 이들 섬형상 영역을 덮고 스퍼터법에 의하여 산화규소막을 형성하여 이것을 게이트 절연막(709)으로 했다. 그리고, 실시예 1과 동일하게 양극산화막으로 피복된 금속 게이트 전극(710, 711, 712)을 형성했다.
이어서, 제7도(C)에 나타낸 바와 같이 N형 불순물을 영역(7l3)과 (715)에, P형 불순물을 영역(714)에 주입하고 이어서 이것에 레이저광을 조사하여 불순물이 주입된 영역을 결정화시켰다. 조건은 실시예 1과 동일하게 했다. 이 경우에는 영역(716 및 717)은 이미 제7도(A)의 단계에서 결정화되어 있으나 영역(718)은 이 공정에서도 결정화하지 않았다. 즉, 제7도의 우단의 TFT(액티브 매트릭스 영역의 TFT)는, 소스/드레인
은 결정화되었으나 활성층은 아모르퍼스 상태의 a-SiTFT이다.
최후로 TEOS의 플라즈마 CVD법에 의하여 층간절연물로서 산화규소막(두께 400∼1000nm)(719)을 퇴적하고 이어서 액티브 매트릭스 영역에는 ITP막(720)을 두께 100∼300nm 형성하여, 이것을 패터닝하여 화소 전극으로 하고 또한 층간절연물에 콘택트홀을 형성하고 그 위에 금속 배선(721∼724)을 형성했다. 이것에 의해 TFT 액티브 매트릭스형 액정표시장치를 제작했다.
이 액정표시장치에 있어서는 액티브 매트릭스 회로중의 박막 트랜지스터의 활성 영역은 주변회로중의 박막 트랜지스터의 활성 영역에 비교하여 결정성이 낮다. 액티브 매트릭스 회로중의 박막 트랜지스터의 활성 영역은 109-Ωcm 이상의 암시(暗時) 저항율의 실질적인 아모르퍼스의 실리콘막이다.
본 실시예에서 나타낸 방식을 실시예 1과 동일하게 화소의 TFT에 오프 저항에 높은 a-SiTFT를 사용하고 있지만, 실시예 1의 것은 역 스태거형인데 대해 본 실시예에서는 톱게이트형이다. 또한, 실시예 1에서는 주변회로의 TFT와 액티브 매트릭스의 TFT를 제작하는 공정은 게이트 전극 제작공정 이외는 다르기 때문에 공정수가 증가했지만 본 실시예에서는 주변회로의 TFT와 액티브 매트릭스의 TFT가 평행하여 제작되기 때문에 공정수를 절감할 수 있다.
그러나, a-SiTFT로서 적당한 Si막은 수소를 많이 함유하는 것이 요망되는데 대하여 레이저에 의하여 결정화하기 위해서는 수소함유량은 될 수 있는 한 적은 것이 바람직하다. 이와 같이 특성이 상반되기 때문에 쌍방의 조건을 될 수 있는 한 만족할 수 있는 Si막을 형성하지 않으면 안되는 것이 문제이다. 예를들면 플라즈마 CVD법이라도 ECR 플라즈마나 마이크로파 플라즈마등의 고에너지 플라즈마를 이용하여 제작된 Si막에는 결정화된 클러스터가 많이 함유되어 있기 때문에 본 실시예의 목적에는 이상적이지만 오프 저항이 약간 낮은 것이 문제이다.
(실시예 5)
제8도에 본 실시예를 나타낸다. 실시예 1 내지 4에 있어서는 TFT 영역은 분단되는 것에 의해 서로 절연되었다. 이것에 대해 본 실시예에서는 실리콘층을 일면에 형상하고 이것을 선택적으로 결정화시켜 또한 두꺼운 절연막을 사용하는 것에 의해 TFT간의 분리를 행한다고 하는 것이다.
먼저, 절연기판(80l)상에 기초 산화규소막(802)과 두께 50∼150nm의 아모르퍼스 실리콘막 또는 그것과 실질적으로 동일한 정도의 결정성이 낮은 실리콘막을 퇴적했다. 본 실시예에서는 아모르퍼스 실리콘막은 충분한 내레이저성과 고저항이 요구되기 때문에 아모르퍼스 실리콘막의 작업 조건은 실시예 4와 동일하게 했다. 그후, 전면에 두께 10∼500nm, 바람직하게는 10∼50nm의 산화규소막을 플라즈마 CVD법에 의하여 형성하고 그 일부를 에칭하는 것에 의하여 산화규소막의 두꺼운 영역(805)과 얇은 영역(806)을 형성했다. 이때에는 등법적인 에칭 방법을 이용하면 제8도(A)와 같이 단차가 완만하며 단차에 의하여 배선이 단선되는 것이 방지될 수 있었다.
이와 같은 상태에서 보론을 가볍게 도핑하고 이어서 레이저 조사에 의하여 결정화를 행하였다. 그 결과 제8도(A)에 나타낸 바와 같이 아모르퍼스 실리콘층은 일부가 결정화되어서 영역(804)으로 되고 그밖의 영역(803)은 아모르퍼스 실리콘 그대로였다. 이 영역(804)은 보론 도프에 의하여 실질적으로 진성 또는 약한 P형이 되어 있다.
이 공정은 제8도(E)에 나타낸 바와 같은 방법에 의하여 행하여도 좋다. 즉, 산화규소층을 형성한 후 그 위에 알루미늄이나 티탄, 크롬등의 레이저광을 반사하는 재료 또는 레이저광을 투과시키지 않는 재료로 두께 20∼500nm의 피막을 형성하고 이것을 패터닝한다. 그리고, 이 피막(819)을 마스크로 해서 산화규소층을 등방적으로 에칭하고 산화규소층에 있어서 두꺼운 영역(817)과 얇은 영역(8l8)을 형성한다. 그후, 이 마스크(819)가 잔존된 상태에서 레이저 조사를 해야하고 아모르퍼스 실리콘층의 선택적인 결정화를 행하여 결정화 영역(816)과 아모르퍼스 실리콘 영역(815)을 형성한다.
다음으로, 제8도(B)에 나타낸 바와 같이, 게이트 산화막(산화규소)(807)을 형성하고 양극산화물을 갖는 금속 게이트 전극(808)을 형성했다. 이 경우에는 금속 게이트의 에칭에 습식 에칭법을 채용했기 때문에 게이트 전극의 측면이 테이퍼형으로 되었다. 이와 같은 형상은 배선의 교차부에서의 단선을 방지하는데 있어 효과가 있었다.
또한, 제8도(C)에 나타낸 바와 같이 이온 도핑법에 의하여 N형 영역(809)와 P형 영역(810)을 형성하고 이것에 레이저광을 조사하여 활성화시켰다. 그후, 제8도(D)에 나타낸 바와 같이 층간절연물(811)을 퇴적하고 이것에 콘택트홀을 설치하여 금속배선(812∼814)을 형성하는 것에 의하여 회로를 완성할 수 있었다. 본 실시예에서는 기판상에 불투명한 아모르퍼스 실리콘이 많이 남기 때문에 예를들면 LCD의 액티브 매트릭스 영역에는 사용할 수 없지만 주변 회로 영역이나 이미지센서의 구동회로에는 이용할 수 있다. 본 실시예는 비교적 두꺼운(100nm 이상) 활성층이 필요하게 되는 회로에 있어서는 소자간의 분리하기 위한 단차가 작고 따라서 배선의 단선등을 현저하게 절감시키는 것이 가능하다. 특히 고밀도한 집적 회로에 있어서는 그 효과가 현저하다.
(실시예 6)
제9도에 본 실시예를 나타낸다. 본 실시예도 실시예 5와 동일하게 실리콘층을 일면에 형성하고 이것을 선택적으로 결정화시키는 것에 의해 TFT간의 분리를 행한다는 것이다. 단, 실시예 5에 이용한 것과 같은 요철이 있는 산화막을 이용하지 않기 때문에 보다 배선의 단선을 방지할 수 있다.
먼저, 절연기판(901)상에 기초 산화규소막(902)과 두께 50∼150nm의 아모르퍼스 실리콘막 또는 그것과 실질적으로 같은 정도의 결정성이 낮은 실리콘막(이하, 아모르퍼스 실리콘막으로 총칭한다.)을 퇴적했다. 본 실시예에서도 아모르퍼스 실리콘막은 충분한 내레이저성과 고저항이 요구되기 때문에 아모르퍼스 실리콘막의 제작조건은 실시예 4와 같게 했다. 이어서 아모르퍼스 실리콘막의 표면에 두께 20∼100nm 보호 산화규소층(905)을 퇴적했다. 이 산화규소층(905)은 그대로 잔치(殘置)시켜서 차후에 TFT의 게이트 절연막으로해도 좋으나 앞서 기술한 바와 같이 이와 같은 TFT에서는 이동도가 낮은 것에 주의하지 않으면 안된다. 그후, 알루미늄이나 티탄, 크롬등의 레이저광을 반사하는 재료 또는 레이저광을 투과시키지 않은 재료로 두께 20∼500nm의 피막을 형성하고 이것을 패터닝하였다. 그리고, 제9도(A)에 나타낸 바와 같이 이 피막(906)을 마스크로 하여 레이저 조사를 행하여 아모르퍼스 실리콘층의 선택적인 결정화를 행하고, 결정화 영역(904)과 아모르퍼스 실리콘 영역(903)을 형성하였다.
다음으로, 제9도(B)에 나타낸 바와 같이 새롭게 형성된 게이트 절연막상에 양극산화물을 갖는 금속 게이트 전극(907, 908)을 형성했다. 이 경우에는 금속 게이트의 에칭에 습식 에칭법을 채용했기 때문에 게이트 전극의 측면이 테이퍼형으로 되었다. 이와 같은 형상은 배선의 교차부에서의 단선을 방지하는데 있어 효과가 있었다. 이어서 포토레지스트(909)를 도포하고 이것을 패터닝하여 N채널형 TFT의 부분만이 노출되도록 했다.
또한, 포토레지스트를 마스크로 하여 N형 불순물을 주입하고 이어서 그 상태에서 레이저광을 조사하여 N형 불순물이 주입된 영역(912)을 활성화했다. 이때에는 불순물이 주입된 영역 이외의 영역에 있어서 포토 레지스트가 남아 있지 않으면 아모르퍼스 실리콘이 결정화 해버려 특히 본 실시예와 같이 소자간의 분리에 비교적 두꺼운 산화막이 사용될 수 없는 상황에서는 소자간의 리크를 초래하기 때문에 바람직하지 않다.
동일하게 채널형 TFT에 관해서도 포토레지스트(910)을 도포하여 P채널형 TFT의 부분만이 노출하도록하여 P형 불순물을 주입하고 P형 불순물 영역(913)을 형성했다. 또한 포토레지스트를 잔치시킨 채로 제9도(C)에 나타낸 바와 같이 레이저광을 조사하고 앞서 P형 불순물이 주입된 영역(913)을 활성화시켰다. 이상의 공정에 있어서는 예를들면 N형 불순물 영역(912)과 P형 불순물 영역(912)와의 사이의 영역(9l4)에는 레이저광이 조사되는 일이 없기 때문에 아모르퍼스 실리콘의 그대로이다. 따라서 그 위에 존재하는 절연피막(905)(이것은 게이트 절연막에게도 있다)상에 배선을 형성해도 이 배선에 의하여 반전층이 형성되는 일이 있어도 아모르퍼스 실리콘의 전계 이동도가 매우 작고 저항이 대단히 크기 때문에 리크 전류는 미소하며 실제로는 문제가 되지 않는다.
그후, 제9도(D)에 나타낸 바와 같이 층간절연물(915)을 퇴적하고 이것에 콘택트홀을 설치하여 금속배선(916∼918)을 형성하는 것에 의해 회로를 완성할 수 있었다. 본 실시예에서는 실시예 5와 동일하게 기판상에 불투명한 아모르퍼스 실리콘이 많이 남기 때문에 예를들면 LCD의 액티브 매트릭스 영역에는 사용할 수 없지만 주변회로 영역이나 이미지센서의 구동회로에는 이용할 수 있다. 본 실시예는 실시예 5와는 서로 다르고 게이트 전극의 단차는 거의 없으며, 따라서 배선의 단선등을 현저하게 저감시키는 것이 가능하다. 특히 고밀도한 집적회로에 있어서는 그 효과가 현저하다.
제9도(E)는 본 실시예에서 제작한 TFT 회로의 다른 단면이며 이것은 제9도(D)의 N채널 TFT의 점쇄선(A-B)의 단면이다. 도면으로 알 수 있듯이 결정화된 불순물 영역(912, 913')과 그 사이의 소자 분리 영역(914)이 동일 평면상에 있기 때문에 게이트 전극(917)은 평탄하다. 또한, 불순물 영역(913')과 게이트 전극(907)에 콘택트하는 배선(917')은 콘택트홀의 부분의 단차와 층간절연막 부분의 단차가 있어, 실시예 1과 같은 섬형상 반도체영역의 단차나 실시예 5와 같은 소자 분리를 위한 두꺼운 절연막의 단차가 존재하지 않기 때문에 보다 고밀도한 집적회로를 제조효율이 좋게 제작하는데 있어 유리하다.
(실시예 7)
소다 유리 기판상에 액티브 매트릭스를 형성한 예를 나타낸다. 기판(201)으로서는 소다 유리 기판(두께 1.1mm, 300×300mm)을 사용했다. 기판(20l)상에 Si02막(216)을 형성했다(제10도(A)). 그후 기판의 전면에 AIN, SiN 또는 A12O3로 이루어지는 막(202)을 형성했다(제10도(A)) 그후는 실시예 2와 동일하게 공정을 행하고 액티브 매트릭스를 완성했다. 즉, 기초 산화막(203)(산화규소)을 형성한 후 LPCVD법 또는 플라즈마 CVD법으로 실리콘막(204)(두께 30∼150nm, 바람직하게는 30∼50nm)을 형성하고 다시 산화규소의 보호층(205)을 형성했다.
그리고, 제10도(A)에 나타낸 바와 같이 KrF 레이저광을 조사하여 이 실리콘막(204)의 결정성을 개선시켰다. 그러나 이때에는 레이저광의 에너지 밀도는 150∼200mJ/㎠로 실시예 1의 경우보다도 약간 낮은듯하게 설정하고 또한 쇼트 수도 10회로 했다. 그 결과 이때 얻어진 실리콘막의 결정성은 실시예 1의 것보다 아모르퍼스에 가까운 것이었다. 실제로 이 상태에서 얻어지는 실리콘막의 정공의 전계 이동도는 3∼10㎠/Vs로 실시예 1의 것에 비하여 작하였다.
다음으로 보호층을 제거하여 실리콘막을 섬형상의 영역(206)에 패터닝하고 스퍼터법에 의하여 두께 및 50∼300nm, 바람직하게는 70∼150nm의 게이트 산화막(207)을 형성했다. 또한 실시예 1과 동일 요령으로 알루미늄의 게이트 전극(208)을 형성하여 그 주위를 양극산화물(209)로 피복했다. 이 형상을 제10도(B)에 나타낸다.
그후, P형의 불순물로서 붕소를 이온 도핑법으로 실리콘층에 자기정합적으로 주입하고 TFT의 소스/드레인(210, 211)을 형성하며 또한 제10도(C)에 나타낸 바와 같이 이것에 KrF 레이저광을 조사하여 이 이온도핑을 위해 결정성이 열화된 실리콘막의 결정성을 개선시켰다. 그러나 이때에는 레이저광의 에너지 밀도는 250∼300mJ/㎠로 높다싶게 설정했다. 이 때문에 이 TFT의 소스/드레인의 시트 저항은 400∼800Ω/□으로 실시예 1의 것과 동등하였다.
이와 같이, 활성층의 전계 이동도는 작았으나 이것은 액티브 매트릭스의 TFT로서 사용하기 위해서는 사정이 좋은 것이다. 즉, 온 저항도 높지만 오프 저항이 그것 이상으로 충분하게 높기 때문에 종래와 같은 보조용량을 설치할 필요가 없다. 특히, 나트륨등의 가동이온은 N채널형의 MOS에서는 리크전류의 원인으로 되었으나 본 실시예에서는 P채널형이기 때문에 하등 문제는 없다.
또한, 본 실시예에서는 최고 공정 온도가 질화규소막 또는 산화규소막 제작시의 350℃가 한계이며 그 이상의 고온에서는 소다 유리가 연화된다. 이와 같은 현저한 저온에서의 공정이 요구되는 경우이는 게이트 산화막의 결함이 문제가 된다. 실시예 1의 경우에는 기판의 내열성은 비교적 양호했기 때문에 게이트 산화막을 450℃까지의 온도에서 어닐할 수 있었으나 소다 유리 기판에서는 그것이 불가능하다. 결과적으로는 게이트 산화막 중에는 고정전하가 다수 남겨지게 된다. 이 경우의 고정전하는 주로 정(+)의 전하이다. 따라서 N채널형의 MOS에서는 이 고전전하의 영향으로 소스/드레인간의 리크가 크고 실제로는 사용할 수 없다. 그러나 P채널형의 M0S에서는 고전전하는 한계치 전압에 대해서는 영향이 있으나 액티브 매트릭스의 동작에서 불가결한 저 리크라고 하는 특성이 지켜진다. 한편, 소스/드레인은 높은 에너지의 레이저로 어닐되었기 때문에 시트저항이 작고 신호의 지연이 억제된다.
그후, 폴리이미드에 의하여 층간절연물(212)을 형성하고 이어서 화소전극(213)을 ITO에 의하여 형성했다. 그리고, 콘택트홀을 형성하여 TFT의 소스/드레인 영역에 알루미늄으로 전극(214, 215)을 형성하고 이중에서 한쪽의 전극(215)은 ITO에도 접속하도록 하였다. 최후로 수소중에서 300에서 2시간 어닐하여 실리콘의 수소화를 완료했다.
이와 같이 하여 제작된 1매의 기판상에 액티브 매트릭스를 4개 형성하고 이것을 분단하여 4매의 액티브 매트릭스 패널을 꺼냈다. 본 실시예에서 얻어진 액티브 메트릭스에는 주변회로가 부속되어 있지 않기 때문에 주변회로는 구동용의 IC를 TAB 등의 방법으로 접속하지 않으면 안된다. 그러나 기판이 종래의 a-SiTFT-AMILCD에서 사용되고 있던 무알칼리 유리기판 보다도 저가인 소다 유리이기 때문에 단가적으로는 충분히 채산이 맞는다. 특히 대화면에서 고정밀 채색의 패널에는 본 실시예에서 제작된 패널이 적합하였다. 제11도에 얻어진 액티브 매트릭스의 개략도를 나타낸다. (952)가 액티브 매트릭스이며 (951)은 주변회로이다. 주변회로(951)는 드라이버 TFT와 스프트 레지스터를 갖는다. (953)은 액티브 매트릭스의 화소이며, (956)은 액티브 매트릭스의 TFT, (954)는 액정층, (955)는 보조용량이다.
예를들면, 종래의 a-SiTFT에서는 이동도가 0.5∼1.0㎠/Vs 정도였기 때문에 행수가 1000을 넘는 대규모의 매트릭스에는 사용할 수 없었다. 그러나, 본 실시예에서는 a-Si 보다도 3∼10배나 이동도가 크기 때문에 하등 문제가 없을 뿐 아니라 아날로그적인 계조표시에도 충분하게 반응할 수 있다.
또한, 게이트선도 데이터선도 알루미늄이기 때문에 특히 대각이 20인치를 넘는 것과 같은 큰 화면에서는 신호의 지연이나 감퇴가 현저하게 저감될 수 있다.
(실시예)
(실시예 8)
본 발명에 의해서 TFT를 제작하는 예를 제12도에 나타낸다.
먼저 기판(코닝 7059, 300mm×300mm 또는 100mm×100mm)(1101)상에 두께 1, 000∼2, 000Å의 질화 알루미늄막(1102)을 반응성 스퍼터법에 의하여 퇴적하였다. 알루미늄을 타겟으로 하여 질소와 알곤의 분위기에서 스퍼터링을 행하였다. 질소의 비율을 20% 이상으로 하면 양호한 열전도성을 갖는 피막이 얻어졌다. 스퍼터시의 압력은 1×10-4∼1×10-2Torr에서 바람직한 결과를 얻었다. 성막(成膜) 속도는 20∼200Å/분이었다. 또한, 성막시에는 기판온도를 100∼500℃로 상승시켜도 좋다.
질화 알루미늄막(1102)은 기판의 양면에 형성했다. 이것은 기판중에 함유되어 있는 또는 출하후에 표면에 부착된 나트륨둥의 이 원소가 TFT의 특성을 열화시키지 않도록 봉쇠하는 의미와 아울러 기판을 강화하여 표면에 상처가 나기 어렵게 하는 효과가 있다. 특히 TFT를 액티브 매트릭스 방식의 액정표시장치에 사용하면 TFT가 설치되어 있지 않은 면은 외부 환경과 접하지만 이면에는 미세한 상처가 나기 쉽고 이와 같은 상처는 광(光)을 난반사하여 화면을 어둡게 한다. 질화 알루미늄막 성막후 TFT를 형성하는 면에 기초 산화막(1103)으로써 두께 1000∼3000Å 산화규소막을 형성하였다. 이 산화막의 형성 방법으로써는 산소 분위기중의 스퍼터법이나 TEOS를 산소 분위기의 플라즈마 CVD법으로 분해 퇴적한 막을 450∼650℃에서 어닐해도 좋다.
그후, 플라즈마 CVD법이나 LPCVD법에 의해서 아모르퍼스형의 실리콘막을 300∼1500Å, 바람직하게는 500∼1000Å 퇴적하고, 이것을 패터닝하여 섬형상 실리콘영역(1104)을 형성하였다. 그리고 두께 200∼1500Å, 바람직하게는 500∼l000Å의 산화규소를 형성하였다. 이 산화규소막은 게이트, 절연막으로써도 기능한다. 그 때문에 그 제작에는 충분한 주의가 필요하다. 여기에서는 TEOS를 원료로 하여 산소와 아울러 기판 온도 150∼400℃, 바람직하게는 200∼250℃에서 RF 플라즈마 CVD법으로 분해·퇴적하였다. TEOS와 산소의 압력비는 1: 1∼1 : 3, 또한, 압력은 0.05∼0.5torr, RF 파워는 100∼250W로 하였다. 또는, TEOS를 원료로 하여 오존가스와 아울러 감압 CVD법 혹은 상압 CVD법에 의하여 기판온도를 150∼400℃, 바람직하게는 200∼250℃로 하여 형성하였다. 성막후 산소 혹은 오존의 분위기에서 300∼500℃에서 30∼60분 어닐하였다.
그리고, 제12도(A)에 나타낸 바과 같이 KrF 액시머 레이저(파장 248nm, 펄스폭 20nsec)를 조사하여 실리콘 영역(1104)를 결정화시켰다. 레이저 에너지 밀도는 200∼400mJ/㎠, 바람직하게는 250∼300mJ/㎠로 하고 또한, 레이저 조사시에는 기판을 300∼500℃로 가열하였다. 이와 같이 하여 형성된 실리콘막(1104)의 결정성을 라만 산란분광법에 의해서 조사해 본 바 단결정 실리콘의 피크(521cm-1)와는 달라서 515cm-1부근에 비교적 브로드한 피크가 관측되었다. 그후 수소중에서 350℃에서 2시간 어닐하였다.
그후, 두께 2000Å∼5μm의 알루미늄막을 전자빔 증착법에 의해서 형성하여 이것을 패터닝하여 게이트 전극(1106)을 형성하였다. 알루미늄에는 실리콘을 0.5∼2% 도핑해 두어도 좋다. 다음으로 기판을 pH≒7, 1∼3%의 주석산의 에틸렌 글리콜 용액에 담그고 백금을 음극, 이 알루미늄의 게이트 전극을 양극으로 하여 양극산화를 행하였다. 양극산화는 최초 일정전류로 220V까지 전압을 올리고 그 상태에서 한 시간 유지하여 종료하였다. 본 실시예에서는, 정전 전류 상태에서는 전압의 상승속도는 2∼5V/분이 적당하였다. 이와 같이하여 두께 2000Å의 양극산화물(1107)를 형성하였다.(제12(B))
그후, 이온 도핑법(플라즈마 도핑법이라고도 한다)에 의해서 각 TFT의 섬형상 실리콘막중에 게이트 전극부를 마스크로 하여 자기정합적으로 불순물(인)을 주입하였다. 도핑가스로써는 포스핀(PH3)를 이용하였다. 도우즈량은 2∼8×1015cm-2로 하였다.
또한, 제12도(C)에 나타낸 바와 같이 KrF 엑시머 레이저(파장 248nm, 펄스폭 20nsec)를 조사하여 상기 불순물 영역의 도입에 의하여 결정성이 열화된 부분의 결정성을 개선시켰다. 레이저의 에너지 밀도는 l50∼400mJ/㎠, 바람직하게는 200∼250mJ/㎠이였다. 이렇게 하여 N형 불순물(인) 영역(1108, 1109)를 형성하였다. 이들 영역의 시트저항은 200∼800Ω/?이었다.
그후 전면에 층간절연물(1110)로 하여 TEOS를 원료로 하여 이것과 산소와의 플라즈마 CVD법, 혹은 오존과의 감압 CVD법 또는 상압 CVD법에 의하여 산화규소막울 두께 3000Å 형성하였다. 기판온도는 150∼400℃, 바람직하게는 200℃∼300℃로 하였다. 성막후, 표면의 평탄성을 얻기 위하여 이 산화규소막을 기계적으로 연마하였다. 또한 스퍼터법에 의하여 ITO 피막을 퇴적하고 이것을 패터닝하여 화소전극(1111)으로 하였다.(제12도(D)). 그리고, 제12도(E)에 나타낸 바와 같이 TFT의 소스/드레인에 콘택트홀을 형성하고 크롬 또는 질화 티탄의 배선(1112, 1113)을 형성하고 배선(1113) 화소전극(1111)에 접속시켰다. 최후로 수소중에서 200∼300℃에서 0.1∼2시간 어닐하여 실리콘의 수소화를 완료하였다. 이와 같이 하여 TFT가 완성했다. 동시에 제작된 다수의 TFT를 매트릭스형으로 배열시켜서 액티브 매트릭스형 액정표시장치로 했다.
(실시예 9)
본 발명에 의하여 TFT를 제작하는 예를 제13도에 나타낸다. 먼저, 기판(코닝 7059)(401)상에, 두께 l000∼2000Å의 질화 알루미늄막(400)를 반응성 스퍼터법에 의하여 퇴적하였다. 알루미늄을 타겟으로 하여 질소와 알곤의 분위기에서 스퍼터링을 행하였다. 질소의 비율은 20% 이상으로 하면 양호한 열 전도성을 갖는 피막이 얻어졌다. 스퍼터식의 압력은 1×10-4∼l×10-2torr에서 바람직한 결과가 얻어졌다. 성막 속도는 20∼200Å/분이었다. 또한, 성막시에는 기판온도를 l00∼500℃에서 어닐하여도 좋다.
다음에, 기초 산화막(403)으로 해서 1000Å∼3000Å의 산화규소막을 형성했다. 이 산화막의 형성방법으로는 산소 분위기 중에서 스퍼터법이나 TEOS를 산소 분위기 중의 플라즈마 CVD법에 의해 분해, 퇴적한 막을 450∼650℃로 어닐하는 것도 좋다.
그후, 플라즈마 CVD법이나 LPCVD법에 의하여 아모르퍼스형의 실리콘막을 1000∼3000Å, 바람직하게는 l000∼1500Å 퇴적하고, 600℃ 질소 분위기 중에서 48시간 어닐하였다. 이렇게 하여 얻어진 결정성 실리콘막을 패터닝하여 섬형상 실리콘 영역(404)을 형성하였다. 그리고, 게이트(407)로 하여 두께 200∼1500Å, 바람직하게는 500∼1000A의 산화규소를 형성하였다. 그리고, 두께 2000Å∼5μm의 알루미늄막을 전자빔 증착법에 의하여 형성하고 이것을 패터닝하여 또한 (실시예 8)과 동일한 조건에서 양극산화처리를 실시하여 게이트 전극(409) 및 배선(408)을 형성하였다. 그후, 이온도핑법(플라즈마 도핑법이라고도 한다)에 의해서 TFT의 섬형상 실리콘막중에 게이트 전극부를 마스크로 하여 자기정합법으로 불순물(인)을 이용하였다. 도우즈량은 2∼8×1015cm-2로 하였다.
또한, KrF 엑시머 레이저(파장 248nm, 펄스폭 20nsec)를 조사하여 상기 불순물 영역의 도입에 의해 결정성이 열화된 부분의 결정성을 개선시켰다. 레이저의 에너지 밀도는 150∼400mJ/㎠, 바람직하게는 200∼250mJ/㎠이었다. 이렇게 하여 N형 불순물(인) 영역(405, 406)을 형성하였다. 이들 영역의 시트 저항은 200∼ 800Ω/?이었다(제13도(A)).
그후, 전면에 층간절연물(410)로서 플라즈마 CVD법 또는, 감압 CVD법 혹은 상압 CVD법에 의하여 산화규소막을 두께 3000Å 형성하였다. 이어서 포토레지스트(411)로 선택적으로 형성하였다. 이와 같은 포토레지스트는 배선이 교차되는 부분 또는 배선에 콘택트를 설치하게 되는 부분에 형성하면 좋다(제13도(B)).
그리고, 제13도(C)에 나타낸 바와 같이 포토레지스트(411)를 마스크로 하여 층간절연물(410), 게이트 절연물(407), 또한 기초 산화규소막(403)을 에칭하였다. 기초 산화규소막은 에칭되었으나 질화 알루미늄막이 스퍼터로 되어서 기판은 에칭되지 않았다. 이 때문에 평탄한 표면이 얻어졌다(제13도(C)).
그리고, 배선 재료로서 티탄막(두께 2000Å∼5μm)을 형성하고 이것을 패터닝하여 TFT의 소스, 드레인에 접속되는 배선(412, 413)을 형성하였다. 이어서 ITO를 선택적으로 형성하여 화소전극(414)으로 하였다. 최후로 이와 같이 하여 처리된 기판을 1기압, 350℃의 수중에서 30분간 어닐하여 수소화를 완료하였다. 이와 같이 하여, TFT가 완성되었다. 동시에 제작된 다수의 TFT를 매트릭스형으로 배열시켜서 액티브 매트릭스형 액정표시장치로 했다.
(실시예 10)
본 발명에 의해서 TFT를 제작하는 예를 제14도에 나타낸다. 먼저 기판(코닝 7059)(601)상에, 두께 2000∼4000Å의 질화 알루미늄막(602)를 반응성 스퍼터법에 의하여 퇴적하였다. 알루미늄을 타겟으로 하여 질소와 알곤의 분위기에서 스퍼터링을 행하였다. 질소의 비율은 20% 이상으로 하면 양호한 열 전도성을 갖는 피막이 얻어졌다. 스퍼터시의 압력은 1×10-4∼1×10-2torr에서 바람직한 결과가 얻어졌다. 성막 속도는 20∼200Å/분이었다 또한, 성막시에는 기판온도를 100∼500℃로 상승시켜도 좋다.
다음으로 기초 산화막(603)으로 하여 두께 1000∼2000Å의 산화규소막을 형성하였다. 이 산화막의 형성 방법으로서는 산소 분위기 중에서의 스퍼터법이나 TEOS를 산소 분위기의 플라즈마 CVD법으로 분해 퇴적된 말을 450∼650℃에서 어닐해도 좋다.
그후, 플라즈마 CVD법이나 LPCVD법에 의해서 아모르퍼스형의 실리콘막을 100∼3000Å, 바람직하게는 l000∼1500Å 퇴적하고 600℃의 질소 분위기 중에서 48시간 어닐하였다. 이와 같이 하여 얻어진 결정성 실리콘막을 패터닝하여 섬형상 실리콘 영역(604)을 형성하였다. 그리고, 게이트 절연막(605)으로 하여 두께 200∼1500Å, 바람직하게는 500∼1000Å의 산화규소를 형성하였다. 그리고, 두께 2000Å∼5μ m의 알루미늄막을 전자빔 증착법에 의하여 형성하고 이것을 패터닝하여 또한 (실시예 8)과 동일 조건에서 양극산화처리를 실시하여 게이트 전극(606) 및 배선(607)을 형성하였다(제14도(A)).
그후, 이온 도핑법(플라즈마 도핑법이라고도 한다)에 의해서 TFT의 섬형상 실리콘막중에 게이트 전극부를 마스크로 하여 자기정합적으로 불순물(인)을 주입하였다. 도핑 가스로서는 포스핀(PH3)을 이용하였다. 도우즈량은 2∼8×1015cm-2로 하였다(제14도(B)).
그리고, 기초 산화규소막(603)을 에칭하였다. 에칭은 질화 알루미늄막(602)이 스토퍼로 되어서 멈추었다. 이 상태에서 KrF 엑시머 레이저(248nm, 펄스폭 20nsec)를 조사하여 상기 불순물 영역의 도입에 의해서 결정성이 열화된 부분의 결정성을 개선시켰다. 레이저의 에너지 밀도는 100∼400mJ/㎠, 바람직하게는 100∼150mJ/㎠이있다. 인이나 불소를 함유한 산화규소막은 자외광을 흡수하기 때문에 (실시예 8)과 같이 쓰루도핑 후에 계속해서 레이저 어닐을 행하기 위해서는 강력한 레이저광이 필요하였다. 그러나, 본 실시예에서는 도핑후에 산화규소막(게이트 절연막)이 제거되어 있으면 레이저의 에너지는 적어도 좋았다. 이 때문에 레이저 처리의 쓰루 풋을 형성시킬 수 있었다.
이와 같이 하여 N형 불순물(인) 영역(608, 609)을 형성하였다. 이들 영역의 시트저항은 200∼800Ω/?이있다(제14도(C)).
그후, 전면에 층간절연물(610)로서 플라즈마 CVD법, 혹은 감압 CVD법 또는 상압 CVD법에 의해서 산화규소막을 두께 2000∼3000Å 형성하고 배선 재료로서 알루미늄막(두께 2000Å∼5μm)을 형성하며 이것을 패터닝하여 TFT의 소스, 드레인에 접속되는 배선(611, 612)을 형성하였다. 배선(612)과 배선(607)은 도면에 나타낸 바와 같이 교차된다(제14도(C)).
최후로, 이와 같이 하여 처리된 기판을 1기압, 350℃의 수소중에서 30분간 어닐하여 수소화를 완료하였다. 이와 같이 하여 TFT가 완성되었다. 동일하게 불순물 영역에 붕소를 도핑하여 P채널형의 TFT도 제작하고 CMOS 회로를 제작하였다. N채널형, P채널형의 전형적인 전계효과 이동도는 가각 80∼150㎠/Vs, 40∼100㎠/Vs이었다 또한, 이 TFT에서 제작된 시프트 레지스터는 드레인 전압 17V에 있어서 11MHz2에서 동작하는 것이 확인되었다.
또한, 게이트나 드레인에 장시간(∼96시간)에 걸쳐서 고전압(20V)은 인가해도 특성의 열화는 적었다. 이것은 TFT에서 국소적으로 발생된 열이 속히 방산되어 반도체피막이나 게이트 절연막과의 계면으로부터의 수소의 이탈이 억제되었기 때문이다.
(실시예 11)
제2도(A) 내지 제2도(E)에 나타낸 공정에 의해서 소다 유리 기판(20l) 상에 액티브 매트릭스를 형성하였다. 기판(20l)의 전면에 산화규소(203)보다도 열전도도가 높은 절연막(202)을 형성하였다. 본 실시예에서는 막(202)은 질화 알루미늄막인 것이다. 질화 알루미늄막(202)은 (실시예 8)과 동일 조건하에서 스퍼터법으로 형성하였다. 이어서, 기초 산화규소막(203)을 (실시예 2)와 동일하게 형성하였다. 그후는 (실시예 2)와 동일의 공정에 의해서 (제2도(E))에 나타낸 TFT를 형성하였다.
(실시예 12)
제15도(A)∼제15(D)에 나타낸 공정에 의해서 코닝 7059 기판(701)상에, 주변회로용 레이저 결정화 설리콘 TFT와 액티브 매트릭스용 아모르퍼스 실리콘 TFT를 형성하였다. 기판(701)상에, 산화규소(702) 보다도 열전도도가 높은 절연막(725)를 형성하였다.
본 실시예에서는 막(725)은 질화 알루미늄막이다. 질화 알루미늄막(725)은 (실시예 8)과 동일의 조건하에서 스퍼터법으로 형성하였다.
이어서, 기초 산화규소막(702)을 두께 20∼200nm 퇴적하였다. 그후는 (실시예 4)와 동일의 공정을 행하고 제15도(D)에 나타낸 TFT를 형성하였다.
(실시예 13)
제16도(A)∼제16도(E)에 나타낸 공정에 의해서 TFT를 형성하였다. 절연기판(901)상에, 산화규소(902) 보다도 열전도도가 큰 절연막(925)을 형성하였다. 본 실시예에서는 막(925)은 질화 알루미늄막인 것이다. 질화 알루미늄막(925)은 (실시예 8)과 동일 조건하에서 스퍼터법으로 형성하였다. 이어서, 기초 산화규소막(902)을 형성하였다. 그후는 (실시예 6)과 동일의 공정을 행하여 제16도(E)에 나타낸 TFT를 형성하였다.
(실시예 14)
제17도(A)∼제17도(E)에 나타낸 공정에 의해서 TFT를 형성하였다. 절연기판(801)상에, 산화규소 보다도 열전도도가 큰 절연막(825)을 형성하였다. 본 실시예에서는 막(825)은 질화 알루미늄막인 것이다. 질화 알루미늄막(825)은 (실시예 8)과 동일 조건하에서 스퍼터법으로 형성하였다. 이어서, 기초 산화규소막(802)을 형성하였다. 그후는 (실시예 5)와 동일의 공정을 행하여 제17도(D)에 나타낸 TFT를 형성하였다.
본 발명에 의해서 장시간의 전압 인가에 대해서도 충분한 신뢰성을 나타내는 신뢰성이 높은 TFT를 제작할 수 있었다. 이와 같이 본 발명은 공업적 가치가 큰 발명이지만 특히 대면적 기판상에 TFT를 형성하고 이것을 액티브 매트릭스나 구동회로에 이용하는 것에 의한 산업상의 인팩트는 크다.
본 발명에 의해서 저온에서 극히 제조효율 좋게 TFT를 제작할 수 있었다. 그리고, 실시예에 있어서 나타낸 바와 같이 본 발명을 이용하여 여러가지 LCD를 형성할 수 있었다. 이것은 본 발명에서는 TFT가 필요로 하는 특성을 자유로이 설정할 수 있기 때문이다.
실시예에서는 나타내지 않았지만 본 발명은 단결정 IC나 그밖의 IC상에 다시 반도체 회로를 쌓아올린다고 하는 이른바 입체 IC를 형성하는 것에 이용해도 좋다. 또한 실시예에서는 주로 각종 LCD에 본 발명을 사용하는 예를 나타냈지만 그밖의 절연기판상에 형성하는 것이 요구되는 회로, 예를들면 이미지센서등에 있어서도 본 발명이 실시할 수 있는 것은 말할 것도 없다.

Claims (24)

  1. 절연기판상에 반도체피막을 형성하는 공정과, 상기 반도체피막상에 투명한 보호피막을 형성하는 공정과, 상기 보호피막을 제거하여 반도체피막의 표면을 노출시키는 공정과, 상기 반도체피막에 펄스 레이저광 또는 그것과 동일한 강광(强光)을 조사함에 의해 결정화시키는 공정과, 상기 반도체피막상에 게이트 절연막으로서 기능하는 절연피막을 형성하는 공정과, 상기 절연피막상에 금속원소를 주성분으로 하는 제1의 배선을 형성하는 공정과, 상기 제1의 배선을 주된 마스크로 하여 자기정합적으로 고속 이온을 조사하는 공정과, 상기 이온 조사후, 상기 제1의 배선을 주된 마스크로 하여 펄스 레이저광 또는 그것과 동일한 강한 광을 조사하는 공정을 갖는 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  2. 제1항에 있어서, 절연기판과 반도체피막의 사이에는 질화규소 또는 산화 알루미늄 또는 질화 알루미늄을 구된 성분으로 하는 절연피막이 형성되어 있는 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  3. 제1항에 있어서, 절연기판이 소다 유리 또는 무알칼리 유디 또는 코닝 7059 유리인 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  4. 제1항에 있어서, 제1의 배선에 전해 용액중에서 통전하는 것에 의해 양극산화막을 형성하는 공정을 갖는 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  5. 제1항에 있어서, 절연기판과 반도체피막의 사이에는 질화규소, 산화 알루미늄 및 질화 알루미늄으로부터 선택된 재료로 이루어지는 절연피막과 산화규소막의 다층이 형성되어 있는 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  6. 제5항에 있어서, 상기 질화규소 산화 알루미늄 및 질화 알루미늄으로부터 선택된 재료로 이루어지는 절연피막은 300∼3000Å의 두께인 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  7. 제5항에 있어서, 상기 산화규소막은 300∼3000Å의 두께인 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  8. 제1항에 있어서, 상기 강광이 할로겐 적외선 램프광인 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  9. 절연기판상에 형성되고 알루미늄을 주성분으로 하는 금속재료를 게이트 전극·배선으로서 갖는 복수의 박막 트랜지스터를 갖는 액티브 매트릭스 회로에서, 상기 액티브 매트릭스부 중의 박막 트랜지스터의 활성영역은 펄스 레이저광 또는 그것과 동일한 강광이 조사되어서 결정화되고 또한 소스/드레인 영역은 P형의 도전형이며, 또한 P형 불순물 도입후 펄스 레이저광이 조사된 것을 특징으로 하는 박막형 반도체장치.
  10. 제9항에 있어서, 절연기판은 적어도 질화규소 혹은 산화 알루미늄 또는 질화 알루미늄으로 이루어지는 층을 갖는 피막에 의하여 피복된 소다 유리 또는 무알칼리 유리인 것을 특징으로 하는 박막형 반도체장치.
  11. 제9항에 있어서, 상기 강광이 할로겐 적외선 램프광인 것을 특징으로 하는 박막형 반도체장치.
  12. 절연기판상에 형성되고 알루미늄을 주성분으로 하는 금속재료를 게이트 전극. 배선으로서 갖는 복수의 박막 트랜지스터를 갖는 액티브 매트릭스 회로 및 주변 구동회로를 갖는 장치에 있어서 상기 주변 구동회로 중의 박막 트랜지스터의 활성영역은 펄스 레이저광 또는 그것과 동등한 강광이 조사된 결정성 실리콘이며, 액티브 매트릭스 회로중의 박막 트랜지스터의 활성영역은 아모르퍼스 혹은 그것과 동등한 낮은 결정성 또는 주변회로와 비교하여 낮은 정도의 결정성을 갖는 것을 특징으로 하는 박막형 반도체장치.
  13. 절연기판상에 아모르퍼스 혹은 그것과 동등한 결정성이 낮은 실리콘막을 형성하는 공정과, 상기 실리콘막에 선택적으로 레이저광 또는 그것과 동일한 강광을 조사하는 것에 의해 상기 실리콘막 일부의 결정성을 높이는 공정과, 알루미늄을 주성분으로 하는 게이트 전극을 형성하는 공정과, 상기 게이트 전극을 마스크로 하여 레이저광 또는 그것과 동일한 강광을 조사하여 결정성이 높은 실리콘막을 얻는 공정을 거치는 것에 의해, 1매의 기판상에 아모르퍼스 실리콘 TFT와 결정성 실리콘 TFT를 동시에 얻는 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  14. 제13항에 있어서, 상기 강광이 할로겐 적외선 램프광인 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  15. 절연기판상에 형성돠고, 알루미늄을 주성분으로 하는 금속재료를 게이트 전극으로 하여 펄스 레이저광 또는 그것과 동등한 펄스광을 조사하는 것에 의해 얻어진 게이트 전극하의 활성층과 그것에 인접된 불순물 영역을 갖는 박막 트랜지스터를 적어도 둘을 갖는 회로에서, 상기 박막 트랜지스터는 아모르퍼스 혹은 그것과 동등한 낮은 결정성을 갖는 실리콘 반도체에 의하여 분리되어 있는 것을 특징으로 하는 박막형 반도체장치.
  16. 제15항에 있어서, 상기 동일한 펄스광이 할로겐 적외선 램프광인 것을 특징으로 하는 박막형 반도체장치.
  17. 절연기판상에 아모르퍼스 또는 그것과 동등한 결정성이 낮은 실리콘막을 형성하는 공정과, 상기 실리콘막에 선택적으로 레이저광 또는 그것과 동일한 강광을 조사하는 것에 의해 상기 실리콘막의 일부의 결정성을 높이는 공정과, 알루미늄을 주성분으로 하는 게이트 전극을 형성하는 공정과, 상기 게이트 전극 및 패터닝된 마스크재를 마스크로 하여 선택적으로 N형 또는 P형의 한쪽, 또는 쌍방의 불순물을 주입하는 공정과, 상기 불순물이 주입된 영역과 실질적으로 동일영역에만 레이저광 또는 그것과 동일의 강광을 조사하여 결성성이 높은 실리콘막을 얻는 공정을 갖는 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  18. 제17항에 있어서, 상기 강광이 적외선 램프광인 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  19. 제18항에 있어서, 상기 레이저광 또는 상기 강광을 조사할 때에, 상기 기판을 100∼500℃에서 가열하는 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  20. 절연기판상에 아모르퍼스 혹은 그것과 동등한 결정성이 낮은 실리콘막을 형성하는 공정과, 상기 실리콘막상에 두꺼운 절연막을 형성하는 공정과, 상기 절연막을 선택적으로 에칭하여 상기 절연막이 제거된 또는 상기 절연막이 얇은 영역을 형성하는 공정과, 레이저광 또는 그것과 동일한 강광을 조사하는 것에 의하여 상기 절연막이 제거된 혹은 얇은 영역 하부의 상기 실리콘막의 결정성을 높이는 공정과, 알루미늄을 주성분으로 하는 게이트 전극을 형성하는 공정과, 상기 게이트 전극 및 상기 두꺼운 절연막을 마스크로 하여 선택적으로 N형 또는 P형의 한쪽 혹은 쌍방의 불순물을 주입하는 공정과, 레이저광 또는 동일한 강광을 조사하여 상기 불순물이 주입된 영역의 활성화를 행하는 공정을 갖는 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  21. 제20항에 있어서, 상기 강광이 할로겐 적외선 램프광인 것을 특징으로 하는 박막형 반도체장치의 제작방법.
  22. 기판상에 질화 알루미늄을 주성분으로 하는 제1의 피막을 형성하는 공정과, 상기 제1의 피막상에 직접 또는 간접으로 실리콘을 주성분으로 하는 제2의 피막을 형성하는 공정과, 상기 제2의 피막상에 직접 또는 간접으로 금속 혹은 반도체의 배선을 형성하는 공정을 갖는 것을 특징으로 하는 박막형 반도제장치의 제작방법.
  23. 기판상에 질화 알루미늄 주성분으로 하는 제1의 피막과, 상기 제1의 피막상에 직접 또는 간접으로 실리콘을 주성분으로 하는 제2의 피막과, 상기 제2의 피막상에 직접 또는 간접으로 금속 혹은 반도체의 배선을 갖는 것을 특징으로 하는 박막형 반도체장치.
  24. 기판상에 산화규소막과 산화규소상에 박막 트랜지스터를 갖는 것을 특징으로 하는 박막형 반도체 장치에 있어서, 산화규소에 비하여 높은 열전도를 갖는 투광성 피막을 그 기판과 그 산화규소의 사이에 갖는 것을 특징으로 하는 박막형 반도체창치.
KR1019930012642A 1992-07-06 1993-07-06 박막형 반도체 장치 및 그 제작방법 KR970010652B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP20193292 1992-07-06
JP92-201932 1992-07-06
JP21832492 1992-07-24
JP92-218324 1992-07-24
JP93-45786 1993-02-10
JP4578693 1993-02-10

Publications (2)

Publication Number Publication Date
KR940006285A KR940006285A (ko) 1994-03-23
KR970010652B1 true KR970010652B1 (ko) 1997-06-30

Family

ID=27292382

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930012642A KR970010652B1 (ko) 1992-07-06 1993-07-06 박막형 반도체 장치 및 그 제작방법

Country Status (3)

Country Link
US (1) US5583369A (ko)
KR (1) KR970010652B1 (ko)
CN (6) CN1052568C (ko)

Families Citing this family (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6964890B1 (en) 1992-03-17 2005-11-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
US5424244A (en) * 1992-03-26 1995-06-13 Semiconductor Energy Laboratory Co., Ltd. Process for laser processing and apparatus for use in the same
KR100333153B1 (ko) * 1993-09-07 2002-12-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
US5719065A (en) 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
JPH07109573A (ja) * 1993-10-12 1995-04-25 Semiconductor Energy Lab Co Ltd ガラス基板および加熱処理方法
KR100291971B1 (ko) 1993-10-26 2001-10-24 야마자끼 순페이 기판처리장치및방법과박막반도체디바이스제조방법
TW299897U (en) * 1993-11-05 1997-03-01 Semiconductor Energy Lab A semiconductor integrated circuit
JP3254072B2 (ja) * 1994-02-15 2002-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5620906A (en) 1994-02-28 1997-04-15 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device by introducing hydrogen ions
JP3402400B2 (ja) 1994-04-22 2003-05-06 株式会社半導体エネルギー研究所 半導体集積回路の作製方法
US6747627B1 (en) 1994-04-22 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Redundancy shift register circuit for driver circuit in active matrix type liquid crystal display device
WO1995034916A1 (fr) * 1994-06-15 1995-12-21 Seiko Epson Corporation Fabrication d'un equipement a semi-conducteurs a couches minces, equipement a semi-conducteurs a couches minces, afficheur a cristaux liquides et equipement electronique
EP0720223B1 (en) * 1994-12-30 2003-03-26 STMicroelectronics S.r.l. Process for the production of a semiconductor device having better interface adhesion between dielectric layers
US5814529A (en) 1995-01-17 1998-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for producing a semiconductor integrated circuit including a thin film transistor and a capacitor
US6933182B1 (en) 1995-04-20 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device and manufacturing system thereof
JP3883592B2 (ja) * 1995-08-07 2007-02-21 株式会社半導体エネルギー研究所 レーザ照射方法および半導体作製方法および半導体装置の作製方法および液晶電気光学装置の作製方法
US5763904A (en) * 1995-09-14 1998-06-09 Kabushiki Kaisha Toshiba Non-single crystal semiconductor apparatus thin film transistor and liquid crystal display apparatus
JP3444053B2 (ja) * 1995-10-13 2003-09-08 ソニー株式会社 薄膜半導体装置
JP3581459B2 (ja) * 1995-10-24 2004-10-27 株式会社ルネサステクノロジ 半導体記憶装置
JPH09146108A (ja) 1995-11-17 1997-06-06 Semiconductor Energy Lab Co Ltd 液晶表示装置およびその駆動方法
TW439003B (en) * 1995-11-17 2001-06-07 Semiconductor Energy Lab Display device
US6800875B1 (en) 1995-11-17 2004-10-05 Semiconductor Energy Laboratory Co., Ltd. Active matrix electro-luminescent display device with an organic leveling layer
TW309633B (ko) 1995-12-14 1997-07-01 Handotai Energy Kenkyusho Kk
JPH09307116A (ja) * 1996-05-20 1997-11-28 Sharp Corp 絶縁ゲート型電界効果半導体装置及びその製造方法
TW334582B (en) * 1996-06-18 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabtricating same
US5856775A (en) * 1996-06-18 1999-01-05 Pico Systems, Inc. Programmable thin film filament resistor and method of constructing same
US5831318A (en) * 1996-07-25 1998-11-03 International Rectifier Corporation Radhard mosfet with thick gate oxide and deep channel region
JP3607016B2 (ja) 1996-10-02 2005-01-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法、並びに携帯型の情報処理端末、ヘッドマウントディスプレイ、ナビゲーションシステム、携帯電話、カメラおよびプロジェクター
JPH10135475A (ja) * 1996-10-31 1998-05-22 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US5985700A (en) * 1996-11-26 1999-11-16 Corning Incorporated TFT fabrication on leached glass surface
US6372592B1 (en) * 1996-12-18 2002-04-16 United States Of America As Represented By The Secretary Of The Navy Self-aligned MOSFET with electrically active mask
US6331722B1 (en) * 1997-01-18 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Hybrid circuit and electronic device using same
US6297135B1 (en) * 1997-01-29 2001-10-02 Ultratech Stepper, Inc. Method for forming silicide regions on an integrated device
US6291837B1 (en) * 1997-03-18 2001-09-18 Semiconductor Energy Laboratory Co., Ltd. Substrate of semiconductor device and fabrication method thereof as well as semiconductor device and fabrication method thereof
US6163055A (en) * 1997-03-24 2000-12-19 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and manufacturing method thereof
JPH10268360A (ja) * 1997-03-26 1998-10-09 Semiconductor Energy Lab Co Ltd 表示装置
US6927826B2 (en) 1997-03-26 2005-08-09 Semiconductor Energy Labaratory Co., Ltd. Display device
JP3856901B2 (ja) 1997-04-15 2006-12-13 株式会社半導体エネルギー研究所 表示装置
JP4302194B2 (ja) * 1997-04-25 2009-07-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3390633B2 (ja) 1997-07-14 2003-03-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6107641A (en) * 1997-09-10 2000-08-22 Xerox Corporation Thin film transistor with reduced parasitic capacitance and reduced feed-through voltage
TW408351B (en) * 1997-10-17 2000-10-11 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7202497B2 (en) * 1997-11-27 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4014710B2 (ja) 1997-11-28 2007-11-28 株式会社半導体エネルギー研究所 液晶表示装置
WO1999031719A1 (fr) * 1997-12-17 1999-06-24 Matsushita Electric Industrial Co., Ltd. Couche mince de semi-conducteur, son procede et son dispositif de fabrication, composant a semi-conducteur et son procede de fabrication
US6346451B1 (en) 1997-12-24 2002-02-12 Philips Electronics North America Corporation Laterial thin-film silicon-on-insulator (SOI) device having a gate electrode and a field plate electrode
JP2000012950A (ja) * 1998-04-23 2000-01-14 Matsushita Electron Corp 半導体レ―ザ装置
JPH11307782A (ja) 1998-04-24 1999-11-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6278502B1 (en) 1998-09-28 2001-08-21 International Business Machines Corporation Pixel capacitor formed from multiple layers
US6656779B1 (en) 1998-10-06 2003-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor apparatus having semiconductor circuits made of semiconductor devices, and method of manufacture thereof
US6617644B1 (en) 1998-11-09 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US6909114B1 (en) 1998-11-17 2005-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having LDD regions
US6365917B1 (en) 1998-11-25 2002-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6506635B1 (en) 1999-02-12 2003-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method of forming the same
US7402467B1 (en) * 1999-03-26 2008-07-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6475836B1 (en) 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW517260B (en) * 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
JP3447619B2 (ja) * 1999-06-25 2003-09-16 株式会社東芝 アクティブマトリクス基板の製造方法、中間転写基板
US6952020B1 (en) * 1999-07-06 2005-10-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4666723B2 (ja) 1999-07-06 2011-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001035808A (ja) 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
TW490713B (en) * 1999-07-22 2002-06-11 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW480554B (en) * 1999-07-22 2002-03-21 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
US6545291B1 (en) * 1999-08-31 2003-04-08 E Ink Corporation Transistor design for use in the construction of an electronically driven display
US6524877B1 (en) * 1999-10-26 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method of fabricating the same
US6646287B1 (en) 1999-11-19 2003-11-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with tapered gate and insulating film
TW525305B (en) * 2000-02-22 2003-03-21 Semiconductor Energy Lab Self-light-emitting device and method of manufacturing the same
TWI301907B (en) * 2000-04-03 2008-10-11 Semiconductor Energy Lab Semiconductor device, liquid crystal display device and manfacturing method thereof
DE10034873B4 (de) * 2000-07-18 2005-10-13 Pacifica Group Technologies Pty Ltd Verfahren und Bremsanlage zum Regeln des Bremsvorgangs bei einem Kraftfahrzeug
US6690034B2 (en) * 2000-07-31 2004-02-10 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
SG113399A1 (en) * 2000-12-27 2005-08-29 Semiconductor Energy Lab Laser annealing method and semiconductor device fabricating method
US7151017B2 (en) * 2001-01-26 2006-12-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
SG103846A1 (en) * 2001-02-28 2004-05-26 Semiconductor Energy Lab A method of manufacturing a semiconductor device
KR100420117B1 (ko) * 2001-03-12 2004-03-02 삼성전자주식회사 수소 확산방지막을 포함하는 반도체 장치 및 그 제조 방법
TW548860B (en) 2001-06-20 2003-08-21 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
US7211828B2 (en) * 2001-06-20 2007-05-01 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic apparatus
TW546857B (en) 2001-07-03 2003-08-11 Semiconductor Energy Lab Light-emitting device, method of manufacturing a light-emitting device, and electronic equipment
JP2003109773A (ja) * 2001-07-27 2003-04-11 Semiconductor Energy Lab Co Ltd 発光装置、半導体装置およびそれらの作製方法
JP4209606B2 (ja) * 2001-08-17 2009-01-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI282126B (en) * 2001-08-30 2007-06-01 Semiconductor Energy Lab Method for manufacturing semiconductor device
JP4896318B2 (ja) 2001-09-10 2012-03-14 株式会社半導体エネルギー研究所 発光装置の作製方法
US7317205B2 (en) * 2001-09-10 2008-01-08 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing a semiconductor device
US7112517B2 (en) * 2001-09-10 2006-09-26 Semiconductor Energy Laboratory Co., Ltd. Laser treatment device, laser treatment method, and semiconductor device fabrication method
JP4166455B2 (ja) * 2001-10-01 2008-10-15 株式会社半導体エネルギー研究所 偏光フィルム及び発光装置
JP4024510B2 (ja) * 2001-10-10 2007-12-19 株式会社半導体エネルギー研究所 記録媒体、および基材
JP3992976B2 (ja) * 2001-12-21 2007-10-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7038239B2 (en) 2002-04-09 2006-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and display device using the same
TWI270919B (en) 2002-04-15 2007-01-11 Semiconductor Energy Lab Display device and method of fabricating the same
JP3989763B2 (ja) 2002-04-15 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7242021B2 (en) * 2002-04-23 2007-07-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display element using semiconductor device
TWI272556B (en) 2002-05-13 2007-02-01 Semiconductor Energy Lab Display device
US7164155B2 (en) 2002-05-15 2007-01-16 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
TWI263339B (en) * 2002-05-15 2006-10-01 Semiconductor Energy Lab Light emitting device and method for manufacturing the same
US7256421B2 (en) 2002-05-17 2007-08-14 Semiconductor Energy Laboratory, Co., Ltd. Display device having a structure for preventing the deterioration of a light emitting device
TW575866B (en) * 2002-06-05 2004-02-11 Hitachi Ltd Display device with active-matrix transistor and method for manufacturing the same
KR100916602B1 (ko) * 2002-11-11 2009-09-11 엘지디스플레이 주식회사 소다라임 글라스를 이용한 액정표시장치와 그 제조방법
TWI300950B (en) * 2002-11-29 2008-09-11 Adv Lcd Tech Dev Ct Co Ltd Semiconductor structure, semiconductor device, and method and apparatus for manufacturing the same
JP2004193155A (ja) * 2002-12-06 2004-07-08 Matsushita Electric Ind Co Ltd 帯電量評価装置、その製造方法および帯電量の評価方法
CN100552893C (zh) * 2003-03-26 2009-10-21 株式会社半导体能源研究所 半导体装置及其制造方法
US7061570B2 (en) * 2003-03-26 2006-06-13 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
US20040241507A1 (en) * 2003-05-30 2004-12-02 Schubert Peter J. Method and apparatus for storage of elemental hydrogen
CN100555588C (zh) * 2003-06-27 2009-10-28 日本电气株式会社 薄膜晶体管、薄膜晶体管基板、电子设备及多晶半导体薄膜的制造方法
US7247527B2 (en) * 2003-07-31 2007-07-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device, and laser irradiation apparatus
US7202155B2 (en) * 2003-08-15 2007-04-10 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring and method for manufacturing semiconductor device
US20050048706A1 (en) * 2003-08-27 2005-03-03 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR101176539B1 (ko) 2003-11-04 2012-08-24 삼성전자주식회사 폴리 실리콘막 형성 방법, 이 방법으로 형성된 폴리실리콘막을 구비하는 박막 트랜지스터 및 그 제조방법
US7687404B2 (en) * 2004-05-14 2010-03-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7476908B2 (en) * 2004-05-21 2009-01-13 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US7319236B2 (en) * 2004-05-21 2008-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
TWI463526B (zh) * 2004-06-24 2014-12-01 Ibm 改良具應力矽之ｃｍｏｓ元件的方法及以該方法製備而成的元件
KR101043992B1 (ko) * 2004-08-12 2011-06-24 엘지디스플레이 주식회사 액정표시소자 및 그 제조방법
KR101102222B1 (ko) * 2005-02-04 2012-01-05 삼성전자주식회사 전기장 처리를 이용한 유기 박막 트랜지스터의 제조방법
US7655511B2 (en) 2005-11-03 2010-02-02 International Business Machines Corporation Gate electrode stress control for finFET performance enhancement
US7635620B2 (en) 2006-01-10 2009-12-22 International Business Machines Corporation Semiconductor device structure having enhanced performance FET device
US20070158743A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation Thin silicon single diffusion field effect transistor for enhanced drive performance with stress film liners
KR100707215B1 (ko) * 2006-04-25 2007-04-13 삼성전자주식회사 고배향성 실리콘 박막 형성 방법, 3ｄ 반도체소자 제조방법 및 3ｄ 반도체소자
US7692223B2 (en) * 2006-04-28 2010-04-06 Semiconductor Energy Laboratory Co., Ltd Semiconductor device and method for manufacturing the same
US20080023703A1 (en) * 2006-07-31 2008-01-31 Randy Hoffman System and method for manufacturing a thin-film device
US7790540B2 (en) 2006-08-25 2010-09-07 International Business Machines Corporation Structure and method to use low k stress liner to reduce parasitic capacitance
KR101340727B1 (ko) * 2006-09-11 2013-12-12 엘지디스플레이 주식회사 박막 패턴의 제조방법 및 이를 이용한 액정표시패널 및 그제조방법
KR100819063B1 (ko) * 2006-12-05 2008-04-03 한국전자통신연구원 전기박막형 트랜지스터 및 광박막형 트랜지스터를 포함하는박막트랜지스터 및 그 제조방법
US8115254B2 (en) 2007-09-25 2012-02-14 International Business Machines Corporation Semiconductor-on-insulator structures including a trench containing an insulator stressor plug and method of fabricating same
US8492846B2 (en) 2007-11-15 2013-07-23 International Business Machines Corporation Stress-generating shallow trench isolation structure having dual composition
CN101304395B (zh) * 2008-06-27 2012-07-04 中兴通讯股份有限公司 一种零中频发射机及其边带和本振泄漏的校正方法和装置
US8324661B2 (en) * 2009-12-23 2012-12-04 Intel Corporation Quantum well transistors with remote counter doping
US8598006B2 (en) 2010-03-16 2013-12-03 International Business Machines Corporation Strain preserving ion implantation methods
US9546416B2 (en) 2010-09-13 2017-01-17 Semiconductor Energy Laboratory Co., Ltd. Method of forming crystalline oxide semiconductor film
CN102244038B (zh) 2011-07-14 2013-11-20 深圳市华星光电技术有限公司 薄膜晶体管的制造方法以及薄膜晶体管
WO2015060318A1 (en) * 2013-10-22 2015-04-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
KR102285384B1 (ko) * 2014-09-15 2021-08-04 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판, 그 제조방법 및 표시 장치
JP6304445B2 (ja) * 2015-03-16 2018-04-04 富士電機株式会社 半導体装置の製造方法
CN104766804A (zh) * 2015-04-24 2015-07-08 京东方科技集团股份有限公司 薄膜晶体管及其制备方法、阵列基板和显示装置
CN105097666B (zh) * 2015-06-15 2017-12-01 深圳市华星光电技术有限公司 低温多晶硅tft基板的制作方法及低温多晶硅tft基板
US9768109B2 (en) * 2015-09-22 2017-09-19 Qualcomm Incorporated Integrated circuits (ICS) on a glass substrate
CN110190071B (zh) 2019-06-06 2021-05-18 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5317069A (en) * 1976-07-30 1978-02-16 Fujitsu Ltd Semiconductor device and its production
US4461071A (en) * 1982-08-23 1984-07-24 Xerox Corporation Photolithographic process for fabricating thin film transistors
US4876582A (en) * 1983-05-02 1989-10-24 Ncr Corporation Crystallized silicon-on-insulator nonvolatile memory device
US4727044A (en) * 1984-05-18 1988-02-23 Semiconductor Energy Laboratory Co., Ltd. Method of making a thin film transistor with laser recrystallized source and drain
EP0178447B1 (en) * 1984-10-09 1993-02-17 Fujitsu Limited A manufacturing method of an integrated circuit based on semiconductor-on-insulator technology
JPS62188373A (ja) * 1986-02-14 1987-08-17 Fujitsu Ltd 薄膜トランジスタ
US4851363A (en) * 1986-07-11 1989-07-25 General Motors Corporation Fabrication of polysilicon fets on alkaline earth alumino-silicate glasses
JPS63258063A (ja) * 1987-04-15 1988-10-25 Nec Corp 半導体装置
JPS6461061A (en) * 1987-09-01 1989-03-08 Fujitsu Ltd A-si thin film transistor
JPH0249470A (ja) * 1988-08-10 1990-02-19 Fujitsu Ltd 薄膜トランジスタの製造方法
JPH0265274A (ja) * 1988-08-31 1990-03-05 Sony Corp 薄膜トランジスタ
US5112764A (en) * 1990-09-04 1992-05-12 North American Philips Corporation Method for the fabrication of low leakage polysilicon thin film transistors
US5289030A (en) * 1991-03-06 1994-02-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with oxide layer
JPH1187983A (ja) * 1997-09-12 1999-03-30 Nec Eng Ltd Ｅｍｃカラー

Also Published As

Publication number Publication date
CN1043704C (zh) 1999-06-16
CN1238555A (zh) 1999-12-15
CN1248038A (zh) 2000-03-22
CN1085352A (zh) 1994-04-13
US5583369A (en) 1996-12-10
KR940006285A (ko) 1994-03-23
CN1196184C (zh) 2005-04-06
CN1052568C (zh) 2000-05-17
CN1269092C (zh) 2006-08-09
CN1652347A (zh) 2005-08-10
CN1127937A (zh) 1996-07-31
CN1178279C (zh) 2004-12-01
CN1292569A (zh) 2001-04-25
CN100442532C (zh) 2008-12-10

Similar Documents

Publication Publication Date Title
KR970010652B1 (ko) 박막형 반도체 장치 및 그 제작방법
US5946561A (en) Semiconductor device and method for forming the same
JP2873632B2 (ja) 半導体装置
US5165075A (en) Electro-optic device having pairs of complementary transistors
KR950013794B1 (ko) 절연 게이트형 전계효과 반도체 장치 및 그 제작방법
KR940008180B1 (ko) 액정 전기 광학 장치 및 그 구동 방법
US6621103B2 (en) Semiconductor device and active matrix type display
US6013928A (en) Semiconductor device having interlayer insulating film and method for forming the same
US6262438B1 (en) Active matrix type display circuit and method of manufacturing the same
US6964890B1 (en) Semiconductor device and method for forming the same
US5767529A (en) Thin-film transistor having a plurality of island-like regions
US20050176226A1 (en) Electronic devices comprising bottom-gate tfts and their manufacture
JP3320845B2 (ja) 半導体装置の作製方法
US6369788B1 (en) Electro-optical device and driving method for the same
JP2916606B2 (ja) 表示装置
KR100726129B1 (ko) 다결정실리콘 박막트랜지스터 소자 및 그 제조방법
JP3535500B2 (ja) 半導体装置の作成方法
JP2742725B2 (ja) 表示装置
CN100502054C (zh) 半导体器件的制造方法
US7271410B2 (en) Active matrix circuit
JP3651731B2 (ja) 表示装置
JP2852919B2 (ja) 液晶表示装置
JP2001119037A (ja) 半導体装置
JP3306293B2 (ja) 半導体素子の製造方法
JPH08339972A (ja) 薄膜トランジスタの製造方法およびそれを用いた液晶表示装置

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120919

Year of fee payment: 16

EXPY Expiration of term