KR101176539B1 - 폴리 실리콘막 형성 방법, 이 방법으로 형성된 폴리실리콘막을 구비하는 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
폴리 실리콘막 형성 방법, 이 방법으로 형성된 폴리 실리콘막을 구비하는 박막 트랜지스터 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명은 기판 상에 적층된 제1 열전도막, 상기 제1 열전도막 상에 적층된, 상기 제1 열전도막보다 열전도도가 낮은 제2 열전도막, 상기 제2 열전도막과 상기 제2 열전도막 양쪽의 상기 제1 열전도막 상에 적층된 폴리 실리콘막 및 상기 제2 열전도막을 덮는 상기 폴리 실리콘막 상에 적층된 게이트 적층물을 구비하는 것을 특징으로 하는 박막 트랜지스터 및 그 제조방법을 제공한다. 상기 제2 열전도막은 상기 제1 열전도막 상에 형성되는 대신, 상기 제1 열전도막의 일부와 대체될 수 있다. 상기 폴리 실리콘막은 상기 제1 및 제2 열전도막 상에 형성된 비정질 실리콘막에 엑시머 레이저광을 한번 조사하여 형성한 것이다. 또한, 상기 게이트 적층물은 상기 폴리 실리콘막의 채널영역으로 사용된 부분의 아래쪽에 구비될 수 있다.
Description
도 1은 본 발명의 제1 실시예에 의한 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 제2 실시예에 의한 박막 트랜지스터의 단면도이다.
도 3 내지 도 6은 도 1에 도시한 박막 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 7 내지 도 13은 도 2에 도시한 박막 트랜지스터의 제조 방법을 단계별로 나타낸 단면도들이다.
도 14 내지 도 19는 본 발명자의 실험에서 형성한 폴리 실리콘막들의 채널영역에 형성된 결정립의 크기를 보여주는 주사 전자 현미경(SEM) 사진들이다.
*도면의 주요부분에 대한 부호의 설명*
10:기판 12:버퍼막
14, 16:제1 및 제2 열전도막 17:비정질 실리콘막
18:폴리 실리콘막 18c:채널영역
18s:소오스 영역 18d:드레인 영역
20:게이트 절연막 22:게이트 전극
24:층간 절연막 26, 28:제1 및 제2 전극
30:캡핑막 A1～A4:제1 내지 제4 화살표
GS:게이트 적층물 h1, h2:제1 및 제2 콘택홀
L:레이저광 PR1～PR3:감광막 패턴
100:결정핵 SL:결정립 직경
1. 발명의 분야
본 발명은 평판 디스플레이에 사용되는 스위칭 소자 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 폴리 실리콘막 형성방법과 이 방법으로 형성된 폴리 실리콘막을 구비하는 박막 트랜지스터 및 그 제조방법에 관한 것이다.
2. 관련기술의 설명
OLED나 LCD 등과 같은 평판 디스플레이에는 스위칭 소자로서 박막 트랜지스터가 사용된다. 박막 트랜지스터의 채널영역은 비정질 실리콘이나 폴리 실리콘으로 구성할 수 있다.
박막 트랜지스터의 채널영역을 비정질 실리콘으로 구성하는 경우, 균일도는 높일 수 있다. 그러나 캐리어의 이동도(mobility)가 낮아서 고속 동작이 어렵다.
박막 트랜지스터의 채널영역을 폴리 실리콘으로 구성하는 경우, 채널영역을 비정질 실리콘으로 구성하는 경우에 비해서 캐리어의 이동도를 증가시킬 수 있는 이점이 있다.
후자의 경우에 채널영역을 구성하는 폴리 실리콘은 비정질 실리콘을 결정시켜 형성한다. 이를 위한 결정화 방법은 엑시머 레이저를 이용한 결정화 방법(ELA)과 고체상 결정화 방법(SPC)으로 나눌 수 있다. 그 중에서도 엑시머 레이저 결정화 방법은 고체상 결정화 방법에 비해 열 버젯(thermal budget)과 보다 높은 전계 효과 이동도를 가지기 때문에, 현재 가장 각광 받고 있는 방법이다. 하지만 기존의 엑시머 레이저를 이용한 결정화 방법은 그레인 사이즈, 곧 결정립의 크기를 크게 하는데 한계가 있는 것으로 알려져 있고(0.5um이상의 결정립을 얻기 어렵다), 결정립 균일도와 위치 조절이 쉽지 않다.
이에 따라, SLS(sequential lateral solidification), OPSM(optical phase shift mask), PLBM(pre-patterned laser beam mask) 등을 이용한 결정화 방법과 같은 대체 방법들이 소개되고 있지만, 이들 방법은 정확한 기판 조절 장치가 요구되고, 다중 레이저빔이 필요하다. 때문에 상기 대체 방법들을 현재의 박막 트랜지스터 공정에 적용하는데는 많은 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 종래보다 큰 결정립이 형성되고, 결정립의 위치 균일도도 높은 폴리 실리콘막 형성방법을 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 폴리 실리콘막 형성방법 으로 형성된 폴리 실리콘막을 채널영역으로 구비하는 박막 트랜지스터를 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 박막 트랜지스터의 제조 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 제1 열전도막과 이 막보다 열전도도가 낮은 제2 열전도막을 포함하는 하부막을 형성하는 제1 단계, 상기 제1 열전도막 상에 상기 제2 열전도막을 덮는 비정질 실리콘막을 형성하는 제2 단계 및 상기 비정질 실리콘막을 결정화하는 제3 단계를 포함하는 것을 특징으로 하는 폴리 실리콘막 형성방법을 제공한다.
상기 하부막은 상기 제1 열전도막의 소정 영역 상에 상기 제2 열전도막을 형성하여 형성할 수 있다.
또한, 상기 하부막은 상기 제1 열전도막의 일부를 상기 제2 열전도막으로 대체하여 형성할 수 있다.
상기 제2 단계에서 상기 비정질 실리콘막 상에 캡핑막을 더 형성할 수 있다.
상기 제3 단계는 상기 비정질 실리콘막에 소정의 에너지 밀도를 갖는 레이저광을 조사하는 단계일 수 있다.
상기 비정질 실리콘막 상에 상기 캡핑막이 형성된 경우, 상기 제3 단계는 상기 캡핑막에 상기 비정질 실리콘막에 도달될 수 있을 정도의 에너지 밀도를 갖는 레이저광을 조사하는 단계일 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 적층된 제1 열전도막, 상기 제1 열전도막 상에 적층된, 상기 제1 열전도막보다 열전도도가 낮은 제2 열전도막, 상기 제2 열전도막과 상기 제2 열전도막 양쪽의 상기 제1 열전도막 상에 적층된 폴리 실리콘막 및 상기 제2 열전도막을 덮는 상기 폴리 실리콘막 상에 적층된 게이트 적층물을 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 기판 상에 서로 이격되게 형성된 제1 열전도막들, 상기 제1 열전도막사이의 상기 기판 상에 형성된, 상기 제1 열전도막보다 열전도도가 낮은 제2 열전도막, 상기 제2 열전도막과 그 양쪽의 상기 제1 열전도막 상에 적층된 폴리 실리콘막 및 상기 제2 열전도막을 덮는 상기 폴리 실리콘막 상에 적층된 게이트 적층물을 구비하는 것을 특징으로 하는 박막 트랜지스터를 제공한다.
상기 제2 열전도막 상에 적층된 상기 폴리 실리콘막에 0.5㎛보다 큰 결정립이 형성되어 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 제1 열전도막을 형성하는 제1 단계, 상기 제1 열전도막의 소정 영역 상에 상기 제1 열전도막보다 열전도도가 낮은 제2 열전도막을 형성하는 제2 단계, 상기 제1 열전도막 상에 상기 제2 열전도막을 덮는 비정질 실리콘막을 형성하는 제3 단계, 상기 비정질 실리콘막을 폴리 실리콘막으로 변화시키는 제4 단계 및 상기 제2 열전도막을 덮는 상기 폴리 실리콘막 상에 게이트 적층물을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법을 제공한다.
본 발명은 또한 상기 또 다른 기술적 과제를 달성하기 위하여, 기판 상에 제1 열전도막들을 형성하는 제1 단계, 상기 제1 열전도막의 일부를 상기 제1 열전도막보다 열전도도가 낮은 제2 열전도막으로 대체하는 제2 단계, 상기 제1 열전도막 상에 상기 제2 열전도막을 덮는 비정질 실리콘막을 형성하는 제3 단계, 상기 비정질 실리콘막을 폴리 실리콘막으로 변화시키는 제4 단계 및 상기 제2 열전도막을 덮는 상기 폴리 실리콘막 상에 게이트 적층물을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법을 제공한다.
상기 제조 방법들에서 상기 기판과 상기 제1 열전도막사이에 버퍼막을 더 형성할 수 있다. 그리고 상기 제3 단계에서 상기 비정질 실리콘막 상에 캡핑막을 더 형성할 수 있다.
상기 폴리 실리콘막은 상기 비정질 실리콘막에 소정의 에너지 밀도를 갖는 레이저광을 한번 조사하여 형성할 수 있다.
상기 비정질 실리콘막 상에 상기 캡핑막이 형성된 경우, 상기 폴리 실리콘막은 상기 캡핑막에 상기 비정질 실리콘막에 도달될 수 있는 소정의 에너지 밀도를 갖는 레이저광을 한번 조사하여 형성할 수 있다. 이 경우, 상기 레이저광 조사 후 상기 캡핑막을 제거한다.
상기 두 번째 제조 방법에서 상기 제2 단계는,
상기 제1 열전도막 상에 상기 제1 열전도막의 일부가 노출되도록 감광막 패턴을 형성하는 단계, 상기 제1 열전도막의 노출된 부분을 제거하는 단계, 상기 제1 열전도막의 일부가 제거된 부분에 상기 제2 열전도막을 형성하는 단계 및 상기 감광막 패턴을 제거하는 단계를 더 포함할 수 있다.
이러한 본 발명을 이용하면, 높은 전계 효과 이동도을 얻을 수 있고, 폴리 실리콘막의 채널영역에 형성되는 결정립 크기를 조절할 수 있고, 결정립 위치 균일도를 높일 수 있다. 또한, 다양한 기판에 박막 트랜지스터를 형성할 수도 있다. 또한, 현재의 박막 트랜지스터 공정을 그대로 이용할 수 있고, 종래의 기판조절장치가 불필요하고, 공정도 줄일 수 있어 제조 단가를 낮출 수 있다.
이하, 본 발명의 실시예에 의한 폴리 실리콘막 형성방법, 이 방법으로 형성된 폴리 실리콘막을 구비하는 박막 트랜지스터 및 그 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 상기 폴리 실리콘막 형성방법은 별도 설명하지 않고, 박막 트랜지스터의 제조 방법과 함께 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 도면들에서 동일한 참조번호나 부호는 동일한 부재를 나타낸다.
먼저, 본 발명의 실시예에 의한 박막 트랜지스터(이하, 본 발명의 박막 트랜지스터)에 대해 설명한다.
<제1 실시예>
도 1을 참조하면, 기판(10) 상에 소정 두께, 예를 들면 6000Å의 버퍼막(12)과 소정 두께, 예를 들면 1000Å 정도의 열전도도가 큰 제1 열전도막(14)이 순차적으로 적층되어 있다. 기판(10)은 반도체 기판, 유리기판 또는 플라스틱 기판일 수 있다. 버퍼막(12)은 박막 트랜지스터의 제조 공정에서 버퍼막(12)이 형성된 이후의 공정에서 기판(10)에 포함된 불순물이 버퍼막(12) 위쪽에 형성되는 부재들로 이동되는 것을 차단하는 역할을 한다. 제1 열전도막(14)은 절연막, 반도체막 또는 금속막일 수 있다. 제1 열전도막(14)이 절연막인 경우, 제1 열전도막(14)은 알루미늄 산화막(Al2O3) 또는 스트론튬 티타늄 산화막(SrTiO3)과 같은 산화막일 수 있고, 알루미늄 나이트라이드막(AlN) 등과 같은 질화막일 수 있다. 제1 열전도막(14)이 금속막인 경우, 제1 열전도막(14)은 알루미늄막(Al), 구리막(Cu), 코발트막(Co) 또는 니켈막(Ni)일 수 있다. 제1 열전도막(14)은 상기한 물질외의 물질막일 수 있는데, 예를 들면 실리콘 카바이드막(SiC)일 수 있다.
이러한 제1 열전도막(14)의 소정 영역 상에 제2 열전도막(16)이 존재한다. 제2 열전도막(16)은 제1 열전도막(14)에 비해 열전도도가 낮은 물질로 된 것이다. 제2 열전도막(16)은 유기 물질막 또는 무기 물질막일 수 있다. 제2 열전도막(16)이 유기 물질막인 경우, 제2 열전도막(16)은, 예를 들면 Poly acrylonitrite막, PMMA막, Poly styrene막, Poly vinyl acetate막, Poly vinyl chloride막, PET막 또는 hybrid Silicon polymer막일 수 있다. 그리고 제2 열전도막(16)이 무기 물질막인 경우, 제2 열전도막(16)은, 예를 들면 실리콘 산화막(SiO2)막, 망간 산화막(MnO), 공기막 또는 에어로젤막(aerogel)일 수 있다.
계속해서 제1 열전도막(14) 상에 제2 열전도막(16)을 덮는 폴리 실리콘막(18)이 존재한다. 폴리 실리콘막(18)은 제2 열전도막(16)을 중심으로 대칭적이다. 폴리 실리콘막(18)은 제2 열전도막(16)의 좌측에 존재하는 소오스 영역(18s), 우측에 존재하는 드레인 영역(18d) 및 제2 열전도막(16) 상에 적층된 채널영역(18c)으로 구분된다. 이때, 폴리 실리콘막(18)의 채널영역(18c)으로 사용된 부분의 결정립 크기는 도 14 내지 도 19에 도시한 사진에서 볼 수 있듯이 적어도 0.5㎛보다 훨씬 크다. 따라서 채널영역(18c)에서 종래보다 훨씬 큰, 높은 전계 효과 이동도를 얻을 수 있다. 채널영역(18c) 상에 게이트 절연막(20) 및 게이트 전극(22)이 순차적으로 적층되어 있다. 제1 열전도막(14), 폴리 실리콘막(18), 게이트 전극(22) 및 게이트 절연막(20)은 층간 절연막(24)으로 덮여있다. 층간 절연막(24)에 소오스 영역(18s)이 노출되는 제1 콘택홀(h1)과 드레인 영역(18d)이 노출되는 제2 콘택홀(h2)이 형성되어 있다. 층간 절연막(24) 상에 제1 콘택홀(h1)을 채우는 제1 전극(26)과 제2 콘택홀(h2)을 채우는 제2 전극(28)이 형성되어 있다.
<제2 실시예>
제1 실시예에서 언급된 부재에 대한 설명은 생략한다.
도 2를 참조하면, 기판(10) 상에 버퍼막(12)이 존재하고, 버퍼막(12) 상에 이격된 제1 열전도막(14)이 존재한다. 제1 열전도막(14)의 이격된 부분에 제2 열전도막(16)이 제1 열전도막(14)과 동일한 두께로 채워져 있다. 제1 열전도막(14) 상에 제2 열전도막(16)의 전면을 덮는 폴리 실리콘막(18)이 적층되어 있다. 폴리 실리콘막(18)의 제2 열전도막(16)과 접촉되는 영역, 곧 채널영역(18c)은 상기한 바와 같이 종래에 비해 크기가 훨씬 큰 결정립을 갖는 폴리 실리콘막으로 되어 있다. 채널영역(18c) 상에 게이트 절연막(20) 및 게이트 전극(22)이 순차적으로 적층되어 있다. 제1 열전도막(14) 상으로 게이트 전극(22), 게이트 절연막(20) 및 폴리 실리 콘막(18)을 덮고, 제1 및 제2 콘택홀(h1, h2)이 형성된 층간 절연막(24)이 형성되어 있다. 제1 콘택홀(h1)을 통해 폴리 실리콘막(18)의 소오스 영역(18s)이 노출되고, 제2 콘택홀(h2)을 통해 드레인 영역(18d)이 노출된다. 층간 절연막(24) 상에 제1 콘택홀(h1)을 채우는 제1 전극(26)과 제2 콘택홀(h2)을 채우는 제2 전극(28)이 적층되어 있다.
한편, 상기 제1 및 제2 실시예에 의한 박막 트랜지스터외에 다른 형태의 박막 트랜지스터, 예를 들면 게이트 전극(22)이 채널영역(18c) 아래쪽에 구비된 바텀형 박막 트랜지스터(Bottom TFT)가 있을 수 있다. 상기 바텀형 박막 트랜지스터의 경우, 게이트 전극(22)은 제1 열전도막(14)과 제2 열전도막(16)사이에 구비될 수 있다.
다음에는 본 발명의 실시예에 의한 박막 트랜지스터의 제조 방법에 대해 설명한다.
<제1 실시예>
도 1에 도시한 박막 트랜지스터의 제조 방법에 관한 것이다.
도 3을 참조하면, 기판(10) 상에 버퍼막(12) 및 제1 열전도막(14)을 순차적으로 형성한다. 이때, 기판(10)은 반도체 기판, 유리 기판 또는 플라스틱 기판으로 형성할 수 있다. 버퍼막(12)은, 예를 들면 실리콘 산화막으로 형성할 수 있다. 이 경우, 버퍼막(12)은 6,000Å정도의 두께로 형성한다. 버퍼막(12)은 후속 공정에서 기판(10)의 불순물이 버퍼막(12) 위쪽으로 이동되는 것을 방지한다. 제1 열전도막(14)은 반응 스퍼터(reactive sputter)를 이용하여 1,000Å 정도의 두께로 형성할 수 있다. 이때, 제1 열전도막(14)은 절연막, 반도체막 또는 금속막으로 형성할 수 있으나, 절연막으로 형성하는 것이 바람직하다. 제1 열전도막(14)을 절연막으로 형성하는 경우, 제1 열전도막(14)은 Al2O3막 또는 SrTiO3막 등과 같은 산화막으로 형성하던가 AlN막과 같은 질화막으로 형성할 수 있고, 실리콘 카바이드막(SiC)으로 형성할 수도 있다. 그리고 제1 열전도막(14)을 금속막으로 형성하는 경우, 제1 열전도막(14)은, 예를 들면 Al막, Cu막, Co막 또는 Ni막으로 형성할 수 있다.
계속해서, 제1 절연막(14)의 소정 영역 상에 제2 열전도막(16)을 형성한다. 제1 및 제2 열전도막(14, 16)은 비정질 실리콘막이 형성되는 하부막이 된다. 제2 열전도막(16)은 제1 절연막(14) 전면에 제2 열전도막(16)으로 사용되는 물질막을 적층한 다음, 사진 및 식각 공정을 적용하여 형성한다. 이때, 상기 물질막은 유도 결합 플라즈마를 이용하는 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition)장비를 이용하여 500Å 정도의 두께로 형성할 수 있다. 후속공정에서 제2 열전도막(16) 상에 채널영역이 형성되기 때문에, 제2 열전도막(16)은 채널영역을 정의한다. 이와 같이 제2 열전도막(16)을 형성한 다음, 제1 열전도막(14) 상으로 제2 열전도막(16)을 덮는 비정질 실리콘막(17)을 소정의 두께, 예를 들면 500Å 정도의 두께로 적층한다. 이때, 비정질 실리콘막(17)은 소정의 증착 장비, 예를 들면 스퍼터 장비나 플라즈마를 이용한 화학기상증착(Plasma Enhanced CVD) 장비를 이용하여 형성할 수 있다. 이어서 비정질 실리콘막(17) 상에 캡핑막(30)을 형성한다. 캡핑막(30)은 선택적이다. 곧 필요에 따라 캡핑막(30)은 형성하지 않을 수 있다. 캡핑막(30)은 ICP-CVD 장비를 이용하여 실리콘 산화막으로 형성하되, 소정의 두께, 예를 들면 1,000Å 정도의 두께로 형성한다. 이어서, 소정의 에너지 밀도, 상기 캡핑막(30)이 형성된 경우에는 상기 캡핑막(30)을 통과하여 상기 비정질 실리콘막(17)에 도달될 수 있을 정도의 에너지 밀도, 예를 들면 240mJ/㎠～280mJ/㎠을 갖는 레이저광을 방출하는 레이저 발생장치를 이용하여 캡핑막(30) 전면에 레이저광(L)을 한번(one shot) 조사한다. 상기 레이저 발생장치로써 10ns정도로 짧은 펄스 형태의 엑시머 레이저광을 방출하는 제논 클로라이드(XeCl) 엑시머 레이저 발생장치를 사용하는 것이 바람직하나, 다른 레이저 발생장치, 예를 들면 Nd-YaG 레이저 발생장치를 사용할 수 있다.
캡핑막(30) 상에 상기한 바와 같이 레이저광(L)을 조사시키면 비정질 실리콘막(17) 전 영역에서 열이 발생되면서 비정질 실리콘막(17)의 폴리 실리콘막으로의 전환이 이루어진다. 이때, 열전도도가 큰 제1 열전도막(14) 상에 적층된 비정질 실리콘막(17)에서 발생되는 열은 제1, 제3 및 제4 화살표(A1, A3, A4)로 나타낸 바와 같이 신속하게 방출된다. 반면, 제1 열전도막(14)보다 열전도도가 낮은 제2 열전도막(16) 상에 적층된 비정질 실리콘막(17)에서 발생되는 열은 단열효과에 의해 늦게 방출된다. 이러한 원인으로, 제2 열전도막(16) 상에 적층된 비정질 실리콘막(17)의 양 가장자리에 결정핵(nucleation)이 형성되고, 상기 결정핵은 제3 화살표(A3)로 나타낸 바와 같이 양 가장자리에서 안쪽으로 성장되어 하나의 결정립으로 된다. 상기 성장은 상기 양 가장자리에서 시작된 결정립이 제2 열전도막(16) 상에서 만날 때까지 계속된다.
이러한 과정을 통해서 비정질 실리콘막(17)은 도 4에 도시한 바와 같이 폴리 실리콘막(18)으로 되고, 제2 열전도막(16) 상에 적층된 폴리 실리콘막(18), 곧 채널영역(18c)에 크기가 종래의 결정립(최대 0.5㎛ 정도)보다 훨씬 큰 결정립이 형성된다. 이러한 폴리 실리콘막(18) 형성공정은 낮은 온도, 예를 들면 25℃～150℃에서 이루어지기 때문에, 기판(10)으로 실리콘 웨이퍼뿐만 아니라 금속박막(metal foil)이나 유리 기판 또는 플라스틱 기판을 사용할 수 있다.
상기한 바와 같이, 비정질 실리콘막(17)을 폴리 실리콘막으로 전환시킨 후, 캡핑막(30)을 제거한다.
도 4를 참조하면, 제2 열전도막(16) 상에 형성된 폴리 실리콘막(18) 상에 게이트 절연막(20)과 게이트 전극(22)을 순차적으로 형성한다. 이후, 제1 열전도막(14) 상에 게이트 전극(22), 게이트 절연막(22) 및 폴리 실리콘막(18)을 덮는 층간 절연막(24)을 형성하고, 그 표면을 평평하게 한다. 이어서 층간 절연막(24) 상에 감광막 패턴(PR1)을 형성한다. 이때, 감광막 패턴(PR1)은 폴리 실리콘막(18)의 소오스 영역(18s)과 드레인 영역(18d)에 대응되는 층간 절연막(24)이 노출되도록 형성한다.
감광막 패턴(PR1)을 형성한 후에는 도 5에 도시한 바와 같이 감광막 패턴(PR1)을 식각 마스크로 사용하여 층간 절연막(24)의 노출된 부분을 식각한다. 상기 식각은 폴리 실리콘막(18)의 소오스 및 드레인 영역들(18s, 18d)이 노출될 때까지 실시한다. 이러한 식각에 의해, 층간 절연막(24)에 소오스 영역(18a)이 노출되는 제1 콘택홀(h1)이 형성되고, 드레인 영역(18d)이 노출되는 제2 콘택홀(h2)이 형성된다. 상기 식각 후, 감광막 패턴(PR1)을 제거한다.
계속해서, 도 6을 참조하면, 층간 절연막(24) 상에 제1 및 제2 콘택홀(h1, h2)을 채우는 금속막(미도시)을 적층한 다음, 사진 및 식각 공정을 이용하여 소오스 영역(18s)에 연결되는 제1 전극(26)과 드레인 영역(18d)에 연결되는 제2 전극(28)이 형성되도록 상기 금속막을 패터닝한다.
<제2 실시예>
제1 실시예에서 언급된 부재에 대한 상세한 설명은 생략한다.
먼저, 도 7에 도시한 바와 같이, 기판(10) 상에 버퍼막(12), 제1 열전도막(14)을 순차적으로 형성한다. 제1 열전도막(14) 상에 제1 열전도막(14)의 소정 영역이 노출되는 감광막 패턴(PR2)을 형성한다. 감광막 패턴(PR2)을 식각 마스크로 사용하여 제1 열전도막(14)의 상기 노출된 부분을 식각한다. 상기 식각은 버퍼막(12)이 노출될 때까지 실시한다.
도 8을 참조하면, 상기 식각 후에 감광막 패턴(PR2)이 존재하는 상태에서 제1 열전도막(14)이 제거되어 노출된 버퍼막(12) 상에 제2 열전도막(16)을 형성한다. 이때, 제2 열전도막(16)은 제1 열전도막(14)이 제거된 부분을 완전히 채울 수 있도록 제1 열전도막(14)과 동일한 두께로 형성하는 것이 바람직하다. 하지만, 제1 열전도막(14)이 제거된 부분에 형성되는 제2 열전도막(16)은 점선으로 도시한 바와 같이 감광막 패턴(PR2) 상에 적층된 제2 열전도막(16)과 접촉되지 않는 범위내에서 제1 열전도막(14)보다 두껍게 형성할 수도 있다. 이와 같이 제1 열전도막(14)이 제거된 부분에 제2 열전도막(16)을 형성한 후, 감광막 패턴(PR2)을 에싱하고, 스트립 하여 제거한다. 감광막 패턴(PR2)을 제거하는 과정에서 감광막 패턴(PR2) 상에 적층된 제2 열전도막(16)도 함께 제거된다. 도 9는 감광막 패턴(PR2)이 제거되어 제1 및 제2 열전도막(14, 16)이 동일면을 이룬 것을 보여준다. 이러한 제1 및 제2 열전도막(14, 16)은 비정질 물질막이 형성되는 하부막이 된다.
다음에는 도 10에 도시한 바와 같이, 제1 및 제2 열전도막(14, 16) 상에 비정질 실리콘막(17)을 형성한다. 이어서 비정질 실리콘막(17) 상에 캡핑막(30)을 형성한 다음, 캡핑막(30) 상에 제1 실시예에서 설명한 바와 같은 레이저 발생장치를 이용하여 레이저광(L)을 조사한다.
이에 따라 비정질 실리콘막(17)은 도 11에 도시한 바와 같이 채널영역(18c)의 결정립이 종래의 것 보다 큰, 예를 들면 적어도 0.5㎛보다 큰 폴리 실리콘막(18)으로 된다. 폴리 실리콘막(18)에는 소오스 영역(18s)과 드레인 영역(18d)이 설정된다.
레이저광(L)의 조사에 의한 비정질 실리콘막(17)의 이러한 변화는 상술한 바와 같다. 캡핑막(30) 상에 레이저광(L)을 조사한 후, 캡핑막(30)을 제거한다.
다음, 도 11을 참조하면, 레이저광(L)의 조사로 형성된 폴리 실리콘막(18)의 제2 열전도막(16) 상에 형성된 영역 상에 게이트 절연막(20)과 게이트 전극(22)을 포함하는 게이트 적층물(GS)을 형성한다. 게이트 적층물(GS)은 폴리 실리콘막(18)의 채널영역(18c) 아래쪽에 형성할 수 있다. 이어서 제1 열전도막(14) 상에 게이트 적층물(GS)과 폴리 실리콘막(18)을 덮는 층간 절연막(24)을 형성한다. 층간 절연막(24) 상에 감광막 패턴(PR3)을 형성한다. 감광막 패턴(PR3)은 소오스 및 드 레인 영역(18s, 18d) 상에 형성된 층간 절연막(24)이 노출되도록 형성한다. 감광막 패턴(PR3)을 형성한 다음, 도 12에 도시한 바와 같이 감광막 패턴(PR3)을 식각 마스크로 사용하여 폴리 실리콘막(18)의 소오스 및 드레인 영역(18s, 18d)이 노출될 까지 층간 절연막(24)의 노출된 영역을 식각한다. 이러한 식각 결과, 층간 절연막(24)에 소오스 영역(18s)이 노출되는 제1 콘택홀(h1)과 드레인 영역(18d)이 노출되는 제2 콘택홀(h2)이 형성된다. 이후, 도 13에 도시한 바와 같이, 층간 절연막(24) 상에 소오스 영역(18s)에 연결되는 제1 전극(26)과 드레인 영역(18d)에 연결되는 제2 전극(28)을 형성한다.
본 발명자는 본 발명의 박막 트랜지스터에서 채널영역으로 사용된 폴리 실리콘막(18)의 결정립 크기를 파악하고, 비정질 실리콘막(17)에 조사되는 레이저광(L)의 에너지 밀도와 폴리 실리콘막(18)의 채널영역(18c)에 형성되는 결정립 크기사이의 상관관계를 파악하기 위한 실험을 실시하였다. 이 실험에서 상술한 비정질 실리콘막(17)과 동등하게 복수의 비정질 실리콘막을 준비하였고, 각 비정질 실리콘막 상에는 캡핑막을 형성하였다. 그리고 상기 캡핑막을 통해서 각 비정질 실리콘막에는 에너지 밀도가 다른 엑시머 레이저광을 한번씩 조사하였다.
도 14 내지 도 19는 상기 실험에서 형성된 복수의 폴리 실리콘막의 채널영역에 대한 주사 전자 현미경 사진들을 보여준다. 도 14 내지 도 19에서 참조부호 NA는 채널영역 가장자리를 나타내고, 참조번호 100은 상기 채널영역의 가장자리에 랜덤하게 형성된 결정핵을 나타낸다. 그리고 참조부호 SL은 채널영역에 형성된 결정립의 직경을 나타낸다.
도 14는 비정질 실리콘막에 에너지 밀도가 240mJ/㎠인 엑시머 레이저광을 한번 조사하여 형성한 폴리 실리콘막의 채널영역에 대한 SEM사진을 보여준다. 도 14의 경우, 채널영역에 형성된 결정립의 크기는 0.8㎛ 정도이다.
도 15는 비정질 실리콘막에 에너지 밀도가 260mJ/㎠인 엑시머 레이저광을 한번 조사하여 형성한 폴리 실리콘막의 채널영역에 대한 SEM사진을 보여준다. 도 15의 경우, 채널영역에 형성된 결정립의 크기는 적어도 2.3㎛ 정도이다.
도 16은 비정질 실리콘막에 에너지 밀도가 280mJ/㎠인 엑시머 레이저광을 한번 조사하여 형성한 폴리 실리콘막의 채널영역에 대한 SEM사진을 보여준다. 도 16의 경우, 채널영역에 형성된 결정립의 크기는 1.3㎛ 정도이다.
도 17은 비정질 실리콘막에 에너지 밀도가 300mJ/㎠인 엑시머 레이저광을 한번 조사하여 형성한 폴리 실리콘막의 채널영역에 대한 SEM사진을 보여준다. 도 17의 경우, 채널영역에 형성된 결정립의 크기는 0.5㎛ 정도이다.
도 18은 비정질 실리콘막에 에너지 밀도가 320mJ/㎠인 엑시머 레이저광을 한번 조사하여 형성한 폴리 실리콘막의 채널영역에 대한 SEM사진을 보여준다. 도 18의 경우, 채널영역에 형성된 결정립의 크기는 0.5㎛ 정도이다.
도 19는 비정질 실리콘막에 에너지 밀도가 340mJ/㎠인 엑시머 레이저광을 한번 조사하여 형성한 폴리 실리콘막의 채널영역에 대한 SEM사진을 보여준다. 도 19의 경우, 채널영역에 형성된 결정립의 크기는 0.5㎛ 정도이다.
도 14 내지 도 19에 도시된 결과로부터 폴리 실리콘막을 형성하기 위해 비정질 실리콘막에 조사하는 엑시머 레이저광의 에너지 밀도는 240mJ/㎠ ～280mJ/㎠ 정 도가 적합함을 알 수 있었는데, 이러한 결과는 상술한 제조 방법에서 설명한 바와 일치하는 것이다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 열전도도가 다른 제1 및 제2 열전도막(14, 16) 상에 비정질 실리콘막을 형성한 다음, 상기 비정질 실리콘막에 소정의 에너지 밀도를 갖는 레이저광을 조사하여 상기 비정질 실리콘막을 결정립의 크기가 큰 부분을 포함하는 폴리 실리콘막으로 변환하는 기술적 사상을 상술한 박막 트랜지스터의 제조 방법뿐만 아니라 폴리 실리콘막이 사용되는 다른 소자의 제조 방법에도 적용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 박막 트랜지스터는 채널영역으로 사용된 폴리 실리콘막의 결정립 크기가 종래의 결정립 크기(최대 0.5㎛ 정도)보다 훨씬 크기 때문에, 높은 전계 효과의 이동도을 얻을 수 있다.
또한, 비정질 실리콘막의 결정화 공정은 상온에서 레이저를 이용하여 이루어지기 때문에, 폴리 실리콘막의 채널영역에 형성되는 결정립 크기를 조절할 수 있고, 결정립 위치 균일도도 높일 수 있다.
또한, 레이저를 사용한 저온 공정이므로 박막 트랜지스터를 다양한 기판에 형성할 수 있다.
또한, 현재 사용되는 엑시머 레이저 발생장치나 고체 상태의 Nd-YaG 레이저 발생장치를 이용할 수 있기 때문에, 현재의 박막 트랜지스터 공정을 이용하는데 아무런 문제가 없다.
또한, 종래와 같이 다중 레이저광을 조사하는 것이 아니라 한번의 레이저광을 조사하여 원하는 크기의 결정립을 얻기 때문에, 종래의 기판조절장치가 불필요하고, 공정도 줄일 수 있어 제조 단가를 낮출 수 있다.
Claims (46)
- 기판(10);상기 기판(10) 상에 적층된 제1 열전도막(14);상기 제1 열전도막(14) 상에 적층된, 상기 제1 열전도막(14)보다 열전도도가 낮은 제2 열전도막(16);상기 제2 열전도막(16) 상에 및 상기 제2 열전도막(16) 양쪽의 상기 제1 열전도막(14) 상에 적층된 폴리 실리콘막(18); 및상기 제2 열전도막(16)을 덮는 상기 폴리 실리콘막(18) 상에 적층된 게이트 적층물(20+22)을 구비하고,폴리 실리콘막(18)은 제1 열전도막(14) 및 제2 열전도막(16)과 직접 접촉된 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 제 1 항에 있어서, 상기 제1 열전도막(14)은 절연막, 반도체막 또는 금속막인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 제2 열전도막(16)은 유기 물질막 또는 무기 물질막인 것을 특징으로 하는 박막 트랜지스터.
- 제 3 항에 있어서, 상기 절연막은 Al2O3막, SrTiO3막, AlN막 또는 SiC막인 것을 특징으로 하는 박막 트랜지스터.
- 제 3 항에 있어서, 상기 금속막은 Al막, Cu막, Co막 또는 Ni막인 것을 특징으로 하는 박막 트랜지스터.
- 제 4 항에 있어서, 상기 유기 물질막은 Poly acrylonitrite막, PMMA막, Poly styrene막, Poly vinyl acetate막, Poly vinyl chloride막, PET막 또는 hybrid Silicon polymer막인 것을 특징으로 하는 박막 트랜지스터.
- 제 4 항에 있어서, 상기 무기 물질막은 SiO2막, MnO막, 공기막 또는 에어로젤막(aerogel)인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서, 상기 기판(10)은 반도체 기판, 유리 기판 또는 플라스틱 기판인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항 또는 제 9 항에 있어서, 상기 기판(10)과 상기 제1 열전도막(14)사이에 버퍼막(12)이 더 구비된 것을 특징으로 하는 박막 트랜지스터.
- 기판(10);상기 기판(10) 상에 서로 이격되게 형성된 제1 열전도막들(14);상기 제1 열전도막(14) 사이의 상기 기판(10) 상에 형성된, 상기 제1 열전도막(14)보다 열전도도가 낮은 제2 열전도막(16);상기 제2 열전도막(16)과 그 양쪽의 상기 제1 열전도막(14) 상에 적층된 폴리 실리콘막(18); 및상기 제2 열전도막(16)을 덮는 상기 폴리 실리콘막(18) 상에 적층된 게이트 적층물(20+22)을 구비하는 것을 특징으로 하는 박막 트랜지스터.
- 삭제
- 제 11 항에 있어서, 상기 제1 열전도막(14)은 절연막, 반도체막, 금속막 또는 SiC막인 것을 특징으로 하는 박막 트랜지스터.
- 제 11 항에 있어서, 상기 제2 열전도막(16)은 유기 물질막 또는 무기 물질막인 것을 특징으로 하는 박막 트랜지스터.
- 제 13 항에 있어서, 상기 절연막은 Al2O3막, SrTiO3막, 또는 AlN막인 것을 특징으로 하는 박막 트랜지스터.
- 제 13 항에 있어서, 상기 금속막은 Al막, Cu막, Co막 또는 Ni막인 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서, 상기 유기 물질막은 Poly acrylonitrite막, PMMA막, Poly styrene막, Poly vinyl acetate막, Poly vinyl chloride막, PET막 또는 hybrid Silicon polymer막인 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서, 상기 무기 물질막은 SiO2막, MnO막, 공기막 또는 에어로젤막(aerogel)인 것을 특징으로 하는 박막 트랜지스터.
- 제 11 항에 있어서, 상기 기판(10)은 반도체 기판, 유리 기판 또는 플라스틱 기판인 것을 특징으로 하는 박막 트랜지스터.
- 제 11 항 또는 제 19 항에 있어서, 상기 기판(10)과 상기 제1 열전도막(14) 사이에 버퍼막(12)이 더 구비된 것을 특징으로 하는 박막 트랜지스터.
- 기판(10) 상에 제1 열전도막(14)을 형성하는 제1 단계;상기 제1 열전도막(14)의 소정 영역 상에 상기 제1 열전도막(14)보다 열전도도가 낮은 제2 열전도막(16)을 형성하는 제2 단계;상기 제1 열전도막(14) 상에 상기 제2 열전도막(16)을 덮는 비정질 실리콘막(17)을 형성하는 제3 단계;상기 비정질 실리콘막(17)을 폴리 실리콘막(18)으로 변화시키는 제4 단계; 및상기 제2 열전도막(16)을 덮는 상기 폴리 실리콘막(18) 상에 게이트 적층물(GS)을 형성하는 제5 단계를 포함하고폴리 실리콘막(18)은 제1 열전도막(14) 및 제2 열전도막(16)과 접촉되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 21 항에 있어서, 상기 기판(10)은 반도체 기판, 유리 기판 또는 플라스틱 기판으로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 22 항에 있어서, 상기 기판(10)과 상기 제1 열전도막(14) 사이에 버퍼막(12)을 더 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 21 항 또는 제 23 항에 있어서, 상기 제3 단계에서 상기 비정질 실리콘막(17) 상에 캡핑막(30)을 더 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 21 항 또는 제 23 항에 있어서, 상기 폴리 실리콘막(18)은 상기 비정질 실리콘막(17)에 소정의 에너지 밀도를 갖는 레이저광을 한번 조사하여 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 24 항에 있어서, 상기 폴리 실리콘막(18)은 상기 캡핑막(30)에 상기 비정질 실리콘막(17)에 도달될 수 있는 소정의 에너지 밀도를 갖는 레이저광을 한번 조사하여 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 21 항에 있어서, 상기 제1 열전도막(14)은 절연막, 반도체막, 금속막 또는 SiC막으로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 21 항에 있어서, 상기 제2 열전도막(16)은 유기 물질막 또는 무기 물질막으로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 26 항에 있어서, 상기 레이저광 조사 후 상기 캡핑막(30)을 제거하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 기판(10) 상에 제1 열전도막들(14)을 형성하는 제1 단계;상기 제1 열전도막(14)의 일부를 상기 제1 열전도막(14)보다 열전도도가 낮은 제2 열전도막(16)으로 대체하는 제2 단계;상기 제1 열전도막(14) 상에 상기 제2 열전도막(16)을 덮는 비정질 실리콘막(17)을 형성하는 제3 단계;상기 비정질 실리콘막(17)을 폴리 실리콘막(18)으로 변화시키는 제4 단계; 및상기 제2 열전도막(16)을 덮는 상기 폴리 실리콘막(18) 상에 게이트 적층물(GS)을 형성하는 제5 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 30 항에 있어서, 상기 기판(10)은 반도체 기판, 유리 기판 또는 플라스틱 기판으로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 31 항에 있어서, 상기 기판(10)과 상기 제1 열전도막(14) 사이에 버퍼막(12)을 더 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 30 항 또는 제 32 항에 있어서, 상기 제3 단계에서 상기 비정질 실리콘막(17) 상에 캡핑막(30)을 더 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 30 항 또는 제 32 항에 있어서, 상기 폴리 실리콘막(18)은 상기 비정질 실리콘막(17)에 소정의 에너지 밀도를 갖는 레이저광을 한번 조사하여 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 33 항에 있어서, 상기 폴리 실리콘막(18)은 상기 캡핑막(30)에 상기 비정질 실리콘막(17)에 도달될 수 있는 소정의 에너지 밀도를 갖는 레이저광을 한번 조사하여 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 30 항에 있어서, 상기 제1 열전도막(14)은 절연막, 반도체막, 금속막 또는 SiC막으로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 30 항에 있어서, 상기 제2 열전도막(16)은 유기 물질막 또는 무기 물질막으로 형성하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 35 항에 있어서, 상기 레이저광 조사 후 상기 캡핑막(30)을 제거하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 30 항에 있어서, 상기 제2 단계는,상기 제1 열전도막(14) 상에 상기 제1 열전도막(14)의 일부가 노출되도록 감광막 패턴(PR2)을 형성하는 단계;상기 제1 열전도막(14)의 노출된 부분을 제거하는 단계;상기 제1 열전도막(14)의 일부가 제거된 부분에 상기 제2 열전도막(16)을 형성하는 단계; 및상기 감광막 패턴(PR2)을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제1 열전도막(14)과 이 막보다 열전도도가 낮은 제2 열전도막(16)을 포함하는 하부막을 형성하는 제1 단계;상기 제1 열전도막(14) 상에 상기 제2 열전도막(16)을 덮는 비정질 실리콘막(17)을 형성하는 제2 단계; 및상기 비정질 실리콘막(17)을 결정화하는 제3 단계를 포함하고상기 하부막은 상기 제1 열전도막(14)의 일부를 상기 제2 열전도막(16)으로 대체하여 형성하는 것을 특징으로 하는 폴리 실리콘막 형성방법.
- 삭제
- 삭제
- 제 40 항에 있어서, 상기 제2 단계에서 상기 비정질 실리콘막(17) 상에 캡핑막(30)을 더 형성하는 것을 특징으로 하는 폴리 실리콘막 형성방법.
- 제 40 항에 있어서, 상기 제3 단계는 상기 비정질 실리콘막(17)에 소정의 에너지 밀도를 갖는 레이저광을 조사하는 단계인 것을 특징으로 하는 폴리 실리콘막 형성방법.
- 제 43 항에 있어서, 상기 제3 단계는 상기 캡핑막(30)에 상기 비정질 실리콘막(17)에 도달될 수 있을 정도의 에너지 밀도를 갖는 레이저광을 조사하는 단계인 것을 특징으로 하는 폴리 실리콘막 형성방법.
- 제 45 항에 있어서, 상기 레이저광 조사 후, 상기 캡핑막(30)을 제거하는 것을 특징으로 하는 폴리 실리콘막 형성방법.
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