JP2007220948A - 薄膜半導体素子の製造方法、薄膜半導体装置 - Google Patents

Abstract

【課題】絶縁基板上に形成された半導体薄膜をレーザ照射により結晶化する方法において、結晶化後に、半導体膜上に形成されたキャップ絶縁膜を好適に取除く方法を提供する。
【解決手段】絶縁基板上に逐次下地絶縁膜、半導体膜、そしてキャップ絶縁膜を含む膜構造を形成し、所定の光強度分布を有するレーザ光を該膜構造に照射することにより、半導体膜を結晶化し、薄膜トランジスタにおけるチャネル形成領域上のキャップ絶縁膜を残すように、チャネル形成領域周囲のキャップ絶縁膜をエッチングして除去し、エッチングした基板全面に金属膜を堆積し、熱処理を施してキャップ絶縁膜が除去された領域の半導体膜と金属膜を反応させて金属シリサイド層を形成し、キャップ絶縁膜上の未反応の前記金属膜を除去し、そしてチャネル形成領域上のキャップ絶縁膜を除去する工程を含む、薄膜トランジスタを形成する方法。
【選択図】 図４

Description

本発明は、薄膜半導体素子の製造方法および薄膜半導体装置に係り、特に薄膜トランジスタの製造方法に関する。

近年アクティブマトリクス型の平面表示装置がブラウン管に変わる画像表示装置として使われつつある。かかる平面表示装置の各画素のスイッチングトランジスタとしては、ガラスや石英等の絶縁性基板上に形成されたシリコンに代表される半導体薄膜を用いた薄膜トランジスタ（ＴＦＴ）が用いられている。近年では、画像表示部のスイッチングトランジスタだけでなく、周辺駆動回路やＤＡ変換等の画像信号処理回路をもＴＦＴで形成して、表示装置全体の低コスト化を図る技術が実用化されている。

これらの機能回路群を絶縁基板上に集積するためには、ＴＦＴ性能の飛躍的な向上が必要である。

このため、絶縁基板上に低温で形成した単結晶の半導体膜を用い、ゲート長1μｍあるいはそれ以下の微細なＴＦＴを形成する技術が報告されている。
特開２００２−８３７６９ 特開２００５−１９１５１０

このような、単結晶に近い高品質半導体膜をガラス等の絶縁基板上に低温で形成する工業化技術を本願出願人が鋭意開発中である。この方法の一例として、特開２００５−１９１５１０（特許文献２）には、位相シフトマスクを用いて形成した空間変調されたエキシマレーザビームによる非単結晶半導体膜の結晶化法が開示されている。さらに、同文献には、結晶化すべき非単結晶半導体膜の表面に例えば３０ｎｍ〜５００ｎｍの酸化シリコン膜（ＳｉＯ₂膜）からなるキャップ（ｃａｐ）絶縁膜を形成しておき、このキャップ絶縁膜に照射光の一部を吸収させ、熱溜め層として機能させることで、より大粒径の結晶を得ることができることが示されている。

このように、非単結晶半導体膜の上層としてキャップ絶縁膜を設けてレーザ照射する方法は、半導体膜の結晶粒径を拡大するだけでなく、半導体膜の蒸散、蒸発等のアブレーションを抑制し、さらに、結晶化工程中における望ましくない不純物の半導体膜中への取り込みを最小化できる。このため、再結晶化された半導体膜の高純度化にも有効な方法である。なお、かかる大粒径結晶化法においては、通常、ランダムに発生した多結晶の結晶化開始領域から横方向に単結晶化が進み、しかもその厚みが増加するように結晶化が進む。そして、結晶化終端部において他の大粒径結晶領域と衝突し、多結晶部分が形成される。

しかしながら、このような単結晶化の工程においては必要なキャップ絶縁膜であっても、ＴＦＴ等の形成工程においては不要である。このため、結晶化された半導体膜上にデバイスを形成する工程の前にエッチング除去する必要がある。

このプロセス開発において、品質管理上本発明者は次のような課題があることを見出した。酸化シリコン膜等からなるキャップ絶縁膜の除去は、フッ酸溶液等によるウエット処理により行われる。ドライエッチングの場合にイオン衝撃等により再結晶化された半導体膜表面に対するダメージを回避するためである。しかし、このウエット処理にも問題があることが判った。半導体薄膜の再結晶化の際に、横方向結晶化終端部の多結晶部分（傾斜頂上部付近）にボイド（空隙）が形成される場合があるからである。ボイドが形成されると、この半導体膜中のボイドを通して、半導体膜下の下地絶縁膜（例えばシリコン酸化膜）にまでエッチング液が浸透する場合がある。かかる場合にはエッチング液により下地絶縁膜がエッチングされる場合が生ずる。このため、半導体膜の一部がリフトオフ作用により下地絶縁膜から剥離してしまう問題が生じる場合がある。このような状態では、それ以降デバイス作製工程を正常に進めることは困難である。

キャップ膜の除去をドライエッチング法により行えばリフトオフ作用のような問題はない。しかし、ドライエッチングを行うと、デバイスを形成すべき半導体膜表面、特にチャネル部分にイオン照射によるダメージを与えてしまう場合がある。かかる場合、耐圧性、高速性等に関し良好な素子性能を得ることが困難である。

このように、半導体膜上にキャップ絶縁膜を形成することは、高品質の結晶化された半導体膜を得る上で多くのメリットを持つ一方、再結晶化後にこれをどうように除去するかがデバイス作製のトータルプロセス上大きな課題であった。

本発明は、このような問題を解決するものであって、デバイス特性の低下をもたらすことなく、キャップ絶縁膜除去の工程を行うことができる製造方法およびデバイス構造を提供するものである。

本発明の実施の形態に係る発明は、絶縁基板上に薄膜トランジスタを形成する方法であって、絶縁基板上に逐次下地絶縁膜、半導体膜、そしてキャップ絶縁膜を含む膜構造を形成し、所定の光強度分布を有するレーザ光を前記膜構造に照射することにより、前記半導体膜を結晶化し、薄膜トランジスタにおけるチャネル形成領域上のキャップ絶縁膜を残すように、前記チャネル形成領域周囲のキャップ絶縁膜をエッチングして除去し、前記エッチングした基板全面に金属膜を堆積し、熱処理を施して前記キャップ絶縁膜が除去された領域の前記半導体膜と前記金属膜を反応させて金属シリサイド層を形成し、前記キャップ絶縁膜上の未反応の前記金属膜を除去し、前記チャネル形成領域上の前記キャップ絶縁膜を除去する工程を含む、薄膜トランジスタを形成する方法に係る。

さらに、前記チャネル形成領域を個々のトランジスタのアイランド領域に分離する工程を含む薄膜トランジスタを形成する方法に係る。さらに、前記ゲート絶縁膜を前記トランジスタのアイランド領域上に形成し、前記チャネル形成予定領域内の前記ゲート絶縁膜上にゲート電極パターンを形成する工程を含む薄膜トランジスタを形成する方法に係る。

さらに、前記絶縁基板はガラス基板または石英基板であり、または前記下地絶縁膜はシリコン酸化膜であり、または前記半導体膜は非晶質または多結晶シリコン膜であり、または前記キャップ絶縁膜はシリコン酸化膜である薄膜トランジスタを形成する方法である。

また、上記薄膜トランジスタを形成する方法を用いて形成された薄膜トランジスタを表示装置を駆動または制御するためのトランジスタとして使用するアクティブマトリクス型表示装置に係る。

また、本発明の実施の形態に係る発明は、絶縁基板上に薄膜トランジスタを形成する方法であって、絶縁基板上に逐次下地絶縁膜、半導体膜、そしてキャップ絶縁膜を含む膜構造を形成し、所定の光強度分布を有するレーザ光を前記膜構造に照射することにより、前記半導体膜に前記基板に対し傾斜した結晶化領域を生成し、薄膜トランジスタにおけるチャネル形成領域上のキャップ絶縁膜を残すように、前記チャネル形成領域周囲のキャップ絶縁膜をエッチングして除去し、前記エッチングした基板全面に金属膜を堆積し、熱処理を施して前記キャップ絶縁膜が除去された領域の前記半導体膜と前記金属膜を反応させて金属シリサイド層を形成し、前記キャップ絶縁膜上の未反応の前記金属膜を除去し、前記チャネル形成領域上の前記キャップ絶縁膜を除去する工程を含む、薄膜トランジスタを形成する方法に係る。

また、本発明の実施の形態に係る発明は、基板に対して傾斜を有するように結晶成長された結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、前記チャネル領域は前記基板に対して傾斜した結晶化領域に設けられていることを特徴とする薄膜トランジスタに係る。

また、本発明の実施の形態に係る発明は、絶縁基板上に薄膜トランジスタを形成する方法であって、絶縁基板上に逐次下地絶縁膜、半導体膜、そしてキャップ絶縁膜を含む膜構造を形成し、所定の光強度分布を有するレーザ光を前記膜構造に照射することにより、前記半導体膜の所定の結晶成長の開始位置より前記基板に対して横方向に結晶成長させた結晶化領域を生成し、前記薄膜トランジスタのチャネル形成領域上のキャップ絶縁膜を残すように、前記チャネル形成領域周囲のキャップ絶縁膜をエッチングして除去し、前記エッチングした基板全面に金属膜を堆積し、熱処理を施して前記キャップ絶縁膜が除去された領域の前記半導体膜と前記金属膜を反応させて金属シリサイド層を形成し、前記キャップ絶縁膜上の未反応の前記金属膜を除去し、前記チャネル形成領域上の前記キャップ絶縁膜を除去する工程を含む、薄膜トランジスタを形成する方法に係る。

また、本発明の実施の形態に係る発明は、所定の結晶成長の開始位置より横方向に結晶成長された結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、前記ドレイン領域又は前記ソース領域の前記チャネル領域側端部は結晶成長の開始位置を除く結晶化領域に設けられていることを特徴とする薄膜トランジスタに係る。

また、本発明の実施の形態に係る発明は、絶縁基板上に逐次形成された下地絶縁膜、半導体膜、そしてキャップ絶縁膜を含む膜構造にレーザ光を照射して前記半導体膜を結晶化する結晶化装置であって、レーザ光を発生するレーザ源と、膜構造を有する前記絶縁基板が載置されるステージと、前記ステージと前記レーザ光源との間に設けられ、入射角度および光強度に関して前記レーザ光を均一化するホモジナイザと、前記ホモジナイザと前記ステージとの間に設けられ、前記ホモジナイザで均一化されたレーザ光を位相変調して、鋸歯状の繰り返しパターンの光強度分布を形成するする位相変調光学系とを具備することを特徴とする結晶化装置に係る。

さらに、絶縁基板は載置台を介してステージに固定される結晶化装置である。

デバイス特性の低下をもたらすことなく、キャップ絶縁膜除去の工程を行うことができる。

本発明を実施するために、以下に示す工程を採用することができる。

（１）絶縁基板上に、逐次下地絶縁膜／半導体膜／キャップ絶縁膜を含む少なくとも３層を有する膜構造を形成する。

（２）所定の強度分布を有するレーザ光を上記膜構造に照射することにより、半導体膜を結晶化する。

（３）通常のホトリソグラフィにより形成したレジストパターンをマスクとして、トランジスタのチャネル形成予定領域を含む領域のキャップ絶縁膜のみを残し、それ以外の部分のキャップ絶縁膜をドライエッチング法によりエッチング除去する。

（４）上記レジストパターンを除去した後、ＮｉまたはＣｏ等の半導体膜と反応可能な金属膜を全面に形成し、熱処理を施して、キャップ絶縁膜が除去された領域の半導体膜と金属膜を反応させて金属シリサイド層を形成する。

（５）例えば王水等の酸処理により、キャップ絶縁膜上の未反応の金属膜を除去する。

（６）ウエットエッチング法により、チャネル形成予定領域を含む領域に形成された上記残したキャップ絶縁膜を除去する。

（７）前記金属シリサイド領域およびチャネル形成予定領域上に、通常のホトリソグラフィにより形成したレジストパターンをマスクとして、前記金属シリサイド領域およびチャネル形成予定領域について、複数のアイランド領域にパターニングする。かかるアイランド領域に個々のトランジスタが形成される
（８）ホトレジストを除去後、プラズマ酸化あるいはプラズマＣＶＤ法等によりゲート絶縁膜をトランジスタのアイランド領域上に形成する。

（９）チャネル形成予定領域内の前記ゲート絶縁膜上にゲート電極パターンを形成する。

（１０）以降、通常のＭＯＳ型トランジスタの形成工程を経て薄膜トランジスタを得る。なお、このＭＯＳ型トランジスタのドレイン領域又はソース領域のチャネル領域側端部は結晶成長の開始位置又は縦方向成長開始位置近傍を除く結晶化領域に設けるのが良い。

上記工程の採用により、以下に示す効果を得ることができる。

上記（１）〜（２）による効果
キャップ絶縁膜で保護しながらレーザ照射による半導体膜の結晶化を行うことにより、半導体膜のアブレーションを抑制すると共に、結晶化工程中において半導体膜中のチャネル形成予定領域が意図しない不純物による汚染を低減できる。

上記（３）による効果
チャネル形成予定領域を含む領域のキャップ絶縁膜のみを残してそれ以外の部分のキャップ絶縁膜をドライエッチング法によりエッチング除去することにより、キャップ膜エッチング時の下地絶縁膜へのダメージと半導体膜の剥がれを防止できる。

また、この時チャネル形成予定領域はキャップ絶縁膜により保護されているのでチャネル形成予定領域へのダメージ回避できる。

上記（４）〜（６）による効果
例えば、ＮｉやＣｏ等の金属膜を全面に形成し、熱処理を施して、キャップ絶縁膜が除去された領域の半導体膜と上記金属膜を反応させて金属シリサイド層を形成することにより、レーザ照射工程において生じた半導体膜のマイクロボイド等の欠陥をシリサイド層で埋め込むことができる。このため、その後の酸処理による下地絶縁膜へのダメージを防止できる。

また、チャネル形成予定領域上のキャップ絶縁膜はウエット処理により除去することによりチャネル形成予定領域へのダメージを回避できる。

上記（７）による効果
上記記金属シリサイド領域およびチャネル形成予定領域上に、通常のホトリソグラフィにより形成したレジストパターンをマスクとして、金属シリサイド領域およびチャネル形成予定領域を個々のトランジスタのアイランド領域にパターニングすることで、形成した金属シリサイド層をトランジスタのソース、ドレイン層の一部としてそのまま利用することで、低抵抗のソース、ドレイン層を得ることができるので、トランジスタのオン電流を向上できる。

以下、より具体的にかかる工程の実施の形態について説明する。図１〜図１０は、本発明の実施の形態にかかるＴＦＴの製造工程に関する基板およびＴＦＴの形成部分の断面図を示す。

図１は、ガラス基板１１上に、膜厚が約２００ｎｍのＳｉＯ₂からなる下地絶縁膜１２が形成され、その上に膜厚が約１００ｎｍの非晶質（又は多結晶）シリコン膜１３が形成され、そして膜厚が約３００ｎｍのＳｉＯ_ｘ膜１４がキャップ絶縁膜として形成された多層基板１５を示す。

なお、本発明に使用し得る基板１１は、上記ガラス基板に限定されるものではなく、例えば石英基板、絶縁皮膜を有する半導体基板等、最終製品またはＴＦＴの製造工程において要求される特性に合致する任意の基板を使用することができる。また下地絶縁膜１２はＳｉＯ₂に限定されるものではなく、例えば窒化シリコン膜等他の絶縁膜が使用可能である。シリコン膜１３としてはアモルファスシリコン膜を使用できる。なお、必要に応じて多結晶シリコン膜を、また半導体材料としてはシリコンに限定されるものではなく、例えばＧｅ、III-V半導体等他の半導体膜を使用することも可能である。下地絶縁膜１２、非晶質又は多結晶シリコン膜１３、キャップ絶縁膜１４の厚さは上記実施の形態に限られるものではない。材料および工程等に合わせて適切な値を選択可能である。

図２（a）は非晶質又は多結晶シリコン膜１３を結晶化するために図１の基板に対して照射されるエキシマレーザ光の強度分布を示す。横軸は多層基板１５上の位置を示し、縦軸はレーザ光の強度である。例えば図２（a）に示すような光強度分布１６を持つエキシマレーザ光（波長３０８ｎｍ）を上記膜１３に照射して非晶質または多結晶シリコン膜１３の照射領域を溶融する。非晶質又は多結晶シリコン膜１３の温度分布はレーザ光の強度分布１６に対応した温度分布となる。レーザ光の照射が中止されたとき、かかる温度分布の状態を維持したまま、基板温度は全体的に低下される。この結果非結晶または多結晶シリコン膜１３は低温部１７より横方向に逐次結晶化される。かかる横方向への結晶成長により、結晶化容易な結晶粒が拡大してＴＦＴの寸法においてはほぼ単結晶化されたシリコン膜２０を得ることができる。

大粒径の単結晶化領域を形成するために、キャップ絶縁膜１４は大きく寄与している。キャップ絶縁膜１４は光強度分布１６を持って降温する速度をゆるやかにするのに大きく寄与する。ゆっくり降温することが横方向に結晶化させる条件である。

かかる結晶化のために本実施の形態に使用可能な結晶化装置１０１を図２０に示す。図示するように、本実施の形態の結晶化装置１０１においては、レーザ装置１０２、例えばＫｒＦエキシマレーザ装置、によりパルスレーザ光１０３が生成される。そしてこのレーザ光の光路に、凹レンズ１０４、凸レンズ１０５、ホモジナイザ１０６、結像光学系１０７、位相シフタ１０８が順次設けられている。そして載置台１０９上に配置した多層基板１５に所定の光強度分布を有するレーザ光を照射してシリコン膜を一度加熱溶融し、そして降温過程において結晶化するものである。

ＫｒＦエキシマレーザ装置１０２のレーザ発振を遂行する内部電源回路（図示せず）は、結晶化装置１０１のコントローラ１１０の出力信号が受信されるように、コントローラ１１０の出力部１１１と接続されている。コントローラ１１０は、照射されるレーザ光１０３の発振タイミング、パルス幅、パルス間隔、出力の大きさなどを制御する。この光学系は、例えば凹レンズ１０４、凸レンズ１０５、ホモジナイザ１０６、位相シフタ１０８などが同一光軸上に配置されたものである。光学系の構成要素および配置は図２０の記載に限定されるものではない。

ホモジナイザ１０６は、照射領域におけるパルスレーザ光１０３を入射角度と光強度とに関して平準化する機能を備えている。すなわち、ホモジナイザ１０６を通過したパルスレーザ光１１２はその出射角度と光強度が均一化されて出力される。ホモジナイズされたパルスレーザ光１１２は、位相シフタ１０８により位相変調され、図２（a）に示すような所定の光強度分布を有するレーザ光１１３となる。

図２（a）のような光強度分布は、例えば図２１（ａ）に示す位相シフタ１０８にレーザ光１１２を通過させることで形成することができる。位相シフタ１０８は、この構造に限定されるわけではないが、例えば石英板１２０上にＳｉＯ_２で構成された所定のサイズの複数の凸パターン１２３が所定の密度で配置された構造を有する。この位相シフタ１０８に空間的に均一化されたレーザ光１１２を通過させることにより、多層基板１５の照射面に、図２１（ｂ）に示すような鋸歯状の繰り返しパターンの光強度分布１２４を形成することができる。

この実施の形態では、凸パターン１２３の繰り返しのピッチＬｘは１０μｍとしたが、この値は設計により所望の値に設定可能である。図２１（ｂ）の光強度分布は傾斜の異なる一対の直線部１２７、１２８により各鋸の歯の部分が形成されている。なお、光度分布はかかる鋸歯状の分布に限定されるものではなく、結晶化に適する任意の光度分布を採用することができる。図２（ａ）に示すように、傾斜の等しい一対の直線部１２９、１３０により形成されていても良い。

かかるレーザ光の照射により多層基板を加熱し半導体膜を溶融した後、レーザ光の照射を停止して降温することにより、半導体膜を再結晶させる。この際に、溶融再結晶化はレーザ強度の低い領域１２５から高い領域１２６向かって（図面の左から右に）起こる。その結果、図２（b）に示すように結晶化されたシリコン膜２０の膜厚は、低温部１７である溶融再結晶化開始部１８から終了部１９に向かって次第に厚くなるような、基板１１に対して傾斜を有する分布を持つ。再結晶化開始部１８では多結晶状態であるが、横方向に結晶成長が進むに従い結晶化容易な方向性を有する結晶粒が次第に大きくなる。このため、後に形成されるＴＦＴの寸法を超える単結晶粒の集合とすることが可能である。結晶化が進み、隣接する結晶化領域と衝突する終了部１９近傍では多結晶となる。

この際、終了部１９近傍である最も膜厚が厚くなる部分１９の近傍においては、結晶化されたシリコン膜２０にマイクロボイドが形成されたり、キャップ絶縁膜１４にクラックが発生する場合がある。

また、図２０に示すように、結晶化装置１０１において、多層基板１５を固定する載置台１０９は、ＸＹＺθステージ１１５の上に配置することができる。このため、多層基板１５は水平面内でＸ軸およびＹ軸方向にそれぞれ移動可能である。さらに、上記水平面に直交するＺ軸方向に移動可能であり、照射面の高さの調整ができる。また、Ｚ軸まわりに回転可能であり、回転角度θが制御される。かかる調整のため、ＸＹＺθステージ１１５には、Ｘ軸駆動機構、Ｙ軸駆動機構、Ｚ軸駆動機構、および回転駆動機構が設けられている（図示せず）。これらの駆動機構により、ＸＹＺθステージ１１５は、それぞれＸ、Ｙ、Ｚ方向および回転角θについて制御可能である。ＸＹＺθステージ１１５の上記駆動機構は、コントローラ１１０の出力部１１６と接続されている。

図３に、将来ＴＦＴのチャネルが形成されるチャネル形成予定領域の上部に形成されたキャップ絶縁膜１４のみを残し、他の部分を除去してキャップ絶縁膜１４をパターンニングした状態を示す。このパターンニングによりシリコン露出部４４が形成される。なお、図１２に示すように単結晶化された領域２３は、通常キャップ絶縁膜２１の領域よりも大きく設計されている。かかる構造は、通常のホトリソグラフィの手法により、キャップ絶縁膜１４上に所定のレジストパターンを形成し、ドライエッチング法（例えば、ＲＩＥエッチングガス、ＣＨＦ₃によるプラズマエッチング等）により主としてチャネル形成予定領域上に形成されたキャップ絶縁膜２１の部分を残して他の部分のキャップ絶縁膜を除去することにより形成される。この除去は、ウエットエッチング法ではなくドライエッチング法により所定の部分のキャップ絶縁膜１４をエッチングするのが良い。これにより、エッチング時の下地絶縁膜１２へのダメージと半導体膜１３の剥がれを防止できる。また、この時単結晶化された領域２３のうち後にＴＦＴのチャネルが形成される部分はキャップ絶縁膜２１により保護されているので、チャネル形成部分への汚染、ダメージ等を回避できる。

続いて図４に示すように、図３の基板全面に膜厚２００ｎｍのＮｉ膜２２を例えばスパッタリング法により形成する。成膜の方法はスパッタリング法に限定されるものではなく、例えば蒸着法その他を使用することもできる。またＮｉ膜に限らず、Ｓｉとの間でシリサイド層を形成する他の金属、例えばＣｏ膜等を適宜使用することができる。膜厚は２００ｎｍとしたがこの値に限定されるものではない。

続いて図５に示すように、キャップ絶縁膜２１以外の部分、即ち図３のシリコンが露出した部分、にＮｉシリサイド層２４を形成する。即ち、図４に示す基板について４５０℃２時間の熱処理によりＮｉ膜２２と結晶化されたシリコン膜２０を反応させ、Ｎｉシリサイド層２４を形成する。次にＮｉシリサイド層２４を残し、キャップ絶縁膜２１上のＮｉ膜２５を除去する。このようにしてＮｉ層が除去された領域全体にＮｉシリサイド層２４が形成された基板が形成される。

Ｎｉシリサイド層２４の厚さは、結晶化されたシリコン膜２０が下地絶縁膜１２との界面近傍で２０〜５０ｎｍ残る程度とするのが良いことがわかった。ただし、場合によっては、結晶化されたシリコン膜の厚さ方向全体をシリサイド化させるようにしてもよい。シリサイド層２４の形成はＴＦＴのソースおよびドレインの抵抗を下げる効果もある。通常はシリコン層２９の少なくとも一部は残るようにシリサイド化する。シリコン層を一部残す理由は、総てをＮｉシリサイド層に変換すると、下層の下地絶縁膜１２との密着が悪くなるためである。

キャップ絶縁膜２１上の未反応のＮｉ膜２５の除去は、例えば王水処理により行うことができる。この場合、結晶化工程において結晶化されたシリコン膜２０に生じたマイクロボイド等の欠陥はシリサイド層２４の形成過程で埋め込まれてしまう。このため、その後の酸処理等による下地絶縁膜１２へのダメージを防止できる。

続いて図６に示すように、キャップ絶縁膜２１を除去し、キャップ絶縁膜２１の下に位置する結晶化されたシリコン膜２０を露出させる。酸化シリコン膜からなるキャップ絶縁膜２１は、フッ酸とフッ化アンモニウムの混合液である所謂緩衝フッ酸溶液により除去することができる。結晶化されたシリコン膜２０のチャネル形成予定領域にはアブレーションが生じないためマイクロボイドは形成されていないので、この除去工程において下地絶縁膜１２へのダメージ、結晶化されたシリコン膜２０の剥離等は生じない。このためチャネル形成予定領域へのダメージも回避できる。

上記工程の後、トランジスタ形成領域であるアイランド４０（図１６参照）を規定するための所定のホトレジストパターンを形成する（図示せず）。そしてこのホトレジストパターンをマスクとして、トランジスタ形成領域であるアイランド４０以外のシリサイド層２４とその下部の結晶化されたシリコン膜２０を除去し、ＴＦＴを形成するトランジスタ領域４０、所謂アイランド４０を形成する。エッチングにはＣＦ₄ガスを用いることができ、シリサイドとシリコンの双方をエッチングして、アイランド４０形成のためのパターニングをすることができる。

図７は、続いてゲート絶縁膜２６およびゲート電極２７が形成された状態を示す。先ずマイクロ波プラズマ酸化法により基板温度３００℃で約２ｎｍのＳｉＯ₂膜を表面に形成し、続いてプラズマＣＶＤ法によりさら厚さ２８ｎｍのＳｉＯ₂膜を成膜し、３０ｎｍのゲート絶縁膜２６を形成する。なおゲート絶縁膜２６の形成は上記工程に限定されるものではなく、他の適切な方法を採用することができる。

次にゲート電極２７が形成される。この実施の形態においてゲート電極２７としてはＭｏＷを使用する。ＭｏＷ膜は通常のスパッタリング法により形成される。スパッタリングによる成膜の後、通常のホトリソグラフィの手法によりパターン化する。なおゲート電極材料はＭｏＷに限定されるものではなく、多結晶シリコン膜、アルミニウム等他の導電材料を使用することも可能である。

続いて図８に示すように、低濃度領域であるＬＤＤ領域２８（Lightly Doped Drain）が形成される。ＬＤＤ領域２８は、ゲート電極パターン２７をマスクとして使用し、ＮチャネルＴＦＴの場合は２×１０¹²ｃｍ^-2のリンイオンを打ち込むことにより形成することができる。ＰチャネルＴＦＴの場合はボロンの打ち込みによりＬＤＤ領域２８形成することができる。なお必要とするＴＦＴの特性によってはＬＤＤ領域の形成を省略することも可能である。

図９は続いてゲート電極２７の側面３０にサイドウオールスペーサ３１およびソース／ドレイン層が形成された状態を示す。ＣＶＤ法により膜厚５００ｎｍのＳｉＯ２膜を全面に形成し、続いて垂直方向に異方性ドライエッチングすることにより形成することができる。なおサイドウオールスペーサ３１の形成方法は上記方法に限定されるものではない。

続いて、サイドウオールスペーサ３１とゲート電極２７をマスクとして使用し、ＮチャネルＴＦＴの場合は５×１０¹⁵ｃｍ^-2のリンイオンを打ち込み、ソース／ドレインｎ＋層３２を形成する。６００℃において１時間の熱処理により、打ち込んだリンを活性化処理することができる。熱処理は例えばフラッシュランプアニール等によってもよい。ＰチャネルＴＦＴの場合は例えばボロンの打ち込みによりソース／ドレインｐ＋層を形成することができる。イオン打ち込み時に適切なマスクによりＮチャネルまたはＰチャネルのうちの一方のＴＦＴ領域をマスクすることにより、ＮチャネルＴＦＴおよびＰチャネルＴＦＴを同一の基板に順次形成することができる。

上記実施形態によれば、シリコン等の半導体薄膜を結晶化した後、図３に示すようにチャネル形成領域上のキャップ絶縁膜２１のみを残してキャップ絶縁膜をエッチングし除去する。そして、図４に示すようにＮｉやＣｏ等の金属膜２５を表面に形成した後、可熱処理を行って半導体薄膜と表面に付着させた金属膜を反応させて金属シリサイド層（シリコン薄膜の場合）を形成する。かかる金属シリサイド層の形成過程において、結晶化工程において生じた半導体薄膜中のボイド（空隙）等を新たにシリサイド層を形成することにより埋め込み消滅させることができる。

このように、半導体薄膜の結晶化の際に横方向結晶化終端部の多結晶部分にボイドが形成された場合であっても、かかるボイドを金属シリサイド層の形成過程において充填することができる。このため、その後のエッチング工程において、ボイドを通して下地絶縁膜にまでエッチング液が浸透することを防ぐことができる。このため、後工程における酸処理により下地絶縁膜へダメージが発生するのを防止でき、さらに下地絶縁膜のエッチングが進み結晶化された半導体薄膜自体がリフトオフされるのを防ぐことができる。

また、例えばシリコン薄膜の場合には、金属シリサイド化することにより、ソースおよびドレイン領域の抵抗値を低くすることができる。

その後、図１０に示すように層間絶縁膜４３を形成、コンタクトホール３３を開口し、ソース電極３４、ドレイン電極３５を形成する。その後、全体を保護絶縁膜３６で被覆しＴＦＴ素子は完成する。

図１１〜図１６は、本発明の実施の形態にかかる製造工程を説明する平面図である。図１１は図２（b）に対応する平面図である。ガラス基板１１上に下地絶縁膜１２、熱処理により結晶化されたシリコン膜２０、キャップ絶縁膜１４が形成されている。その中央部には位相シフトされたレーザ光の照射により単結晶化された領域２３が示されている。トランジスタのチャネルはこの単結晶化された領域２３内に形成される。図１７は熱処理後の半導体膜の表面顕微鏡像である。幅約４μｍの単結晶化されたチャネル形成予定領域を含む単結晶化された領域３７が１０μｍ周期で配置され、その間には多結晶シリコン領域３８が形成されている。

図１２は図３に対応する平面図である。単結晶化された領域２３上に選択エッチングにより形成されたキャップ絶縁膜２１の孤立パターンが形成されている。

図１３は図４に対応する平面図である。基板表面全面にＮｉからなる金属膜２２が形成された状態である。熱処理することにより、図３のシリコン露出部４４にシリサイド層２４を形成する。

図１４は図６にほぼ対応する平面図である。熱処理後キャップ絶縁膜２１をウエットエッチングにより除去し、結晶化されたシリコン膜２０を露出する。即ち、薄膜トランジスタにおけるチャネル形成領域上のキャップ絶縁膜２１をエッチングして除去し、結晶化されたシリコン膜２０を露出する。従って結晶化されたシリコン膜２０の周囲はシリサイド層２４に囲まれている。なお図６とは、未だ図１５および図１６に示すアイランド４０が形成されていない状態である点において異なる。

図１５はトランジスタ領域、即ちアイランド領域４０を規定するための所定のホトレジストパターン３９を形成した状態を示す。

図１６は上記ホトレジストパターン３９をマスクとして、シリサイド膜２４と結晶化されたシリコン膜２０をＣＦ₄ガスを用いてシリサイドとシリコンとをエッチングして、アイランド４０形成のためのパターニングをした状態である。チャネル領域４５およびソース／ドレイン領域４６が形成されている。

以降の工程は通常のＭＯＳＦＥＴの作製工程に準じた製法により薄膜トランジスタを形成する。

かかるＭＯＳＦＥＴは、横方向に順次結晶成長された結晶化領域に、ソース領域、チャネル領域、およびドレイン領域を形成し、ドレイン領域又はソース領域のチャネル領域の側端部が、結晶成長の開始位置の近傍を除く結晶化領域に設けられることが望ましい。

上記の実施の形態では、キャップ絶縁膜が除去された領域全体にＮｉシリサイド層２４を選択的に形成したが、図２２に示すようにシリサイド層を形成する代わりに、選択ＣＶＤ法によりキャップ絶縁膜が除去された領域上だけにＳｉ膜４１を堆積してもよい。終了部１９に形成されたマイクロボイドを埋め込んで、下地絶縁膜１２へのダメージを防止する効果は変ることがない。

図１８は本発明の実施の形態にかかる製造方法により形成されたＣＭＯＳインバータ回路の平面図である。ＰＭＯＳ、ＮＭＯＳの各ＭＯＳトランジスタはＸ方向に並ぶ２個のアイランドＳＩ、これらアイランド間に配置されたチャネル領域ＮおよびＰ、およびチャネル領域の上部に配置されるゲート電極ＧＭを有する。ゲート電極ＧＭはＹ方向に伸びている。この実施の形態において、チャネル領域のチャネル長はＰおよびＮチャネルトランジスタとも共通して０.５μｍに設定されている。これらのトランジスタのチャネル領域のチャネル幅は、ＰチャネルトランジスタＰにおいて４μｍに設定されている。他方、ＮチャネルトランジスタＮにおいては２μｍに設定されている。これらトランジスタのチャネル領域は、レーザ加熱により結晶化された単一の結晶粒の規定領域ＳＸ内のほぼ中央をターゲットとして配置される。

図１８において、ＶＳＳは第１層目Ａｌ（アルミニウム）配線により構成された接地配線である。ＶＤＤは第１層目Ａｌ配線により構成された電源配線である。ＣＯＮＴ１は半導体層およびゲート電極層と第１層目Ａｌ配線層を接続するためのスルーホールである。ＣＯＮＴ２はセル内の第１層目Ａｌ配線と他のセルを接続する第２層目のＡｌ配線を接続するためのスルーホールである。

コンタクトホールＣＯＮＴ１は半導体アイランドＳＩの内、高濃度不純物領域で構成されるソース、ドレイン領域上に形成される。ソース、ドレイン層はほぼシリサイド層上に配置されるため、低いソース、ドレインの抵抗値が実現される。

図１９は、図１８中のＸ−Ｘ‘線に沿ったＣＭＯＳインバータ回路６０の断面図である。薄膜半導体基板は無アルカリガラス基板、無アルカリガラス等の透明絶縁基板６１上に形成されるＳｉＯ₂膜ＵＣ、および結晶化シリコン等の結晶化半導体薄膜６２により構成される。ＳｉＮｘ膜６３は透明絶縁基板６１からの不純物の拡散を防止するバッファ絶縁膜として形成されている。その上部のＳｉＯ₂膜６４の厚さは２００ｎｍであり、結晶化半導体薄膜６２の厚さは１００ｎｍである。結晶化半導体薄膜６２上には、ＳｉＯ₂からなるゲート絶縁膜６５が３０ｎｍの厚さで形成され、ＭｏＷ合金膜からなるゲート電極ＧＭがゲート絶縁膜６５上に形成される。

これらの全部材はＳｉＯ₂からなる第１の層間絶縁膜６６により全体的に覆われ、層間絶縁膜６６に設けたコンタクトスルーホールＣＯＮＴ１を介してＭｏ／Ａｌ／Ｍｏの３層金属膜よりなる電源配線ＶＤＤ、接地配線ＶＳＳ、スタンダードセル内の接続配線に接続されている。

これらの全部材はＳｉＯ₂からなる第２の層間絶縁膜６７により全体的に覆われる。接続電極６８は第２の層間絶縁膜６７に設けたコンタクトスルーホールＣＯＮＴ２を介してＡｌからなるスタンダードセル間の接続配線６９に接続される。

これら部材はさらにＳｉＮ_ｘからなる保護絶縁膜７０により全体的に覆われる。

図２３は、本発明の実施の形態にかかるディスプレイ基板２００を示す。このディスプレイ基板２００を使用する表示装置はいわゆるアクティブマトリクス型の表示装置である。画素としては液晶を使用することができる。本発明に係る薄膜トランジスタをディスプレイの各画素の駆動しまたは制御するためのトランジスタとして使用することができる。

絶縁基板である例えば透明な無アルカリガラス基板２０１上には、複数の走査配線２１０と複数の映像信号配線２１１とがマトリクスを構成するように配置されている。なお、基板２０１はガラス基板に限定されるものではなく、例えば石英基板やプラスティック基板等を使用することも可能である。それらの配線２１０、２１１で規定される矩形の画素領域内に、複数の薄膜トランジスタ２１２が配置されてなる薄膜トランジスタアクティブマトリクス領域２１３が形成されている。そして、これら各画素の薄膜トランジスタを駆動するために、同様に薄膜トランジスタで構成された走査回路２１４および信号供給回路２１５が配置される。

さらに、表示装置を制御するため、外部から供給される電源電圧２１６を変換してこれらの駆動回路に必要な電圧として供給するためのＤＣ−ＤＣコンバータ回路２１７および、映像データ、制御信号等を受け取り、必要な処理を行い走査回路２１４および信号供給回路２１５にクロック信号を供給するタイミングコントロール回路２１８が同様に薄膜トランジスタにより構成されてガラス基板２０１上に集積されている。

また、外部からの圧縮された画像データを受信するための素子として、２枚の電極２１９および２２０がアクティブマトリクス領域２１３の外側のガラス基板上の領域に形成されている。この２枚の電極２１９および２２０は、受信回路２２１に接続されている。またこの受信回路２２１に隣接し、受信回路２２１が受信し増幅した圧縮された画像データをデータ展開処理時に利用するために一端蓄積するメモリ回路２２２が形成されている。このメモリ回路２２２は薄膜トランジスタを用いた例えばスタティックランダムアクセスメモリを用いて形成することができる。そしてこのメモリ回路２２２に保持された圧縮データをピットマップデータに展開するためのデータ展開回路２２３が、このメモリ回路２２２に隣接して形成されている。このメモリ回路２２２はまたデータ展開回路２２３により生成されたピットマップデータを記憶するメモリとしても使用可能である。

これらの表示装置における制御用の受信回路２２１、メモリ回路２２２、そしてデータ展開回路２２３等はガラス基板２０１上に形成された本発明に係る薄膜トランジスタを用いて形成することが製造工程の簡略化のために特に望ましい。しかし場合によっては、受信回路２２１、メモリ回路２２２またはデータ展開回路２２３等のいずれかを１つまたはそれ以上を、別個の絶縁基板（図示せず）に形成し、これらをガラス基板２０１に搭載し、他の回路構成部と電気的に接続することも可能である。

図２３において２２４は液晶の各画素部分を示し、２１２は各画素部分を制御する薄膜トランジスタである。なお各画素は液晶に限定されるものではなく、適切な制御回路を有する有機エレクトロルミネッセンス素子により形成することも可能である。

本発明は、ガラス等の絶縁基板上に形成された薄型ディスプレイや情報機器の設計、製造に利用可能である。

本発明の実施の形態にかかるガラス基板、下地絶縁膜、非晶質又は多結晶シリコン膜、およびキャップ絶縁膜を含む多層基板を示す断面図である。 本発明の実施の形態にかかるレーザ強度分布と結晶化されたシリコン膜を示す断面図である。 本発明の実施の形態にかかる製造工程においてパターニングされたキャップ膜を示す断面図である。 本発明の実施の形態にかかる製造工程においてＮｉ膜が形成された状態を説明する断面図である。 本発明の実施の形態にかかる製造工程においてＮｉシリサイド膜が形成された状態を示す断面図である。 本発明の実施の形態にかかる製造工程において結晶化されたシリコン膜が露出された状態を示す断面図である。 本発明の実施の形態にかかる製造工程においてゲート絶縁膜およびゲート電極が形成された状態を示す断面図である。 本発明の実施の形態にかかるＴＦＴの製造工程においてＬＤＤ領域の形成された状態を示す断面図である。 本発明の実施の形態にかかるＴＦＴの製造工程においてソース／ドレインｎ＋層が形成された状態の断面図である。 本発明の実施の形態にかかるＴＦＴの製造工程において層間絶縁膜およびソース／ドレイン電極が形成された状態を示す断面図である。 本発明の実施の形態にかかるＴＦＴの製造工程において半導体膜の結晶化が行われ、単結晶化領域が形成された、図２（b）に対応する平面図である。 本発明の実施の形態にかかる製造工程においてキャップ絶縁膜が形成された、図３に対応する平面図である。 本発明の実施の形態にかかる製造工程において基板全面にＮｉ膜が形成された、図４に対応する平面図である。 本発明の実施の形態にかかる製造工程において、キャップ絶縁膜が除去され、結晶化されたシリコン膜の領域が露出する、図６に対応する平面図である。 本発明の実施の形態にかかる製造工程においてトランジスタ領域、所謂アイランド、を規定するためのホトレジストパターンを形成した状態を示す平面図である。 本発明の実施の形態にかかる製造工程においてアイランド４０を形成するためパターニングされた状態を示す平面図である。 本発明の実施の形態に用いた半導体膜の結晶化パターンの顕微鏡像を示す図である。 本発明の実施の形態にかかる製造方法により形成されたＣＭＯＳインバータ回路の平面である。 本発明の実施の形態にかかる製造方法により形成された図１８のＣＭＯＳインバータ回路のＸ−Ｘ’における断面図である。 本発明の実施の形態の製造工程で用いることのできる結晶化装置を示す図である。 位相シフタの構成例と、この位相シフタにより生成される光強度分布を示す図である。 シリサイド層を形成する代わりに、選択ＣＶＤ法によりキャップ絶縁膜が除去された領域上だけにＳｉ膜４１を堆積した実施の形態を示す図である。 本発明により形成したトランジスタを含む周辺回路が配置されたディスプレイ基板の構成を示す図である。

符号の説明

１１…基板、 １２…下地絶縁膜、 １３…非晶質又は多結晶シリコン膜、 １４…キャップ絶縁膜、 １５…多層基板、 １６…強度分布、 １７…低温部、 １８…溶融再結晶化開始部、 １９…終了部、 ２０…結晶化されたシリコン膜、 ２１…キャップ絶縁膜、 ２２…金属膜、 ２３…単結晶化領域、 ２４…シリサイド層、 ２５…キャップ絶縁膜上のＮｉ膜、 ２６…ゲート絶縁膜、 ２７…ゲート電極、 ２８…ＬＤＤ領域、 ２９…シリコン層、 ３０…側面、 ３１…サイドウオールスペーサ、 ３２…ソース／ドレインｎ＋層、 ３３…コンタクトホール、 ３４…ソース電極、 ３５…ドレイン電極、 ３６…保護絶縁膜、 ３７…単結晶化された領域、 ３８…多結晶シリコンの領域、 ３９…ホトレジストパターン、 ４０…アイランド、 ４１…Ｓｉ膜、 ４３…層間絶縁膜、 ４３…層間絶縁膜、 ４４…シリコン露出部、 ４５…チャネル領域、 ４６…ソース／ドレイン領域、 ６１…透明絶縁基板、 ６２…結晶化半導体薄膜、 ６３…ＳｉＮｘ膜、 ６４…ＳｉＯ_２膜、 ６５…ゲート絶縁膜、 ６６…層間絶縁膜、 ６７…第２の層間絶縁膜、 ６８…接続電極、 ６９…接続配線、 ７０…保護絶縁膜、 １０１…結晶化装置、 １０２…Ｆエキシマレーザ装置、 １０３…レーザ光、 １０４…凹レンズ、 １０５…凸レンズ、 １０６…ホモジナイザ、 １０７…結像光学系、 １０８…位相シフタ、 １０９…載置台、 １１０…コントローラ、 １１１…出力部、 １１２…ホモジナイズされたレーザ光、 １１３…レーザ光、 １１５…ＸＹＺθステージ、 １１６…出力部、 １２０…石英板、 １２３…凸パターン、 １２４…強度分布、 １２５…レーザ強度の低い領域、 １２６…レーザ強度の高い領域、 １２７、１２８…直線部、 １２９、１３０…直線部、 ２００…ディスプレイ基板、 ２０１…ガラス基板、 ２１０…走査配線、 ２１１…映像信号配線、 ２１２…薄膜トランジスタ、 ２１３…アクティブマトリクス領域、 ２１４…走査回路、 ２１５…信号供給回路、 ２１６…電源電圧、 ２１７…ＤＣコンバータ回路、 ２１８…タイミングコントロール回路、 ２１９…電極、 ２２１…受信回路、 ２２２…メモリ回路、 ２２３…データ展開回路

Claims (14)

1. 絶縁基板上に薄膜トランジスタを形成する方法であって
   絶縁基板上に逐次下地絶縁膜、半導体膜、そしてキャップ絶縁膜を含む膜構造を形成し、
   所定の光強度分布を有するレーザ光を前記膜構造に照射することにより、前記半導体膜を結晶化し、
   薄膜トランジスタにおけるチャネル形成領域上のキャップ絶縁膜を残すように、前記チャネル形成領域周囲のキャップ絶縁膜をエッチングして除去し、
   前記エッチングした基板全面に金属膜を堆積し、
   熱処理を施して前記キャップ絶縁膜が除去された領域の前記半導体膜と前記金属膜を反応させて金属シリサイド層を形成し、
   前記キャップ絶縁膜上の未反応の前記金属膜を除去し、
   前記チャネル形成領域上の前記キャップ絶縁膜を除去する工程を含む、
   薄膜トランジスタを形成する方法。
2. さらに前記チャネル形成領域を個々のトランジスタのアイランド領域に分離する工程を含む
   請求項１記載の薄膜トランジスタを形成する方法。
3. 前記ゲート絶縁膜を前記トランジスタのアイランド領域上に形成し、
   前記チャネル形成予定領域内の前記ゲート絶縁膜上にゲート電極パターンを形成する工程を含む、
   請求項２記載の薄膜トランジスタを形成する方法。
4. 前記絶縁基板はガラス基板または石英基板である
   請求項１乃至３の何れか１項記載の薄膜トランジスタを形成する方法。
5. 前記下地絶縁膜はシリコン酸化膜である
   請求項１乃至３の何れか１項記載の薄膜トランジスタを形成する方法。
6. 前記半導体膜は非晶質または多結晶シリコン膜である
   請求項１乃至３の何れか１項記載の薄膜トランジスタを形成する方法。
7. 前記キャップ絶縁膜はシリコン酸化膜である
   請求項１乃至３の何れか１項記載の薄膜トランジスタを形成する方法。
8. 請求項１乃至７記載の薄膜トランジスタを形成する方法を用いて形成された薄膜トランジスタを表示装置を駆動または制御するためのトランジスタとして使用するアクティブマトリクス型表示装置。
9. 絶縁基板上に薄膜トランジスタを形成する方法であって
   絶縁基板上に逐次下地絶縁膜、半導体膜、そしてキャップ絶縁膜を含む膜構造を形成し、
   所定の光強度分布を有するレーザ光を前記膜構造に照射することにより、前記半導体膜に前記基板に対し傾斜した結晶化領域を生成し、
   薄膜トランジスタにおけるチャネル形成領域上のキャップ絶縁膜を残すように、前記チャネル形成領域周囲のキャップ絶縁膜をエッチングして除去し、
   前記エッチングした基板全面に金属膜を堆積し、
   熱処理を施して前記キャップ絶縁膜が除去された領域の前記半導体膜と前記金属膜を反応させて金属シリサイド層を形成し、
   前記キャップ絶縁膜上の未反応の前記金属膜を除去し、
   前記チャネル形成領域上の前記キャップ絶縁膜を除去する工程を含む、
   薄膜トランジスタを形成する方法。
10. 基板に対して傾斜を有するように結晶成長された結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、
    前記チャネル領域は前記基板に対して傾斜した結晶化領域に設けられていることを特徴とする薄膜トランジスタ。
11. 絶縁基板上に薄膜トランジスタを形成する方法であって
    絶縁基板上に逐次下地絶縁膜、半導体膜、そしてキャップ絶縁膜を含む膜構造を形成し、
    所定の光強度分布を有するレーザ光を前記膜構造に照射することにより、前記半導体膜の所定の結晶成長の開始位置より前記基板に対して横方向に結晶成長させた結晶化領域を生成し、
    前記薄膜トランジスタのチャネル形成領域上のキャップ絶縁膜を残すように、前記チャネル形成領域周囲のキャップ絶縁膜をエッチングして除去し、
    前記エッチングした基板全面に金属膜を堆積し、
    熱処理を施して前記キャップ絶縁膜が除去された領域の前記半導体膜と前記金属膜を反応させて金属シリサイド層を形成し、
    前記キャップ絶縁膜上の未反応の前記金属膜を除去し、
    前記チャネル形成領域上の前記キャップ絶縁膜を除去する工程を含む、
    薄膜トランジスタを形成する方法。
12. 所定の結晶成長の開始位置より横方向に結晶成長された結晶化領域を有する半導体薄膜にソース領域、チャネル領域、およびドレイン領域を有し、前記チャネル領域上部にゲート絶縁膜およびゲート電極を有する薄膜トランジスタであって、
    前記ドレイン領域又は前記ソース領域の前記チャネル領域側端部は結晶成長の開始位置を除く結晶化領域に設けられていることを特徴とする薄膜トランジスタ。
13. 絶縁基板上に逐次形成された下地絶縁膜、半導体膜、そしてキャップ絶縁膜を含む膜構造にレーザ光を照射して前記半導体膜を結晶化する結晶化装置であって、
    レーザ光を発生するレーザ源と、
    膜構造を有する前記絶縁基板が載置されるステージと、
    前記ステージと前記レーザ光源との間に設けられ、入射角度および光強度に関して前記レーザ光を均一化するホモジナイザと、
    前記ホモジナイザと前記ステージとの間に設けられ、前記ホモジナイザで均一化されたレーザ光を位相変調して、鋸歯状の繰り返しパターンの光強度分布を形成するする位相変調光学系と、
    を具備することを特徴とする結晶化装置。
14. 前記絶縁基板は載置台を介して前記ステージに固定されることを特徴とする請求項１３記載の結晶化装置。

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