JP4082459B2 - 表示装置の製造方法 - Google Patents

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Description

本発明は，表示装置の製造方法に関し，さらに詳細には，薄膜トランジスタを備える表示装置の製造方法に関する。
表示装置において，単位画素が各々の単位画素駆動回路を有する場合を能動マトリックス表示装置と称する。この単位画素駆動回路は，画素電極に印加される電流又は電圧を制御するための少なくても一つの薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ； 以下，“ＴＦＴ”と称する）を備える。
このＴＦＴは，半導体層，ゲート電極及びソース／ドレーン電極を備え，上記半導体層の種類によって区分することもできる。詳細には，半導体層が多結晶シリコン層である場合を多結晶シリコンＴＦＴと称し，非晶質シリコン層である場合を非晶質シリコンＴＦＴと称される。かかる多結晶シリコンＴＦＴは，チャンネル領域におけるキャリア移動度が非晶質シリコンＴＦＴよりも高く，高解像度を有する表示装置を具現することができる。また，多結晶シリコンＴＦＴの高いキャリア移動度は，表示装置の基板に画素部及び画素部を駆動するための回路部を同時に形成することを可能とする。これは，駆動回路チップの実装費用を低減することができる。
このように，表示装置が一つの基板上に画素部及び回路部を同時に備える場合には，画素部の薄膜トランジスタと回路部の薄膜トランジスタとが，異なる特性を要求される場合がある。しかしながら，一つの基板上に異なる電気的特性を有する画素部ＴＦＴと回路部ＴＦＴを形成することは困難である。
したがって，本発明は，上記従来技術の問題点を解決するためになされたもので，その目的は，一つの基板上に異なる電気的特性を有する画素ＴＦＴと回路ＴＦＴを容易に形成することが可能な新規かつ改良された表示装置の製造方法を提供することにある。
上記課題を解決するために，本発明の第１の観点によれば，画素領域及び前記画素領域の周辺部に位置する回路領域を備える基板を提供する段階と，前記画素領域及び前記回路領域上に第１の半導体層及び第２の半導体層を各々形成する段階と，Ｏ ２ ，Ｎ ２ Ｏ，Ｈ ２ 及び不活性気体よりなる群から選択される少なくとも一つを含有するプラズマを用いて，前記第１の半導体層を選択的に表面処理して，前記第１の半導体層表面の格子欠陥密度を増加させる段階と，前記第２の半導体層及び前記表面処理された第１の半導体層上にゲート絶縁膜を形成する段階と，前記ゲート絶縁膜上に前記第１の半導体層及び前記第２の半導体層と各々重畳される第１のゲート電極及び第２のゲート電極を形成する段階と，を含むことを特徴とする表示装置の製造方法が提供される。
また，前記第１の半導体層を表面処理する段階は，プラズマを使用して実行し，前記プラズマは，Ｏ２，Ｎ２Ｏ，Ｈ２及び不活性気体よりなる群から選択される少なくとも一つを含有する，如く構成するのが好ましい。
また，前記第１の半導体層を選択的に表面処理する段階は，前記第２の半導体層上にマスクパターンを形成して前記第１の半導体層を露出させる段階と，前記露出された第１の半導体層をプラズマを使用して表面処理する段階と，を含む如く構成するのが好ましい。また，前記マスクパターンは，フォトレジストパターンである，如く構成するのが好ましい。
また，前記表示装置の製造方法は，前記第２の半導体層及び前記表面処理された第１の半導体層上にゲート絶縁膜を形成する段階と，前記ゲート絶縁膜上に前記第１の半導体層及び前記第２の半導体層と各々重畳される第１のゲート電極及び第２のゲート電極を形成する段階と，を含む，如く構成するのが好ましい。
また，前記表示装置の製造方法は，前記第１の半導体層と接続する第１のドレーン電極を形成する段階と，前記第１のドレーン電極と電気的に接続する画素電極を形成する段階と，をさらに含む，如く構成するのが好ましい。また，前記画素電極上に少なくとも発光層を備える有機機能膜を形成する段階と，前記有機機能膜上に対向電極を形成する段階と，をさらに含む，如く構成するのが好ましい。
上記課題を解決するため，本発明の第２の観点によれば，画素領域及び前記画素領域の周辺部に位置する回路領域を備える基板を提供する段階と，前記画素領域及び前記回路領域上に第１の半導体層及び第２の半導体層を各々形成する段階と，前記第１の半導体層を不活性気体プラズマを使用して選択的に表面処理する段階と，前記第２の半導体層及び前記表面処理された第１の半導体層上にゲート絶縁膜を形成する段階と，前記ゲート絶縁膜上に前記第１の半導体層及び前記第２の半導体層と各々重畳される第１のゲート電極及び第２のゲート電極を形成する段階と，を含むことを特徴とする表示装置の製造方法が提供される。
本発明によれば，画素薄膜トランジスタの半導体層を選択的に表面処理して画素薄膜トランジスタの半導体層表面の格子欠陥密度を増加させる容易な方法を使用することにより，一つの基板上に異なる電気的特性を有する画素薄膜トランジスタと回路薄膜トランジスタを形成することができる。
以下に添付図面を参照しながら，本発明の好適な実施の形態について詳細に説明する。なお，本明細書及び図面において，実質的に同一の機能構成を有する構成要素については，同一の符号を付することにより重複説明を省略する。
まず，図１に基づいて，第１の実施の形態にかかる表示装置の製造方法について説明する。なお，図１Ａ〜図１Ｃは，第１の実施の形態にかかる表示装置の製造方法を工程段階別に示す断面図である。
まず，図１Ａに示すように，画素領域（Ａ）と，画素領域（Ａ）の周辺部に位置する回路領域（Ｂ）と，を備える基板１０を提供する。なお，画素領域（Ａ）は，表示装置の画像が形成される部分として，単位画素に限定して示した領域である。回路領域（Ｂ）は，画素領域（Ａ）に表示される画像を駆動及び制御するための回路が形成される領域として，一つの薄膜トランジスタに限定して示した領域である。一方，基板１０は，ガラス，石英，サファイア，単結晶シリコン又はプラスチック基板により形成することができる。
基板１０上にバッファ層１３を形成することができる。このバッファ層１３は，シリコン酸化膜，シリコン窒化膜，シリコン酸窒化膜又はこれらの多重層により形成することができる。
このバッファ層１３上に非晶質シリコン膜を積層する。非晶質シリコン膜をＳＰＣ（Ｓｏｌｉｄ Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）法，ＥＬＡ（Ｅｘｃｉｍｅｒ Ｌａｓｅｒ Ａｎｎｅａｌｉｎｇ）法，ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ Ｌａｔｅｒａｌ Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）法又はＭＩＣ（Ｍｅｔａｌ Ｉｎｄｕｃｅｄ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）を使用して結晶化することにより，多結晶シリコン膜を形成する。この多結晶シリコン膜をパターニングして，画素領域（Ａ）及び回路領域（Ｂ）上に第１の半導体層２１及び第２の半導体層３１を各々形成する。
次に，第１の半導体層２１を選択的に表面処理して第１の半導体層２１の表面の格子欠陥密度を増加させる。第１の半導体層２１の表面処理は，プラズマを使用して実行することができる。このプラズマは，Ｏ２，Ｎ２Ｏ，Ｈ２及び不活性気体よりなる群から選択される少なくとも一つを含有することができる。不活性気体は，Ｎ２と周期律表上の８族元素，詳しくは，Ｎ２，Ｈｅ及びＡｒよりなる群から選択される少なくとも一つである。プラズマ内に加速された粒子は，第１の半導体層２１の表面と物理的に衝突して第１の半導体層２１の表面の格子欠陥密度を増加させる。そして，プラズマ内にＯ２，Ｎ２Ｏ又はＨ２のような反応性気体が含有された場合，化学的反応より物理的衝突が優勢になるようにプラズマのエネルギーを調節して第１の半導体層２１を表面処理することができる。
詳細には，第１の半導体層２１を選択的に表面処理する工程は，第２の半導体層３１上にマスクパターン９９を形成して第１の半導体層２１を露出させ，露出された第１の半導体層２１をプラズマを使用して表面処理する。このマスクパターン９９は，フォトレジストパターンにより形成できる。
図１Ｂに示すように，マスクパターン（図１Ａの９９）を除去して第２の半導体層３１を露出させる。露出された第２の半導体層３１及び表面処理された第１の半導体層２１上にゲート絶縁膜３３を形成する。このゲート絶縁膜３３は，物理気相蒸着法（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）又は化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を使用して形成することができる。このとき，ゲート絶縁膜３３は，半導体層２１，３１の表面粗度によって形成される。したがって，不活性気体プラズマにより表面処理されることにより，表面格子欠陥密度が増加された第１の半導体層２１とゲート絶縁膜３３との間の界面特性は，表面処理されなかった第２の半導体層３１とゲート絶縁膜３３との間の界面特性に比べて不良になる。ゲート絶縁膜３３は，ＬＰＣＶＤ，ＡＰＣＶＤ又はＰＥＣＶＤ法を使用して形成することができる。ゲート絶縁膜３３は，シリコン酸化膜，シリコン窒化膜，シリコン酸窒化膜又はこれらの多重層により形成することができる。また，ゲート絶縁膜３３は，８００〜１５００Åの厚さに形成することができる。
次に，ゲート絶縁膜３３上にゲート導電膜を積層してそのゲート絶縁膜をパターニングすることにより，第１の半導体層２１及び第２の半導体層３１と各々重畳される第１のゲート電極２５及び第２のゲート電極３５を形成する。このゲート電極２５，３５上に層間絶縁膜４０を形成する。この層間絶縁膜４０内に第１の半導体層２１の両端部を露出させる第１のコンタクトホール及び第２の半導体層３１の両端部を露出させる第２のコンタクトホールを形成する。このコンタクトホールが形成された基板上にソース／ドレーン導電膜を積層し，そのソース／ドレーン導電膜をパターニングして，第１のコンタクトホールを通じて第１の半導体層２１の両端部と各々接続する第１のソース電極２７ａ及び第１のドレーン電極２７ｂ，そして，第２のコンタクトホールを通じて第２の半導体層３１の両端部と各々接続する第２のソース電極３７ａ及び第２のドレーン電極３７ｂを形成する。
第１の半導体層２１，第１のゲート電極２５及び第１のソース／ドレーン電極２７ａ，２７ｂは，画素薄膜トランジスタを形成する。一方，第２の半導体層３１，第２のゲート電極３５及び第２のソース／ドレーン電極３７ａ，３７ｂは，回路薄膜トランジスタを形成する。第１の半導体層２１の表面格子欠陥及び第１の半導体層２１とゲート絶縁膜３３との間の比較的粗い界面は，画素薄膜トランジスタが動作する際に電荷のトラップ及び散乱を誘発するので，画素薄膜トランジスタのＳ−ｆａｃｔｏｒ値を回路薄膜トランジスタに比べて増加させることができる。したがって，大きいＳ−ｆａｃｔｏｒ値を有する画素薄膜トランジスタが有機電界発光表示装置の発光素子に電気的に連結された駆動薄膜トランジスタの場合，発光素子の階調表示を容易に制御することが可能になる。一方，一般的に回路薄膜トランジスタは，スイッチング特性が重要なのでＳ−ｆａｃｔｏｒ値が小さくなければならない。結果的に，第１の半導体層を選択的に表面処理して第１の半導体層の表面の格子欠陥密度を増加させる容易な方法を使用して一つの基板上に異なる電気的特性を有する画素薄膜トランジスタと回路薄膜トランジスタを形成することができる。
次に，ソース／ドレーン電極２７ａ，２７ｂ，３７ａ，３７ｂ上にパシベーション膜４５を形成する。このパシベーション膜４５内に第１のドレーン電極２７ｂを露出させるビアホールを形成する。ビアホールが形成された基板上に画素導電膜を形成し，その画素導電膜をパターニングして画素領域（Ａ）のパシベーション膜４５上にビアホールを通じて第１のドレーン電極２７ｂと電気的に接続する画素電極５０を形成する。
図１Ｃに示すように，画素電極５０上に画素電極５０の少なくとも一部を露出させる開口部を有する画素定義膜５５を形成する。開口部内に露出された画素電極５０上に少なくとも発光層を備える有機機能膜６０を形成する。この有機機能膜６０上に対向電極７０を形成する。
上記実施形態に基づいて，画素及び回路薄膜トランジスタを製造したので，その実施例を以下に説明する。
＜画素及び回路薄膜トランジスタの製造例１＞
画素領域と回路領域を備える基板上に非晶質シリコン膜を積層し，その非晶質シリコン膜をＥＬＡ法を使用して結晶化することにより多結晶シリコン膜を形成した。この多結晶シリコン膜をパターニングすることにより，画素領域及び回路領域上に第１の半導体層及び第２の半導体層を各々形成した。第２の半導体層上にフォトレジストパターンを形成して第１の半導体層を露出させた。露出された第１の半導体層を５０００ｓｃｃｍのＨｅ，１００ｓｃｃｍのＯ２，ＲＦパワー３００Ｗ，圧力６６０Ｐａの条件で１２０秒間表面処理した。
次に，このフォトレジストパターンを除去して第２の半導体層及び表面処理された第１の半導体層上にＰＥＣＶＤ法を使用してゲート絶縁膜を形成した。このゲート絶縁膜上に導電膜を積層して導電膜をパターニングすることにより，第１の半導体層及び第２の半導体層と各々重畳される第１のゲート電極及び第２のゲート電極を形成した。その後，ゲート電極上に層間絶縁膜を形成した。この層間絶縁膜内にコンタクトホールを形成し，コンタクトホールが形成された基板上に導電膜を積層してパターニングし，第１の半導体層の両端部と各々接続する第１のソース電極及び第１のドレーン電極，そして，第２の半導体層の両端部と各々接続する第２のソース電極及び第２のドレーン電極を形成した。このようにして，第１の半導体層，第１のゲート電極及び第１のソース／ドレーン電極を備える画素薄膜トランジスタ及び第２の半導体層，第２のゲート電極及び第２のソース／ドレーン電極を備える回路薄膜トランジスタを製造した。
＜画素及び回路薄膜トランジスタの製造例２＞
第１の半導体層の表面を５０００ｓｃｃｍのＨｅ，５００ｓｃｃｍのＯ２，ＲＦパワー７００Ｗの，圧力６００Ｐａの条件で，１２０秒間処理したこと以外は，上記製造例１と同一の方法により画素及び回路薄膜トランジスタを製造した。
＜画素及び回路薄膜トランジスタの比較例＞
第１の半導体層及び第２の半導体層を形成した後，第１の半導体層を表面処理しないで第１の半導体層及び第２の半導体層上にゲート絶縁膜を形成したこと以外は，製造例１と同一な方法により画素及び回路薄膜トランジスタを製造した。
上記製造例１，２及び比較例による画素及び回路薄膜トランジスタのＳ−ｆａｃｔｏｒ及び標準偏差について，表１に示す。
Figure 0004082459
表１に示すように，不活性気体プラズマを使用して画素薄膜トランジスタの半導体層を選択的に表面処理した製造例の場合は，画素薄膜トランジスタのＳ−ｆａｃｔｏｒが回路薄膜トランジスタに比べて大きいことが分かる。このように，一つの基板上に異なる電気的特性を有する画素薄膜トランジスタと回路薄膜トランジスタを形成することができる。
以上，添付の図面を参照しながら本発明の好適な実施の形態について説明したが，本発明は係る例に限定されない。当業者であれば，特許請求の範囲に記載された範疇内において，各種の変更例または修正例に想到し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
本実施形態にかかる表示装置の製造方法を工程段階別に示す断面図である。 本実施形態にかかる表示装置の製造方法を工程段階別に示す断面図である。 本実施形態にかかる表示装置の製造方法を工程段階別に示す断面図である。
符号の説明
１０ 基板
１３ バッファ層
２１ 第１の半導体層
２５ 第１のゲート電極
２７ａ 第１のソース電極
２７ｂ 第１のドレーン電極
３１ 第２の半導体層
３３ ゲート絶縁膜
３５ 第２のゲート電極
３７ａ 第２のソース電極
３７ｂ 第２のドレーン電極
４５ パシベーション膜
５０ 画素電極
５５ 画素定義膜
６０ 有機機能膜
７０ 対向電極
９９ マスクパターン

Claims (11)

  1. 画素領域及び前記画素領域の周辺部に位置する回路領域を備える基板を提供する段階と，
    前記画素領域及び前記回路領域上に第１の半導体層及び第２の半導体層を各々形成する段階と，
    Ｏ２，Ｎ２Ｏ，Ｈ２及び不活性気体よりなる群から選択される少なくとも一つを含有するプラズマを用いて，前記第１の半導体層を選択的に表面処理して，前記第１の半導体層表面の格子欠陥密度を増加させる段階と，
    前記第２の半導体層及び前記表面処理された第１の半導体層上にゲート絶縁膜を形成する段階と，
    前記ゲート絶縁膜上に前記第１の半導体層及び前記第２の半導体層と各々重畳される第１のゲート電極及び第２のゲート電極を形成する段階と，
    を含む，ことを特徴とする表示装置の製造方法。
  2. 前記第１の半導体層を選択的に表面処理する段階は，
    前記第２の半導体層上にマスクパターンを形成して前記第１の半導体層を露出させる段階と，
    前記露出された第１の半導体層をプラズマを使用して表面処理する段階と，
    を含む，ことを特徴とする請求項１に記載の表示装置の製造方法。
  3. 前記マスクパターンは，フォトレジストパターンである，ことを特徴とする請求項２に記載の表示装置の製造方法。
  4. 前記第１の半導体層と接続する第１のドレーン電極を形成する段階と，
    前記第１のドレーン電極と電気的に接続する画素電極を形成する段階と，
    をさらに含む，ことを特徴とする請求項１に記載の表示装置の製造方法。
  5. 前記画素電極上に少なくとも発光層を備える有機機能膜を形成する段階と，
    前記有機機能膜上に対向電極を形成する段階と，
    をさらに含む，ことを特徴とする請求項４に記載の表示装置の製造方法。
  6. 画素領域及び前記画素領域の周辺部に位置する回路領域を備える基板を提供する段階と，
    前記画素領域及び前記回路領域上に第１の半導体層及び第２の半導体層を各々形成する段階と，
    前記第１の半導体層を不活性気体プラズマを使用して選択的に表面処理する段階と，
    前記第２の半導体層及び前記表面処理された第１の半導体層上にゲート絶縁膜を形成する段階と，
    前記ゲート絶縁膜上に前記第１の半導体層及び前記第２の半導体層と各々重畳される第１のゲート電極及び第２のゲート電極を形成する段階と，
    を含む，ことを特徴とする表示装置の製造方法。
  7. 前記第１の半導体層を選択的に表面処理する段階は，
    前記第２の半導体層上にマスクパターンを形成して前記第１の半導体層を露出させる段階と，
    前記露出された第１の半導体層を不活性気体プラズマを使用して表面処理する段階と，
    を含む，ことを特徴とする請求項６に記載の表示装置の製造方法。
  8. 前記マスクパターンは，フォトレジストパターンである，ことを特徴とする請求項７に記載の表示装置の製造方法。
  9. 前記不活性気体は，Ｎ２，Ｈｅ及びＡｒよりなる群から選択される少なくとも一つからなる，ことを特徴とする請求項６に記載の表示装置の製造方法。
  10. 前記第１の半導体層と接続する第１のドレーン電極を形成する段階と，
    前記第１のドレーン電極と電気的に接続する画素電極を形成する段階と，
    をさらに含む，ことを特徴とする請求項６に記載の表示装置の製造方法。
  11. 前記画素電極上に少なくとも発光層を備える有機機能膜を形成する段階と，
    前記有機機能膜上に対向電極を形成する段階と，
    をさらに含む，ことを特徴とする請求項１０に記載の表示装置の製造方法。
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