KR101263652B1 - 평판 표시 장치 및 이의 제조 방법 - Google Patents

평판 표시 장치 및 이의 제조 방법 Download PDF

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Abstract

구동 특성 및 표시 품질을 향상시키기 위한 평판 표시 장치 및 이의 제조 방법이 개시된다. 평판 표시 장치의 제조 방법은 화소 영역과 상기 화소 영역을 둘러싸는 주변 회로 영역이 정의된 기판 상에 비정질 실리콘으로 이루어진 반도체층을 형성하는 단계와, 주변 회로 영역에 형성된 반도체층을 연속 측면 고상화법으로 제1 결정화하는 단계와, 주변 회로 영역 및 화소 영역에 형성된 반도체층을 고상 결정화법으로 제2 결정화하는 단계와, 주변 회로 영역의 제1 및 제2 결정화된 반도체층을 채널로 이용한 적어도 하나의 회로 박막 트랜지스터를 형성함과 동시에, 화소 영역의 제2 결정화된 반도체층을 채널로 이용한 적어도 하나의 화소 박막 트랜지스터를 형성하는 단계 및 화소 박막 트랜지스터와 전기적으로 연결된 제1 전극을 형성하는 단계를 포함한다. 회로 박막 트랜지스터와 화소 박막 트랜지스터에 서로 다른 방법으로 결정화된 반도체층을 적용함으로써 각각의 박막 트랜지스터의 구동 특성을 최적화시킬 수 있다.
Figure R1020060069441
연속 측면 고상화, SLS, 고상 결정화, SPC , OLED, 유기 발광 소자

Description

평판 표시 장치 및 이의 제조 방법 {FLAT PANEL DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 실시예에 따른 평판 표시 장치를 도시한 개략도이다.
도 2는 본 발명의 실시예에 따른 평판 표시 장치를 설명하기 위한 단면도이다.
도 3a 내지 도 3k는 본 발명의 실시예에 따른 평판 표시 장치의 제조 방법을 도시한 공정도들이다.
도 4는 본 발명의 다른 실시예에 따른 평판 표시 장치를 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 베이스 기판 110 : 보호막
200: 화소 영역 300 : 주변 회로 영역
310 : 게이트 구동 회로 320 : 데이터 구동 회로
230 : 화소 박막 트랜지스터 330 : 회로 박막 트랜지스터
231 : 제1 반도체층 232 : 제1 게이트 전극
233 : 제1 소스 전극 234 : 제1 드레인 전극
331 : 제2 반도체층 332 : 제2 게이트 전극
333 : 제2 소스 전극 334 : 제2 드레인 전극
IL1,IL2,IL3 : 절연막 240 : 제1 전극
250 : 유기 발광층 270 : 제2 전극
600: 대향 기판 700 : 액정층
본 발명은 평판 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 회로 박막 트랜지스터와 화소 박막 트랜지스터 각각의 구동 특성을 최적화시키기 위한 평판 표시 장치 및 이의 제조 방법에 관한 것이다.
일반적으로, 평판 표시장치에는 액정표시장치(Liquid Crystal Display), 플라즈마 표시패널(Plasma Display Panel), 필드방사 표시장치(Field Emission Display) 및 전계발광 표시장치(Electro Luminescence Display)등이 있다. 이러한 평판 표시 장치는 다수개의 단위화소가 정의된 화소 영역과, 상기 화소 영역의 주변부에 배치된 주변 회로 영역을 포함한다. 상기 화소 영역에는 각각의 단위 화소를 구동하기 화소 박막 트랜지스터가 형성되며, 상기 주변 회로 영역에는 상기 화소 영역에 인가되는 구동 신호를 제어하기 위한 회로 박막 트랜지스터가 형성된다.
이때, 상기 화소 박막 트랜지스터와 회로 박막 트랜지스터에 요구되는 구동 특성은 서로 다르다. 상기 화소 영역은 영상이 표시되는 영역으로서, 영상의 표시 품질 향상을 위해서는 화소 영역 전체에 걸쳐 균일한 영상을 표시할 수 있어야한다. 따라서, 상기 화소 박막 트랜지스터는 화소 영역 전체에 걸쳐 균일한 구동 특 성을 갖는 것이 바람직하다.
한편, 상기 주변 회로 영역에는 복잡한 구동 신호들이 인가되므로, 상기 구동 신호를 제어하기 위하여 회로 박막 트랜지스터에는 빠른 응답 속도가 요구된다.
이와 같이, 회로 박막 트랜지스터와 화소 박막 트랜지스터에 요구되는 구동 특성에 차이가 있음에도 불구하고, 회로 및 화소 박막 트랜지스터의 채널을 형성하는 반도체층을 동일 재질로 적용할 경우 각각의 박막 트랜지스터에 요구되는 구동 특성을 동시에 만족시키기 어렵다는 문제점이 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 회로 박막 트랜지스터와 화소 박막 트랜지스터 각각의 구동 특성을 최적화시키기 위한 평판 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기한 평판 표시 장치의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위하여 실시예에 따른 평판 표시 장치의 제조 방법은, 화소 영역과 상기 화소 영역을 둘러싸는 주변 회로 영역이 정의된 기판 상에 비정질 실리콘으로 이루어진 반도체층을 형성하는 단계와, 상기 주변 회로 영역에 형성된 상기 반도체층을 연속 측면 고상화법(Sequential lateral solidification)으로 제1 결정화하는 단계와, 상기 주변 회로 영역 및 상기 화소 영역에 형성된 반도체층을 고상 결정화법(Solid Phase Crystallization)으로 제2 결정화하는 단계와, 상기 주변 회로 영역의 상기 제1 및 제2 결정화된 반도체층을 채널로 이용한 적어도 하나의 회로 박막 트랜지스터를 형성함과 동시에, 상기 화소 영역의 상기 제2 결정화된 반도체층을 채널로 이용한 적어도 하나의 화소 박막 트랜지스터를 형성하는 단계 및 상기 화소 박막 트랜지스터와 전기적으로 연결된 제1 전극을 형성하는 단계를 포함한다.
상기한 본 발명의 다른 목적을 실현하기 위하여 실시예에 따른 평판 표시 장치는 복수의 화소부가 정의된 화소 영역과, 상기 화소 영역의 주변부에 배치되며 상기 복수의 화소부를 구동하기 위한 주변 회로 영역을 포함한다.
또한, 상기 평판 표시 장치는 적어도 하나의 회로 박막 트랜지스터 및 적어도 하나의 화소 박막 트랜지스터를 포함한다. 상기 회로 박막 트랜지스터는 상기 주변 회로 영역에 위치하고, 측면 방향으로 결정립이 성장한 제1 결정성의 제1 반도체층을 구비한다. 상기 화소 박막 트랜지스터는 상기 화소 영역에 위치하고, 등방성으로 결정립이 성장한 제2 결정성의 제2 반도체층을 구비한다.
이러한 평판 표시 장치 및 이의 제조 방법에 의하면, 회로 박막 트랜지스터와 화소 박막 트랜지스터에 각각의 구동 특성을 최적화시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예에 따른 평판 표시 장치를 도시한 개략도이다.
도 1을 참조하면, 유기 발광 장치(400)는 베이스 기판(100)을 포함하며, 상기 베이스 기판(100)은 복수의 화소부가 정의되어 영상을 표시하는 화소 영역(200) 과 상기 화소 영역(200)의 주변에 배치되는 주변 회로 영역(300)으로 구획된다.
상기 화소 영역(200)에는 서로 교차하는 게이트 배선 및 데이터 배선들에 의해 매트릭스 형상의 화소부들이 정의되며, 각 화소부에는 상기 게이트 배선 및 데이터 배선에 연결된 화소 박막 트랜지스터가 형성된다.
상기 주변 회로 영역(300)에 해당하는 베이스 기판(100) 상에는 상기 복수의 화소부를 구동하기 위한 게이트 구동 회로부(310) 및 데이터 구동 회로부(320)가 형성되며, 상기 구동 회로부들(310,320)은 회로 박막 트랜지스터를 구비한다. 이때, 상기 게이트 구동 회로부(310) 및 데이터 구동 회로부(320)는 상기 베이스 기판(100) 상에 직접 형성될 수 있다.
한편, 상기 화소 박막 트랜지스터와 상기 회로 박막 트랜지스터에는 요구되는 특성은 서로 다르다. 상기 화소 영역(200) 전체의 구동을 위해 구동 신호를 제어하는 회로 박막 트랜지스터에는 빠른 응답 속도가 요구된다. 따라서, 회로 박막 트랜지스터는 전자 이동도가 높은 것이 바람직하다.
영상이 표시되는 상기 화소 영역(100)에서는 균일한 화질이 유지되어야하므로, 화소 박막 트랜지스터는 화소 영역(100) 전체에 걸쳐 문턱 전압(Vth)이 균일하면서도 안정적이어야 한다.
상술한 바와 같이, 회로 박막 트랜지스터와 화소 박막 트랜지스터에서 요구되는 구동 특성을 모두 충족시키기 위하여 본 발명의 실시예에서는 회로 박막 트랜지스터와 화소 박막 트랜지스터에 서로 다른 결정화 방법으로 결정화된 반도체층을 적용한다.
이하, 도 1 내지 도 2를 참조하여, 본 발명의 실시예에 따른 평판 표시 장치를 더욱 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 평판 표시 장치를 설명하기 위한 단면도이다.
이때, 도 2에서는 도 1의 주변 회로 영역(300)의 일부와, 상기 화소 영역(200)의 단일 화소부에 한정하여 도시하였다.
상기 베이스 기판(100) 전면에는 보호층(110)이 형성된다. 상기 보호층(110)은 후술하는 고온 공정 중에 상기 베이스 기판(100)으로부터 불순물이 유출되는 것을 방지하기 위하여 형성한다. 일례로, 상기 보호층(110)은 실리콘 산화막(SiOx)으로 이루어진다.
상기 화소 영역(200)에 대응하는 상기 보호층(110) 상에는 화소 박막 트랜지스터(230)가 형성된다. 상기 주변 회로 영역(300)의 일부 영역에 대응하는 상기 보호층(BL) 상에는 회로 박막 트랜지스터(330)가 형성된다.
상기 화소 박막 트랜지스터(230)는 제1 반도체층(231), 제1 게이트 전극(232), 제1 소스 전극(233) 및 제1 드레인 전극(234)을 포함한다.
상기 제1 반도체층(231)은 고상 결정화법(Solid Phase Crystallization, 이하 SPC 결정화법)에 의해 결정화된 다결정 실리콘(poly silicon)으로 이루어진다. 상기 SPC 결정화법은 비정질 실리콘층(amorphous silicon)에 600도 내지 800도의 열처리를 수 시간 내지 수십 시간 동안 지속하는 방식으로 진행된다.
상술한 SPC 결정화법에 의해 결정화된 최종 결정립(grain)의 크기는 가열 온 도 및 가열 시간 등에 의해 좌우되며, 보통 수 ㎛ 수준의 결정립들을 생성한다.
SPC 결정화법에 의해 결정화된 다결정 실리콘은 전자의 이동도가 균일하므로, 상기 제1 반도체층(231)을 화소 박막 트랜지스터(230)의 전기적 채널로 적용함으로써 화소 영역(200) 전체에 걸쳐 균일한 영상을 제공할 수 있다.
상기 제1 반도체층(231)이 형성된 상기 보호층(BL) 상에는 제1 절연막(IL1)이 형성된다. 상기 제1 절연막(IL1)은 일례로, 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)으로 형성할 수 있다.
상기 제1 게이트 전극(232)은 게이트 배선으로부터 연결되어 형성되며, 상기 제1 반도체층(231)과 일부 중첩되도록 상기 제1 절연막(IL1)상에 형성된다.
한편, 상기 제1 게이트 전극(232)과의 중첩 영역을 중심으로 하여 상기 제1 반도체층(231)의 양단부에는 이온이 주입된다.
상기 이온은 상기 제1 소스 전극(233) 및 제1 드레인 전극(234)과 상기 제1 반도체층(231)의 오믹 콘택을 위하여 주입되며, n형 이온 또는 p형 이온이 주입될 수 있다.
상기 제1 게이트 전극(232)이 형성된 상기 제1 절연막(IL1)상에는 제2 절연막(IL2)이 형성된다. 상기 제2 절연막(IL2)은 상기 제1 절연막(IL1)과 마찬가지로 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)으로 형성할 수 있다.
상기 제1 및 제2 절연막(IL1,IS2) 내에는 상기 제1 반도체층(231)의 양단부를 노출시키는 제1 및 제2 홀(H1,H2)이 형성된다.
상기 제1 소스 전극(233)은 데이터 배선으로부터 연결되어 상기 제2 절연 막(IL2) 상에 형성되며, 상기 제1홀(H1)을 통해 상기 제1 반도체층(231)과 접촉한다.
상기 제1 드레인 전극(234)은 상기 제1 소스 전극(233)으로부터 소정 간격 이격되어 상기 제2 절연막(IL2) 상에 형성되며, 상기 제2 홀(H2)을 통해 상기 제1 반도체층(231)과 접촉한다.
상기 제1 및 제2 홀(H1,H2)을 통해 노출된 영역의 제1 반도체층(231)에는 상기 이온들이 주입되어 있으므로, 상기 제1 소스 및 제1 드레인 전극(233,234)과 상기 제1 반도체층(231)은 오믹 콘택을 형성한다.
상기 제1 소스 전극(233) 및 제1 드레인 전극(234)이 형성된 제2 절연막(IL2) 상에는 제3 절연막(IL3)이 형성된다. 상기 제3 절연막(IL3)은 상기 제2 절연막(IL2)과 마찬가지로 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)으로 형성할 수 있다.
이때, 상기 제3 절연막(IL3) 내에는 상기 제1 드레인 전극(234)의 일부를 노출시키는 콘택홀(CH)이 형성된다.
상기 제3 절연막(IL3) 상에는 각 화소부에 대응하여 제1 전극(240)이 형성된다. 상기 제1 전극(240)은 도전성이 우수한 금속 재질 또는 광을 투과시키는 투명한 도전성 물질로 형성된다. 상기 제1 전극(240)은 상기 콘택홀(CH)을 통해 상기 제1 드레인 전극(234)과 전기적으로 접촉하며, 상기 화소 박막 트랜지스터(230)의 ON 구동 시 상기 제1 드레인 전극(234)으로부터 화소 전압을 인가 받는다.
한편, 도시하지는 않았으나 상기 제1 전극(240)과, 상기 제3 절연막(IL3) 사 이에는 상기 각 화소부에 대응하여 컬러 필터(Color Filter)가 형성될 수도 있다.
상기 제1 전극(240) 상에는 유기 발광층(250)이 형성된다.
상기 유기 발광층(250)은 정공 주입층, 정공 수송층, 발광층, 전자 주입층 및 전자 수송층의 일부 또는 전부를 포함하며, 뱅크층(260)에 의해 분리 구획된 발광 영역에 형성된다.
상기 유기 발광층(250) 상에는 상기 화소 영역(200) 전체에 대응하여 제2 전극(270)이 형성된다. 상기 제2 전극(270)은 도전성이 우수한 금속 재질 또는 투명한 도전성 물질로 형성할 수 있다. 상기 제1 전극(240)이 금속 재질로 형성될 경우, 상기 제2 전극(270)은 광을 투과시키는 투명한 도전성 물질로 형성되는 것이 바람직하다. 상기 제1 전극(240)이 투명한 도전성 물질로 형성될 경우, 상기 제2 전극(270)은 도전성이 우수한 금속 재질로 형성되는 것이 바람직하다.
상기 제2 전극(270)은 상기 제1 전극(240)과 쌍을 이루어 상기 유기 발광층(250)에 전류를 흘려 보내는 역할을 한다.
일례로, 상기 제1 전극(240)은 상기 유기 발광층(250)에 정공(hole)을 주입시키는 양극(Anode)으로 기능하고, 상기 제2 전극(270)은 상기 유기 발광층(250)에 전자(electron)를 주입시키는 음극(Cathode)으로 기능한다.
상기 제1 전극(240)과 제2 전극(270)으로부터 상기 유기 발광층(250)에 주입된 전자 및 정공은 상기 유기 발광층(250)에서 결합하여 여기자(exiton)를 형성한다. 상기 여기자는 기저 상태로 떨어지면서 광을 발생시키며, 상기 광은 투명한 도전성 물질로 형성된 제1 전극(240) 또는 제2 전극(270)을 통해 출사되어 영상을 표시한다.
즉, 상기 제1 전극(240), 유기 발광층(250) 및 제2 전극(270)은 광을 발생시키는 유기 발광 소자(ORGANIC LIGHT EMITTING DIODE)(280)를 구성한다.
도시하지는 않았으나, 상기 제2 전극(270) 상에는 상기 유기 발광층(250) 및 상기 제2 전극(270)에 수분 및 산소가 침투하는 것을 방지하기 위하여 보호막이 형성될 수 있다. 상기 보호막은 상기 화소 영역(200) 전 면적에 형성되며, 유기막 또는 무기막으로 형성할 수 있다.
또한, 상기 화소 영역(200)에 대응하여 상기 베이스 기판(100) 상에 별도의 기판을 결합시킴으로써, 상기 베이스 기판(100) 상에 형성된 박막들을 밀봉시킬 수도 있다.
상기 주변 회로 영역(300)에 형성된 상기 회로 박막 트랜지스터(330)는 제2 반도체층(331), 제2 게이트 전극(332), 제2 소스 전극(333) 및 제2 드레인 전극(334)을 포함한다.
상기 제2 반도체층(331)은 연속 측면 고상화법(SEQUENTIAL LATERAL SOLIDIFICATION, 이하 SLS 결정화법) 및 상기 SPC 결정화법을 모두 수행하여 결정화된 다결정 실리콘으로 이루어진다. 또한, 상기 제2 반도체층(331)은 SLS 결정화법 만으로 결정화된 다결정 실리콘으로 형성할 수도 있다.
SLS 결정화법을 수행할 경우 단위 면적당 제공되는 에너지가 SPC 결정화법을 수행하는 경우 보다 크므로, SLS 결정화법과 SPC 결정화법을 연속적으로 수행할 경우의 결정립은 SLS 결정화법만을 수행한 경우의 결정립과 유사하게 성장한다.
따라서, SLS 및 SPC 결정화법을 모두 수행한 다결정 실리콘층의 전기적 특성은 SLS 결정화법 만을 수행한 다결정 실리콘층의 전기적 특성과 유사하다.
SLS 결정화법에 의해 결정화된 제2 반도체층(331)은 SPC 결정화에 의해 결정화된 다결정 실리콘에 비해 결정립에서 보여지는 결정 결함이 거의 존재하지 않으며, 일정 방향성을 갖고 결정립이 성장하므로 우수한 전자 이동도를 갖는다.
따라서, 제2 반도체층(331)은 SPC 결정화에 의해 결정화된 제1 반도체층(231)에 비해 전자 이동도가 높다.
이러한 상기 제2 반도체층(331)을 회로 박막 트랜지스터(330)의 채널로 적용함으로써, 회로 박막 트랜지스터(330)의 응답 속도를 향상시킬 수 있다.
또한, 상기 제2 반도체층(331)을 적용함으로써 회로 박막 트랜지스터(330)의 응답 속도가 향상되므로, 복잡한 구동 신호가 인가되는 게이트 및 데이터 구동회로를 베이스 기판(100) 상에 직접 형성하는 SOG(SYSTEM ON GLASS) 구조의 평판 표시 장치를 구현할 수 있다.
그러나, 상기 SLS 결정화법은 도 3b에서 상술한 바와 같이 국부적으로 진행되므로, 대면적 베이스 기판 상에서 상기 SLS 결정화법을 진행할 경우 레이저 빔 스캔이 중첩되는 영역과 미중첩되는 영역에서 결정성 차이가 발생한다.
결정성의 차이는 전자 이동도의 차이를 유발하게 되므로, SLS 결정화법에 의해 결정화된 제2 반도체층(331)층을 화소 박막 트랜지스터(230)에 적용하면 전자 이동도 차이에 의해 표시 영상에 SLS 기인성 얼룩이 발생할 수 있다.
따라서 본 발명에서는, 상기 SLS 결정화법에 의해 결정화된 제2 반도체 층(331)을 회로 박막 트랜지스터(330)에만 적용하고, 화소 박막 트랜지스터(230)에는 SPC 결정화법에 의해 결정화된 제1 반도체층(231)을 적용함으로써 평판 표시 장치(400)의 구동 특성 및 영상의 품질을 향상시킬 수 있다.
상기 제2 반도체층(331) 상에는 상기 제1 절연막(IL1)이 형성된다. 상기 제1 절연막 상에는 상기 제2 반도체층(331)과 일부 오버랩되는 제2 게이트 전극(332)이 형성된다. 상기 제2 게이트 전극(332)상에는 상기 제2 절연막(IL2)이 형성된다.
상기 제1 및 제2 절연막(IL1,IL2) 내에는 상기 제2 반도체층(331)의 양단부를 노출시키는 제3 및 제4 홀(H3,H4)이 형성된다.
상기 제2 소스 전극(333)은 상기 제2 절연막(IL2) 상에 형성되며, 상기 제3홀(H1)을 통해 상기 제2 반도체층(331)과 접촉한다.
상기 제2 드레인 전극(334)은 상기 제2 소스 전극(233)으로부터 소정 간격 이격되어 상기 제2 절연막(IL2) 상에 형성되며, 상기 제4 홀(H4)을 통해 상기 제2 반도체층(331)과 접촉한다.
상기 제2 게이트 전극(332), 제2 소스 전극(333) 및 제2 드레인 전극(334)은 게이트 구동 회로(310) 또는 데이터 구동회로(320)의 회로 배선들에 연결되어 형성되며, 상기 제2 드레인 전극(334)은 또 다른 회로 박막 트랜지스터의 소스 전극이나 게이트 전극이 될 수 있다.
한편, 상기 제3 및 제4 홀(H3,H4)을 통해 노출된 영역의 제3 반도체층(331)에는 이온이 주입되어 있으므로 상기 제2 소스 및 제2 드레인 전극(333,334)과 상기 제2 반도체층(331)은 오믹 콘택을 형성한다.
상기 회로 박막 트랜지스터(330) 상에는 상기 제3 절연막(IL3)이 형성된다.
이하, 본 발명의 실시예에 따른 평판 표시 장치의 제조 방법을 설명하도록 한다.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 평판 표시 장치의 제조 방법을 도시한 공정도들이다.
도 3a를 참조하면, 영상이 표시되는 화소 영역(200)과, 상기 화소 영역(200)을 둘러싸는 주변 회로 영역(300)이 정의된 베이스 기판(100) 상에 보호층(110)을 형성한다. 상기 보호층(110)은 고온의 후속 공정에서 상기 베이스 기판(110)으로부터 불순물이 유출되는 것을 방지하기 위하여 형성한다.
상기 보호층(110)은 일례로, 실리콘 산화막(SiOx)으로 이루어지며, 화학 기상 증착 방법(Chemical Vapor Deposition)으로 형성할 수 있다.
상기 보호층(110)상에는 비정질 실리콘층(Amorphous Silicon)(AS)을 형성한다. 상기 비정질 실리콘층(AS)은 화학 기상 증착 방법으로 형성할 수 있다.
도3a 내지 도 3b를 참조하면, 상기 주변 회로 영역(300)에 대응하여 상기 비정질 실리콘층(AS)에 제1 결정화를 수행한다. 상기 제1 결정화는 SLS 결정화법으로 진행된다.
SLS 결정화법은 상기 주변 회로 영역(300)의 비정질 실리콘층(AS) 상에 슬릿(slit)이 형성된 실리콘 결정화 마스크(mask)를 배치하고, 상기 실리콘 결정화 마스크(mask) 상에서 레이저 빔(10)을 조사하는 방식으로 진행된다.
상기 레이저 빔이 조사된 영역의 비정질 실리콘층은 레이저 빔 에너지에 의 해 용융되었다가 고체화된다.
구체적으로 예를 들어 설명하면, 실리콘 결정화 마스크(mask)가 베이스 기판(100)의 좌측 단부에서 우측 단부로 소정의 간격을 반복적으로 이동하면서, 첫 번째 스캔(1st scan)이 이루어진다. 즉, 첫 번째 스캔(1st scan)때, 실리콘 결정화 마스크(mask)의 슬릿(slit)을 투과한 레이저빔(10)이 베이스 기판(100)의 좌측단부에서 우측단부로 이동하면서 단속적으로 조사된다.
첫 번째 스캔(1st scan)을 마친 후, 실리콘 결정화 마스크(mask)가 상기 스캔방향에 수직하게 소정의 간격을 이동한다. 즉, 베이스 기판(100)으로 조사되는 레이저빔(10)이 상기 스캔방향에 수직하게 소정의 간격을 이동한다. 바람직하게는, 상기 슬릿(slit)폭의 절반 가량의 폭에 해당하는 간격을 이동한다.
실리콘 결정화 마스크(mask)가 베이스 기판(100)의 우측단부에서 좌측단부로 소정의 간격을 반복적으로 이동하면서, 두 번째 스캔(2nd scan)이 이루어진다. 즉, 두 번째 스캔(2nd scan)때, 실리콘 결정화 마스크(mask)를 투과한 레이저빔(10)이 베이스 기판(100)의 우측단부에서 좌측단부로 이동하면서 단속적으로 조사된다.
두 번째 스캔(2nd scan)을 마친 후, 실리콘 결정화 마스크(mask)가 상기 스캔방향에 수직하게 소정의 간격을 이동한다. 즉, 베이스 기판(100)으로 조사되는 레이저빔(10)이 상기 스캔방향에 수직하게 소정의 간격을 다시 이동한다.
이와 같은 방법으로 실리콘 결정화 마스크(mask)를 투과한 레이저 빔(10)이 베이스 기판(110)상에서 이동함으로써, 상기 주변 회로 영역(300)에 형성된 비정질 실리콘층(AS)을 제1 결정화시킨다.
상술한 제1 결정화에 의해 상기 주변 회로 영역(300)에는 측면 방향으로 결정립이 성장한 제1 다결정 실리콘층(PS1)이 형성된다.
도 3c를 참조하면, 상기 주변 회로 영역(300)에 형성된 제1 다결정 실리콘층(PS1) 및 상기 화소 영역(200)에 형성된 비정질 실리콘층(AS) 전체를 SPC 결정화법으로 제2 결정화시킨다.
상기 SPC 결정화법은 일례로, 상기 제1 다결정 실리콘층(PS1) 및 비정질 실리콘층(AS)이 형성된 베이스 기판(100) 전체에 600 내지 800도의 고온 열처리를 하는 방식으로 진행된다. 바람직하게는, 상기 제2 결정화는 750 내지 780도의 온도에서 진행된다.
이에 따라, 상기 주변 회로 영역(300)에는 상기 제1 및 제2 결정화가 모두 수행된 제1 다결정 실리콘층(PS1)이 형성되고, 상기 화소 영역(200)에는 상기 제2 결정화만 수행된 제2 다결정 실리콘층(PS2)이 형성된다.
상기 제1 다결정 실리콘층(PS1)과 상기 제2 다결정 실리콘층(PS2)은 서로 다른 결정화 방법에 의해 결정화되었으므로 결정립 크기, 결정성, 전자 이동도 및 결정립 성장 방향과 같은 물리적 특성이 서로 다르다.
SLS 결정화법을 수행할 경우에 단위 면적당 제공되는 에너지는 SPC 결정화법을 수행하는 경우보다 크므로, SLS 결정화법과 SPC 결정화법을 연속적으로 수행할 경우 결정립은 SLS 결정화법만을 수행한 경우의 결정립과 유사하게 성장한다.
따라서, SLS 및 SPC 결정화법을 모두 수행한 제1 다결정 실리콘층(PS1)의 전기적 특성은 SLS 결정화법 만을 수행한 다결정 실리콘층의 전기적 특성과 유사하 다.
상기 SLS 결정화법은 비정질 실리콘이 레이저 빔에 의해 용융된 후에 결정화되는 방법으로써, 결정립이 측면 방향으로 성장하며 우수한 결정성의 다결정 실리콘층을 구현할 수 있다. 따라서, SLS 결정화법에 의해 결정화된 제1 다결정 실리콘층(PS1)의 전기 이동도가 SPC 결정화법 만으로 결정화된 제2 다결정 실리콘층(PS2)보다 높다.
상기 SPC 결정화법은 비정질 실리콘을 용융시키지 않고 열처리에 의해 비정질에서 결정질로 결정화시키는 방법이다. 상기 제2 다결정 실리콘층(PS2)의 결정립은 상기 베이스 기판(100) 전체 영역에 제공되는 열 에너지에 의해 핵 생성 및 핵 성장을 하므로, 방향성 성장이 아닌 등방성을 갖고 성장한다.
따라서, 상기 제2 다결정 실리콘층(PS2)은 상기 화소 영역(200) 전체에 걸쳐 전자 이동도가 균일하다.
도 3c 내지 도 3d를 참조하면, 상기 제1 및 제2 다결정 실리콘층(PS1,PS2)상에 포토레지스트(photoresist)를 도포하고, 노광 및 현상 공정을 수반하는 사진 공정(photolithography)으로 상기 포토레지스트를 패터닝하여 포토레지스트 패턴(미도시)을 형성한다.
이어서, 상기 포토레지스트 패턴(미도시)을 식각 마스크로 이용한 식각 공정을 수행하여 상기 제1 및 제2 다결정 실리콘층(PS1,PS2)을 패터닝한다.
이에 따라, 상기 화소 영역(200)에는 상기 제2 다결정 실리콘층(PS2)으로 이루어진 제1 반도체층(231)이 형성되고, 상기 주변 회로 영역(300)에는 상기 제1 다 결정 실리콘층(PS1)으로 이루어진 제2 반도체층(331)이 형성된다.
상기 제1 및 제2 반도체층(231,331)이 형성된 보호막(110) 상에는 제1 절연막(IL1)을 형성한다. 상기 제1 절연막(IL1)은 일례로, 실리콘 질화막(SiNx) 내지는 실리콘 산화막(SiOx)으로 이루어지며 화학 기상 증착 방법으로 형성할 수 있다.
이어서, 상기 제1 절연막(IL1) 상에 금속층(미도시)을 형성하고, 상기 금속층을 사진-식각 공정으로 패터닝하여, 제1 게이트 전극(232) 및 제2 게이트 전극(332)을 포함하는 게이트 금속 패턴을 형성한다.
도시하지는 않았으나, 상기 게이트 금속 패턴은 상기 제1 및 제2 게이트 전극(232,332) 뿐만 아니라, 상기 화소 영역(200)에 형성되는 복수의 게이트 배선과, 상기 주변 회로 영역에 형성되는 복수의 회로 배선들을 포함한다.
상기 제1 게이트 전극(232)은 상기 화소 영역(200)에 형성된 게이트 배선에 연결되어 형성된다. 상기 제2 게이트 전극(332)은 상기 주변 회로 영역(300)에 형성된 회로 배선에 연결되어 형성된다.
상기 제1 게이트 전극(232)은 상기 제1 절연막(IL1) 상에서 상기 제1 반도체층(231)과 일부 오버랩된다. 상기 제2 게이트 전극(332)은 상기 제1 절연막(IL2) 상에서 상기 제2 반도체층(331)과 일부 오버랩된다. 이때, 상기 제1 및 제2 게이트 전극(232,332) 각각은 상기 제1 및 제2 반도체층(331,332) 보다 좁은 면적으로 형성되는 것이 바람직하다.
도 3e를 참조하면, 상기 제1 및 제2 게이트 전극(232,332)이 형성된 베이스 기판(100) 상에서 이온을 도핑한다. 상기 이온은 n형 이온일 수도 있고 p형 이온일 수도 있다.
상기 제1 및 제2 게이트 전극(232,332)은 금속 재질로 형성되므로, 상기 베이스 기판(100) 상에서 도핑한 이온은 상기 제1 및 제2 게이트 전극(232,332)의 하부로는 주입되지 못한다.
따라서, 상기 이온은 상기 제1 및 제2 반도체층(231,331)의 상기 제1 및 제2 게이트 전극(232,332)과의 미중첩 영역에 주입된다.
도 3f를 참조하면, 상기 제1 및 제2 게이트 전극(232,332)이 형성된 제1 절연막(IL1) 상에 제2 절연막(IL2)을 형성한다. 상기 제2 절연막(IL2)은 상기 제1 절연막(IL1)과 마찬가지로 실리콘 질화막(SiNx) 내지는 실리콘 산화막(SiOx)으로 이루어지며 화학 기상 증착 방법으로 형성할 수 있다.
이어서, 사진-식각 공정으로 상기 제1 및 제2 절연막(IL1,IL2)을 동시에 패터닝하여, 제1, 제2, 제3 및 제4 홀(H1,H2,H3,H4)을 형성한다.
구체적으로, 상기 제1 홀(H1)은 상기 제1 게이트 전극(232)을 중심으로 상기 제1 게이트 전극(232)의 일측부에 형성되고, 상기 제2 홀(H2)은 상기 제1 게이트 전극(232)의 타측부에 형성되어 상기 제1 반도체층(231)을 노출시킨다.
상기 제3 및 제4 홀(H3,H)도 이와 마찬가지로 형성되어 상기 제2 반도체층(331)을 노출시킨다. 이때, 상기 제1,제2, 제3 및 제4 홀(H1,H2,H3,H4)이 노출시키는 영역의 반도체층은 상술한 이온 도핑 공정을 통해 이온이 주입된 영역이다.
도 3g를 참조하면, 상기 제1,제2,제3 및 제4 홀(H1,H2,H3,H4)이 형성된 제2 절연막(IL2) 상에 금속층(미도시)을 형성하고, 사진-식각 공정으로 상기 금속층을 패터닝하여 제1 소스 전극(233), 제2 드레인 전극(234), 제2 소스 전극(333), 제2 드레인 전극(334)을 포함하는 소스 금속 패턴을 형성한다.
도시하지는 않았으나, 상기 소스 금속 패턴은 상기 화소 영역(200)에 형성된 복수의 데이터 배선들과, 상기 주변 회로 영역(300)에 형성된 복수의 회로 배선들을 포함한다. 상기 복수의 데이터 배선들은 상기 화소 영역(200) 상에서, 상술한 게이트 배선들과 교차하여 복수의 화소부를 정의한다.
상기 제1 소스 전극(233)은 상기 데이터 배선에 연결되어 각 화소부에 형성되며, 상기 제2 소스 전극(333)은 상기 회로 배선에 연결되어 상기 주변 회로 영역(300)에 형성된다.
구체적으로, 상기 제1 소스 전극(233)은 상기 제1 게이트 전극(232)을 중심으로 일측부에 형성되며, 상기 제1 홀(H1)을 통해 상기 제1 반도체(231)층과 접촉한다.
상기 제1 드레인 전극(234)은 상기 제1 게이트 전극(232)을 중심으로 타측부에 형성되며, 상기 제2 홀(H2)을 통해 상기 제1 반도체층(231)과 접촉한다.
상기 제2 소스 전극(333)은 상기 제2 게이트 전극(332)을 중심으로 일측부에 형성되며, 상기 제3 홀(H3)을 통해 상기 제2 반도체층(331)과 접촉한다. 상기 제2 드레인 전극(334)은 상기 제2 게이트 전극(332)을 중심으로 타측부에 형성되며 상기 제4 홀(H4)을 통해 상기 제2 반도체층(331)과 접촉한다.
이때, 상기 제1, 제2 제3 및 제4 홀(H1,H2,H3,H4)이 노출시키는 영역의 반도체층에는 이온이 주입되어 있으므로, 상기 소스 및 드레인 전극들과 상기 반도체층 은 오믹 콘택을 형성한다.
이에 따라, 상기 화소 영역(200)에는 제1 반도체층(231), 제1 게이트 전극(232), 제1 소스 전극(233) 및 제1 드레인 전극(234)을 포함하는 화소 박막 트랜지스터(230)가 형성되고, 상기 회로 영역(300)에는 제2 반도체층(331), 제2 게이트 전극(332), 제2 소스 전극(333) 및 제2 드레인 전극(334)을 포함하는 회로 박막 트랜지스터(330)가 형성된다.
이와 같이, 본 발명의 일실시예에 따른 평판 표시 장치의 제조 방법에 따르면 구동 회로에 형성되는 회로 박막 트랜지스터(330)와 화소 박막 트랜지스터(230)의 반도체층을 서로 다른 방식으로 결정화함으로써 각각의 박막 트랜지스터의 구동 특성을 달리할 수 있다.
먼저, SPC 결정화법에 의해 결정화된 제1 반도체층(231)은 전자의 이동도가 균일하므로, 상기 제1 반도체층(231)을 채널로 적용한 화소 박막 트랜지스터(230)는 문턱 전압(Vth)이 안정적이고, 화소 영역(200) 전체에 걸쳐 문턱 전압(Vth)이 균일하다. 따라서, 상기 제1 반도체층(231)을 화소 박막 트랜지스터(230)의 채널로 적용함으로써 화소 영역(200) 전체에 걸쳐 균일한 영상을 제공할 수 있다.
SLS 결정화법 및 SPC 결정화법를 연속적으로 수행하여 결정화된 제2 반도체층(331)은 SPC 결정화만을 수행한 다결정 실리콘에서 보여지는 결정 결함이 거의 존재하지 않고, 결정성이 우수하므로 전자 이동도가 높다.
따라서, 상기 제2 반도체층(331)을 회로 박막 트랜지스터(330)의 채널로 적용함으로써, 회로 박막 트랜지스터(330)의 응답 속도가 향상된다.
이와 같이, 전기 이동도가 높은 상기 제2 반도체층(331)을 적용하여 회로 박막 트랜지스터(330)를 형성함으로써, 게이트 구동 회로(310) 및 데이터 구동 회로(320)를 베이스 기판(100) 상에 직접 형성하는 System -On-Glass(SOG)를 구현할 수 있다.
도 3h를 참조하면, 상기 화소 박막 트랜지스터(230) 및 회로 박막 트랜지스터(330)가 형성된 베이스 기판(100) 상에 제3 절연막(IL3)을 형성한다. 상기 제3 절연막(IL3)은 상기 제1 및 제2 절연막(IL1,IL2)과 마찬가지로, 실리콘 질화막(SiNx) 내지는 실리콘 산화막(SiOx)으로 이루어지며 화학 기상 증착 방법으로 형성할 수 있다.
이어서, 사진-식각 공정으로 상기 제3 절연막(IL3)을 패터닝하여, 상기 제1 드레인 전극(234)의 일부를 노출시키는 콘택홀(CH)을 형성한다.
도 3i를 참조하면, 상기 제3 절연막(IL3) 상에 투명한 도전성 물질로 이루어진 투명 전극층(미도시)을 형성한다. 상기 투명한 도전성 물질은 일례로, 인듐 틴 옥사이드, 인듐 징크 옥사이드 등으로 이루어지며, 스퍼터링 방법으로 형성할 수 있다.
이어서, 상기 투명 전극층을 사진-식각 공정으로 패터닝하여, 상기 화소 영역(200) 상에 각 화소부에 대응하는 제1 전극(240)을 형성한다. 상기 제1 전극(240)은 상기 콘택홀(CH)을 통해 상기 제1 드레인 전극(234)과 접촉하며, 상기 화소 박막 트랜지스터(230)의 ON 구동 시 상기 제1 드레인 전극(234)으로부터 화소 전압을 인가받는다.
한편, 상기 제1 전극(240)을 형성하기 이전에, 각 화소부에 대응하여 컬러 필터를 형성할 수도 있다. 상기 컬러 필터는 일례로, 적색, 녹색 및 청색을 띄는 감광성 유기 조성물로 이루어지며, 사진 공정을 통해 각 화소부에 대응하도록 패터닝할 수 있다.
도 3j를 참조하면, 상기 제1 전극(240)상에 뱅크층(260)을 형성한다. 상기 뱅크층(260)은 유기 발광층을 형성하는 후속 공정에서 상기 유기 발광층을 각 화소부 별로 분리하는 격벽의 기능을 한다. 일례로, 상기 뱅크층(260)은 각 화소부에 형성된 제1 전극(240)들 간의 이격부에 대응하여 소정 높이로 형성된다.
상기 뱅크층(260)은 SiO2, TiO2 등의 무기막 재료를 CVD법, 코팅법, 스퍼터링법, 증착법 등에 의해 형성할 수 있다. 또한, 아크릴 수지, 폴리이미드 수지 등의 내열성, 내용제성을 갖는 재료를 사진 공정으로 패터닝하여 형성할 수도 있다.
이어서 플라즈마 처리 공정으로 제1 전극(240)의 표면 및 뱅크층(260)의 표면을 활성화 처리하여 제1 전극(240)의 일함수를 조정할 수 있다.
다음으로, 상기 뱅크층(260)에 의해 구획된 각 화소부 내에 유기 발광층(250)을 형성한다. 상기 유기 발광층(250)은 일례로, 정공 주입층, 정공 수송층, 발광층, 전자 주입층 및 전자 수송층의 일부 또는 전부를 포함할 수 있다.
상기 정공 주입층, 정공 수송층, 발광층 전자 주입층 및 전자 수송층은 잉크젯 장치를 이용하여 형성할 수도 있고, 증착 공정에 의하여 형성할 수도 있다.
도 3k를 참조하면, 상기 유기 발광층(250)이 형성된 상기 화소 영역(200) 전면에 제2 전극(270)을 형성한다. 상기 제2 전극(270)은 복수의 재료를 적층하여 형 성하여도 좋다. 상기 유기 발광층(250)에 가까운 측에는 일 함수가 작은 재료를 형성하는 것이 바람직하고, 예를 들어 Ca, Ba, Mg 등을 사용할 수 있다. 그리고, 상부측에는 하부측보다 일 함수가 높은 재료, 예를 들어 Al을 사용할 수도 있다.
한편, 상기 제2 전극(270)은 광을 투과시키는 투명한 도전성 물질로 형성할 수도 있다. 상기 제2 전극(270)이 투명한 도전성 물질로 형성될 경우, 상기 제1 전극(240)은 광을 반사시키는 금속 재질로 형성하는 것이 바람직하다.
제2 전극(270)은, 예를 들어 증착법, 스퍼터링법, CVD법 등으로 형성하는 것이 바람직하고, 특히 증착법으로 형성하는 것이 열에 의한 유기 발광층(250)의 손상을 방지할 수 있다는 점에서 바람직하다. 상기 제2 전극(270)은 상기 주변 회로 영역(300)으로부터 공통 전압을 인가 받는다.
상기 베이스 기판(100)상에서 순차적으로 적층된 상기 제1 전극(240), 유기 발광층(250) 및 제2 전극(260)은 광을 발생시키는 유기 발광 소자(ORGANIC LIGHT EMITTING DIODE)(280)를 형성한다.
도시하지는 않았으나, 상기 제2 전극(270)이 형성된 화소 영역(200) 전면에는 보호막을 형성할 수도 있다. 상기 보호막은 물이나 산소 등으로부터 상기 유기 발광 소자를 보호하기 위하여 형성한다. 또한, 상기 화소 영역(200) 상에는 상기 유기 발광 소자를 보호하기 위한 보호 기판을 밀봉 결합시킬 수도 있다.
이에 따라, 본 발명의 일 실시예에 따른 평판 표시 장치(400)가 완성된다 .
한편, 본 발명의 실시예에 따른 평판 표시 장치의 제조 방법에서는 SLS 결정화법을 이용한 제1 결정화와, SPC 결정화법을 이용한 제2 결정화를 순차적으로 진 행하였으나, 상기 제1 결정화와 제2 결정화의 순서는 역순으로 진행될 수도 있다.
이하, 도 4를 참조하여 본 발명의 다른 실시예에 따른 평판 표시 장치를 설명하도록 한다.
도 4는 본 발명의 다른 실시예에 따른 평판 표시 장치를 도시한 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 평판 표시 장치(500)는 액정층(700)을 포함하는 액정 표시 장치(Liquid crystal display device)이다.
이때, 본 발명의 다른 실시예에 따른 평판 표시 장치(500)는 도 2에 도시된 평판 표시 장치(400)와 베이스 기판(100)으로부터 제1 전극(240)까지는 구성이 동일하므로, 동일한 구성 요소에는 동일한 도면 번호를 부여하고 이에 대한 설명은 생략하도록 한다.
제1 전극(240)이 형성된 베이스 기판(100) 상에는 대향 기판(600)이 배치된다. 상기 대향 기판(600)은 상기 베이스 기판(100)보다 작은 면적으로 형성되어, 상기 화소 영역(200)에 대응하도록 배치된다.
상기 대향 기판(600)의 상기 베이스 기판(100)과 마주보는 면에는 투명한 도전성 물질로 형성된 공통 전극(610)이 형성된다. 상기 투명한 도전성 물질은 일례로, 인듐 틴 옥사이드, 인듐 징크 옥사이드, 아몰퍼스 인듐 틴 옥사이드 등으로 이루어지며, 스퍼터링 방식으로 형성할 수 있다.
도시하지는 않았으나, 상기 공통 전극(610)의 하부에는 상기 베이스 기판(100)상에 정의된 각 화소부에 대응하여 컬러 필터가 형성될 수도 있다.
상기 베이스 기판(100)과 상기 대향 기판(600) 사이에는 액정층(700)이 개재된다. 또한, 상기 베이스 기판(100)의 측면 내지 배면에는 상기 베이스 기판(100) 방향으로 광을 제공하는 광 공급 유닛이 배치될 수 있다.
상기 액정층(700)에 포함된 액정 분자들은 상기 제1 전극(240)과 상기 공통 전극(610) 사이에 형성되는 전기장에 의해 배열각이 변화한다. 이에 따라, 상기 광 공급 유닛으로부터 제공된 광이 투과되므로, 상기 대향 기판(600) 방향으로 영상이 표시된다.
이하, 본 발명의 다른 실시예에 따른 평판 표시 장치(500)의 제조 방법을 설명하도록 한다.
본 발명의 다른 실시예에 따른 평판 표시 장치(500)의 제조 방법은, 도 3a부터 도 3i 까지는 일실시예와 동일한 방법으로 제조되므로 이에 대한 설명은 생략하도록 한다. 또한, 별도의 공정도는 생략하고, 도 3i 이후의 공정을 도 1 및 도 4를 참조하여 설명하도록 한다.
제1 전극(240)이 형성된 상기 베이스 기판(100) 상에는 상기 화소 영역(200)을 둘러싸도록 밀봉부재(미도시)를 도포한다. 이때, 상기 밀봉 부재(미도시)는 액정 주입구를 형성하기 위하여 일부 영역이 개구되도록 도포된다.
상기 밀봉 부재가 도포된 베이스 기판(100) 상에는 상기 공통 전극(610)이 형성된 대향 기판(600)을 배치한다.
상기 대향 기판(600)은 상기 베이스 기판(100) 보다 작은 크기로 형성되어 상기 화소 영역(200)에 대응하여 배치되며, 상기 밀봉 부재에 의해 상기 베이스 기 판(100)과 결합된다.
이어서, 상기 액정 주입구를 통해 상기 베이스 기판(100)과 상기 대향 기판(200) 사이에 액정층(700)을 주입한 후, 상기 액정 주입구를 밀봉한다.
이에 따라, 본 발명의 다른 실시예에 따른 평판 표시 장치(500)가 완성된다.
이상에서 설명한 바와 같이, 화소 영역에 형성되는 화소 박막트랜지스터는 SPC 결정화법으로 결정화한 제1 반도체층을 이용함으로써 화소 영역 전체의 구동 특성을 균일하게 할 수 있다. 이에 따라, 영상이 균일하게 표시되므로, 표시 품질을 향상시킬 수 있다.
회로 박막 트랜지스터는 SLS 결정화법으로 결정화하여 전자 이동도가 높은 제1 반도체층을 이용함으로써 응답 속도가 향상되어 신호 처리를 용이하게 할 수 있다. 이와 같이, 회로 박막 트랜지스터와, 화소 박막 트랜지스터의 반도체층을 서로 다른 방식으로 결정화함으로써 각각의 박막 트랜지스터에 요구되는 구동 특성을 최적화시킬 수 있다.
이상에서는 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (18)

  1. 화소 영역과 상기 화소 영역을 둘러싸는 주변 회로 영역이 정의된 기판 상에 비정질 실리콘으로 이루어진 반도체층을 형성하는 단계;
    상기 주변 회로 영역에 형성된 상기 반도체층을 연속 측면 고상화법(Sequential Lateral Solidification : SLS)으로 제1 결정화하는 단계;
    상기 주변 회로 영역 및 상기 화소 영역에 형성된 반도체층을 고상 결정화법(Solid Phase Crystallization : SPC)으로 제2 결정화하는 단계;
    상기 주변 회로 영역의 상기 제1 및 제2 결정화된 반도체층을 채널로 이용한 적어도 하나의 회로 박막 트랜지스터를 형성함과 동시에, 상기 화소 영역의 상기 제2 결정화된 반도체층을 채널로 이용한 적어도 하나의 화소 박막 트랜지스터를 형성하는 단계; 및
    상기 화소 박막 트랜지스터와 전기적으로 연결된 제1 전극을 형성하는 단계를 포함하는 평판 표시 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 결정화하는 단계와 상기 제2 결정화하는 단계는 순차적으로 진행되는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  3. 제1항에 있어서, 상기 제1 결정화하는 단계와 상기 제2 결정화하는 단계는 역순으로 진행되는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  4. 제1항에 있어서, 상기 제1 전극 상에 유기 발광층을 형성하는 단계; 및
    상기 화소 영역에 대응하여 상기 유기 발광층 상에 제2 전극을 형성하는 단계를 포함하는 평판 표시 장치의 제조 방법.
  5. 제4항에 있어서, 상기 화소 영역에는 서로 교차하는 게이트 배선들 및 데이터 배선들에 의해 복수의 화소부들이 정의되며, 상기 제1 전극은 각각의 상기 화소부에 대응하여 형성되는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  6. 제1항에 있어서, 상기 연속 측면 고상화법을 이용한 제1 결정화 단계는
    상기 주변 회로 영역의 일부 영역에 대응하여 배치된 슬릿 마스크 상에서 레이저 빔을 조사하여, 상기 반도체층의 일부를 결정화시키는 단계;
    상기 슬릿 마스크를 상기 주변 회로 영역 내에서 소정 간격 이동시키는 단계; 및
    상기 이동된 슬릿 마스크 상에서 상기 레이저 빔을 조사하여 상기 주변 회로 영역 내의 다른 일부 영역을 결정화시키는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  7. 제1항에 있어서, 상기 고상 결정화법을 이용한 제2 결정화 단계는
    섭씨 600도 내지 섭씨 1000도의 열처리 온도에서 진행되는 것을 특징으로 하 는 평판 표시 장치의 제조 방법.
  8. 제1항에 있어서, 상기 화소 박막 트랜지스터와 상기 제1 전극 사이에 컬러 필터를 형성하는 단계를 더 포함하는 평판 표시 장치의 제조 방법.
  9. 제1항에 있어서, 상기 화소 영역에 대응하여 상기 기판 상에 대향 기판을 결합시키는 단계; 및
    상기 기판과 상기 대향 기판 사이에 액정층을 주입시키는 단계를 포함하는 평판 표시 장치의 제조 방법.
  10. 제9항에 있어서, 상기 대향 기판의 상기 제1 전극과 마주보는 면에 공통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 평판 표시 장치의 제조 방법.
  11. 복수의 화소부가 정의된 화소 영역과, 상기 화소 영역의 주변부에 배치되며 상기 복수의 화소부를 구동하기 위한 주변 회로 영역을 포함하는 평판 표시 장치에 있어서,
    상기 주변 회로 영역에 위치하고, 측면 방향으로 결정립이 성장한 제1 결정성의 제1 반도체층을 구비하는 적어도 하나의 회로 박막트랜지스터; 및
    상기 화소 영역에 위치하고 등방성으로 결정립이 성장한 제2 결정성의 제2 반도체층을 구비하는 적어도 하나의 화소 박막트랜지스터를 포함하는 평판 표시 장 치.
  12. 제11항에 있어서, 상기 제1 반도체층은 연속 측면 결정화법 및 고상 결정화법을 모두 수행하여 결정화된 다결정 실리콘으로 이루어진 것을 특징으로 하는 평판 표시 장치.
  13. 제11항에 있어서, 상기 제2 반도체층은 고상 결정화법에 의해 결정화된 다결정 실리콘으로 이루어진 것을 특징으로 하는 평판 표시 장치.
  14. 제11항에 있어서, 상기 회로 박막트랜지스터 및 상기 화소 박막 트랜지스터 상에 형성된 절연막;
    각각의 상기 화소부에 대응하여 상기 절연막 상에 형성되며, 상기 화소 박막 트랜지스터와 전기적으로 접촉하는 제1 전극;
    상기 제1 전극 상에 형성된 유기 발광층; 및
    상기 화소 영역에 대응하여 상기 유기 발광층 상에 형성된 제2 전극을 포함하는 평판 표시 장치.
  15. 제14항에 있어서, 상기 화소 영역에 대응하여 상기 제2 전극 상에 배치되는 밀봉 부재를 포함하는 평판 표시 장치.
  16. 제11항에 있어서, 상기 주변 회로 영역은 상기 회로 박막 트랜지스터를 구비하며, 상기 주변 회로 영역 상에 직접 형성되는 게이트 구동회로부를 포함하는 것을 특징으로 하는 평판 표시 장치.
  17. 제16항에 있어서, 상기 주변 회로 영역은 상기 회로 박막 트랜지스터를 구비하며, 상기 주변 회로 영역 상에 직접 형성되는 데이터 구동회로부를 포함하는 것을 특징으로 하는 평판 표시 장치.
  18. 제11항에 있어서, 상기 회로 박막 트랜지스터와 상기 화소 박막 트랜지스터의 하부에 형성된 보호막을 포함하는 것을 특징으로 하는 평판 표시 장치.
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