KR20100084899A - 결정화용 마스크, 이를 이용한 결정화 방법 및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법 - Google Patents

결정화용 마스크, 이를 이용한 결정화 방법 및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법 Download PDF

Info

Publication number
KR20100084899A
KR20100084899A KR1020090004282A KR20090004282A KR20100084899A KR 20100084899 A KR20100084899 A KR 20100084899A KR 1020090004282 A KR1020090004282 A KR 1020090004282A KR 20090004282 A KR20090004282 A KR 20090004282A KR 20100084899 A KR20100084899 A KR 20100084899A
Authority
KR
South Korea
Prior art keywords
slit
amorphous silicon
crystallization
silicon layer
slits
Prior art date
Application number
KR1020090004282A
Other languages
English (en)
Inventor
강명구
황현주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090004282A priority Critical patent/KR20100084899A/ko
Publication of KR20100084899A publication Critical patent/KR20100084899A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
    • G03F1/38—Masks having auxiliary features, e.g. special coatings or marks for alignment or testing; Preparation thereof
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping

Abstract

본 발명은 결정화용 마스크, 이를 이용한 결정화 방법 및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다. 본 발명의 한 실시예에 따른 결정화용 마스크는 행 방향으로 서로 이웃하며 이격되어 있는 제1 슬릿 집합 및 제2 슬릿 집합을 포함하고, 상기 제1 및 제2 슬릿 집합은 각각 열 방향으로 배열된 적어도 하나의 슬릿을 포함하며, 상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선은 서로 어긋나게 배치되어 있다.
다결정, 고상결정, 마스크, 레이저, 슬릿, 정렬키

Description

결정화용 마스크, 이를 이용한 결정화 방법 및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법{MASK FOR SOLIDIFICATION, SOLIDIFICATION METHOD USTING THE SAME AND METHOD FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY PANEL INCLUDING THE SAME}
본 발명은 결정화용 마스크, 이를 이용한 결정화 방법 및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
일반적으로 규소는 결정상태에 따라 비정질 규소(amorphous silicon)와 결정질 규소(crystalline silicon)로 나눌 수 있다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 액정 패널(liquid crystal panel)의 스위칭 소자에 많이 사용한다.
그러나, 비정질 규소 박막은 낮은 전계 효과 이동도 등의 문제점으로 표시소자의 대면적화에 어려움이 있다. 그래서, 높은 전계 효과 이동도(30㎠/VS)와 고주파 동작특성 및 낮은 누설전류(leakage current)의 전기적 특성을 가진 다결정 규소(poly crystalline silicon)의 응용이 요구되고 있다.
특히, 다결정 규소 박막의 전기적 특성은 그레인(grain)의 크기에 큰 영향을 받는다. 즉, 그레인의 크기가 증가함에 따라 전계 효과 이동도도 따라 증가한다.
따라서, 이러한 점을 고려하여 규소를 다결정화 하는 방법이 큰 이슈로 떠오르고 있으며, 최근 들어 에너지원을 레이저로 하여 규소 결정의 측면성장을 유도하여 거대한 다결정 규소를 제조하는 SLS(sequential lateral solidification)(순차적 결정화)기술이 제안되었다.
이러한 SLS 기술은 규소 그레인이 액상 규소와 고상 규소의 경계면에서 그 경계면에 대하여 수직 방향으로 성장한다는 사실을 이용한 것으로, 레이저빔(laser beam) 에너지의 크기와 레이저빔의 조사범위의 이동을 광계(optic system) 및 마스크를 이용하여 적절하게 조절하여 규소 그레인을 소정의 길이만큼 측면 성장 시킴으로서 비정질 규소층을 결정화시키는 것이다.
이때, 레이저빔은 슬릿 모양을 가지는 마스크의 투과 영역을 통과하여 비정질 규소를 완전히 녹이고, 비정질 규소층에 슬릿 모양의 액상 영역을 형성한다. 이어서, 액상의 비정질 규소는 냉각되면서 결정화가 이루어지는데, 결정은 레이저가 조사되지 않은 고상 영역과 액상 영역의 경계면에서부터 성장하고, 그 경계면에 대하여 수직 방향으로 성장한다. 그리고, 그레인들의 성장은 액상 영역의 중앙에서 서로 만나면 멈추게 되며 주입계(main grain boundary), 즉 그레인 경계를 형성한다. 이러한 공정은 마스크의 슬릿 패턴을 그레인의 성장 방향에 대해 수직으로 이동하면서 진행된다. 그리고, 이러한 공정을 비정질 규소층의 전 영역을 통하여 진행하며, 이때 그레인의 크기는 슬릿의 폭만큼 성장한다. 비정질 규소층의 전 영 역이 결정화 되도록 하기 위해 슬릿 패턴은 마스크 내의 둘 이상의 영역에서 슬릿 패턴의 폭만큼 어긋나게 배치되어 있다.
그러나, 비정질 규소층의 전 영역을 결정화하고 박막 트랜지스터를 형성하는 경우 박막 트랜지스터의 채널 영역을 형성하는 다결정 규소 박막의 그레인들의 모양 또는 그레인 경계의 위치가 각 박막 트랜지스터마다 균일하지 않을 수 있다. 따라서 박막 트랜지스터의 특성에 편차가 생기게 되고 표시 장치의 휘도가 위치에 따라 불균일할 수 있다.
본 발명의 목적은 표시장치용 박막 트랜지스터 표시판의 각 박막 트랜지스터의 반도체의 결정화된 모양을 균일하게 할 수 있는 결정화용 마스크, 이를 이용한 결정화 방법 및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.
본 발명의 한 실시예에 따른 결정화용 마스크는 행 방향으로 서로 이웃하며 이격되어 있는 제1 슬릿 집합 및 제2 슬릿 집합을 포함하고, 상기 제1 및 제2 슬릿 집합은 각각 열 방향으로 배열된 적어도 하나의 슬릿을 포함하며, 상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선은 서로 어긋나게 배치되어 있다.
상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상 기 슬릿의 가로 중심선 사이의 거리 중 최단 거리는 상기 슬릿의 열 방향의 폭보다 작거나 같을 수 있다.
상기 제1 및 제2 슬릿 집합은 각각 열 방향으로 배열된 적어도 두 개의 슬릿을 포함하며, 열 방향으로 이웃한 상기 슬릿의 가로 중심선 사이의 거리를 슬릿 피치라 하면, 상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선 사이의 거리 중 최단 거리는 상기 슬릿 피치의 반일 수 있다.
상기 제1 슬릿 집합과 열 방향으로 이웃하며 이격되어 있으며 상기 제1 슬릿 집합과 동일한 구조를 가지는 제3 슬릿 집합, 그리고 상기 제2 슬릿 집합과 열 방향으로 이웃하며 이격되어 있으며 상기 제2 슬릿 집합과 동일한 구조를 가지는 제4 슬릿 집합을 더 포함할 수 있다.
본 발명의 한 실시예에 따른 결정화 방법은 절연 기판 위에 차단층을 형성하는 단계, 상기 차단층을 패터닝하여 정렬키를 형성하는 단계, 상기 차단층 위에 비정질 규소층을 형성하는 단계, 상기 정렬키를 이용하여 상기 비정질 규소층 위에 결정화용 마스크를 정렬하는 단계, 그리고 상기 결정화용 마스크를 이용하여 레이저빔을 조사하여 상기 비정질 규소층을 국부적으로 결정화하여 복수의 다결정 규소 영역을 형성하는 단계를 포함한다.
상기 정렬키는 음각 또는 양각으로 형성되어 있을 수 있다.
상기 결정화용 마스크는 행 방향으로 서로 이웃하며 이격되어 있는 제1 슬릿 집합 및 제2 슬릿 집합을 포함하고, 상기 제1 및 제2 슬릿 집합은 각각 열 방향으 로 배열된 적어도 하나의 슬릿을 포함하며, 상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선은 서로 어긋나게 배치되어 있을 수 있다.
상기 비정질 규소층을 국부적으로 결정화하는 단계 이후에 상기 결정화용 마스크를 행 방향으로 상기 제1 슬릿 집합의 세로 중심선과 상기 제2 슬릿 집합의 세로 중심선 사이의 거리만큼 이동시키는 단계, 그리고 상기 이동된 결정화용 마스크를 이용하여 상기 레이저빔을 조사하여 상기 비정질 규소층을 국부적으로 결정화하는 단계를 더 포함할 수 있다.
상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선 사이의 거리 중 최단 거리는 상기 슬릿의 열 방향의 폭보다 작거나 같을 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 절연 기판 위에 차단층을 형성하는 단계, 상기 차단층을 패터닝하여 정렬키를 형성하는 단계, 상기 차단층 위에 비정질 규소층을 형성하는 단계, 상기 정렬키를 이용하여 상기 비정질 규소층 위에 결정화용 마스크를 정렬하는 단계, 상기 결정화용 마스크를 이용하여 레이저빔을 조사하여 상기 비정질 규소층을 국부적으로 결정화하여 복수의 다결정 규소 영역을 형성하는 단계, 상기 다결정 규소 영역이 남도록 상기 비정질 규소층을 패터닝하여 복수의 반도체를 형성하는 단계, 그리고 상기 복수의 반도체와 각각 중첩하는 복수의 게이트 전극을 형성하는 단계를 포함한다.
상기 결정화용 마스크는 행 방향으로 서로 이웃하며 이격되어 있는 제1 슬릿 집합 및 제2 슬릿 집합을 포함하고, 상기 제1 및 제2 슬릿 집합은 각각 열 방향으로 배열된 적어도 하나의 슬릿을 포함하며, 상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선은 서로 어긋나게 배치되어 있을 수 있다.
상기 비정질 규소층을 국부적으로 결정화하는 단계 이후에 상기 결정화용 마스크를 행 방향으로 상기 제1 슬릿 집합의 세로 중심선과 상기 제2 슬릿 집합의 세로 중심선 사이의 거리만큼 이동시키는 단계, 그리고 상기 이동된 결정화용 마스크를 이용하여 상기 레이저빔을 조사하여 상기 비정질 규소층을 국부적으로 결정화하는 단계를 더 포함할 수 있다.
상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선 사이의 거리 중 최단 거리는 상기 슬릿의 열 방향의 폭보다 작거나 같을 수 있다.
상기 게이트 전극과 상기 반도체 사이에 위치하는 게이트 절연막을 형성하는 단계, 상기 반도체에 불순물을 주입하여 상기 게이트 전극과 중첩하는 채널영역과 상기 채널 영역을 중심으로 양쪽에 위치하는 소스 영역 및 드레인 영역을 형성하는 단계, 상기 소스 영역과 전기적으로 연결되는 소스 전극과 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 형성하는 단계, 그리고 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따르면 다결정 규소를 포함하는 박막 트랜지스터 표시판 을 제조할 때 차단층에 정렬키를 형성하여 비정질 규소층에서 박막 트랜지스터의 채널을 형성할 부위만 선택적으로 결정화함으로써 각 화소의 박막 트랜지스터의 반도체의 결정화 모양을 동일하게 할 수 있고, 박막 트랜지스터 및 표시 장치의 특성을 균일하게 할 수 있다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저 본 발명의 실시예에 따른 결정화용 마스크에 대하여 도 1을 참고하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 결정화용 마스크를 도시한 평면도이다.
도 1을 참고하면, 본 발명의 한 실시예에 따른 결정화용 마스크(500)는 비정질 규소층을 다결정 규소층으로 결정화 할 때 레이저빔을 국부적으로 조사하여 액 상 영역을 형성하기 위한 마스크로서, X 방향으로 이웃하는 제1 슬릿 집합(SLa) 및 제2 슬릿 집합(SLb)을 포함한다. 제1 및 제2 슬릿 집합(SLa, SLb) 각각은 Y 방향으로 배열된 적어도 하나의 슬릿(510)을 포함하며 슬릿(510)은 레이저빔이 통과할 수 있는 투과 영역을 정의한다. 슬릿(510)은 Y 방향의 길보다 X 방향의 길이가 더 길 수 있다.
제1 및 제2 슬릿 집합(SLa, SLb) 각각이 포함하는 슬릿(510)이 두 개 이상인 경우, Y 방향으로 이웃하는 슬릿(510)들의 가로 중심선 사이의 거리는 슬릿 피치(SP)를 이룬다. X 방향으로 이웃하는 제1 및 제2 슬릿 집합(SLa, SLb)의 슬릿(510)들은 Y 방향의 슬릿 피치(slit pitch)(SP)의 반만큼 어긋나도록 배치되어 있을 수 있다. 한편 제1 및 제2 슬릿 집합(SLa, SLb) 각각의 슬릿(510)들의 가로 중심선 사이의 거리는 각 슬릿(510)의 Y 방향 폭(W)보다는 작을 수 있다.
도 1에 도시한 바와 다르게, 제1 및 제2 슬릿 집합(SLa, SLb) 각각이 한 개의 슬릿(510)을 포함하는 경우에도, X 방향으로 이웃하는 제1 및 제2 슬릿 집합(SLa, SLb)의 두 슬릿(510)의 가로 중심선이 일치하지 않을 수 있으며, 두 슬릿(510)의 가로 중심선 사이의 거리가 각 슬릿(510)의 Y 방향 폭(W)보다 작을 수 있다.
이와 같이 이웃하는 제1 및 제2 슬릿 집합(SLa, SLb)의 슬릿(510)의 어긋난 정도를 조절하여 결정화 공정에서 그레인의 크기를 조절할 수 있다.
한편 제1 및 제2 슬릿 집합(SLa, SLb)의 이웃하는 가장자리는 도 1에 도시한 바와 같이 일정 간격을 두고 떨어져 있을 수 있으며, 제1 및 제2 슬릿 집합(SLa, SLb)의 X 좌표 차이는 제1 거리(SDa)일 수 있다.즉, 제1 및 제2 슬릿 집합(SLa, SLb)의 세로 중심선 사이의 거리가 제1 거리(SDa)일 수 있다. 그러나 이와 다르게 제1 및 제2 슬릿 집합(SLa, SLb)의 이웃하는 가장자리는 서로 중첩할 수도 있다. 또한 도 1에 도시한 바와 같이 제1 슬릿 집합(SLa)은 Y 방향으로 제2 거리(SDb)를 두고 반복적으로 배열되어 있으며, 제2 슬릿 집합(SLb) 역시 Y 방향으로 제2 거리(SDb)를 두고 반복적으로 배열되어 있다.
도 1에 도시한 바와 다르게, X 방향으로 복수의 제1 및 제2 슬릿 집합(SLa, SLb)이 교대로 배치되어 있을 수도 있다. 또한 슬릿(510)의 모양도 다양하게 변화시킬 수 있다.
그러면 도 1과 함께 도 2 내지 도 6을 참고하여 본 발명의 한 실시예에 따른 결정화용 마스크를 이용하여 비정질 규소를 결정화하는 방법에 대해 설명한다.
도 2는 본 발명의 한 실시예에 따른 규소층의 결정화 방법의 한 단계를 도시한 도면이고, 도 3은 도 2의 규소층을 포함하는 박막 트랜지스터 표시판의 단면도이고, 도 4는 본 발명의 한 실시예에 따른 결정화 방법에 의하여 결정화된 부분의 다결정 규소의 미세 구조를 도시한 도면이고, 도 5는 본 발명의 한 실시예에 따른 규소층의 결정화 방법의 단계 중 도 2에 도시한 단계의 다음 단계를 도시한 도면이고, 도 6은 본 발명의 한 실시예에 따른 순차적 결정화 공정을 통하여 결정화된 부분의 다결정 규소의 미세 구조를 도시한 도면이고, 도 7은 본 발명의 한 실시예에 따른 순차적 결정화 공정에 의해 결정화된 복수의 다결정 규소 영역을 도시한 도면이다.
먼저 도 3을 참고하면, 절연 기판(110) 위에 산화 규소(SiOx) 또는 질화 규소(SiNx) 등으로 이루어질 수 있는 차단층(111)을 적층하고, 차단층(111) 위에 비정질 규소층(amorphous silicon layer, a-Si layer)(150)을 적층한다.
도 2 및 도 3에 도시한 바와 같이 차단층(111)에는 적어도 하나의 정렬키(alignment key)(117)가 형성되어 있다. 정렬키(117)는 도 3에 도시한 바와 같이 음각으로 형성될 수도 있고, 이와 다르게 양각으로 형성될 수도 있다. 또한 도 2에는 정렬키(117)의 모양이 십자형(cross)으로 도시되었지만, 정렬키(117)는 여러 가지 다른 모양을 가질 수 있다. 차단층(111)은 절연 기판(110)으로부터의 불순물 등이 비정질 규소층(150)에 유입되는 것을 방지할 수 있다.
다음 도 1에 도시한 바와 같은 결정화용 마스크(500)를 절연 기판(110) 위에 정렬한다. 이때 차단층(111)의 정렬키(117)를 이용하여 비정질 규소층(150)의 결정화하고자 하는 위치에 결정화용 마스크(500)의 제1 및 제2 슬릿 집합(SLa, SLb)의 슬릿(510)들을 위치시킨다.
다음 도 2에 도시한 바와 같이 결정화용 마스크(500)를 통해 레이저빔(L)을 조사하여 비정질 규소층(150)의 원하는 위치를 국부적으로 완전히 녹여 슬릿(510)에 대응하는 비정질 규소층(150)에 액상 영역(152)을 형성한다. 이때, 도 2 및 도 4에 도시된 바와 같이 다결정 규소의 그레인(153)은 레이저가 조사된 액상 영역(152)과 레이저가 조사되지 않은 고상 영역(151)의 경계면(159)에서 각각 그 경계면(159)에 대하여 수직 방향(A 방향)으로 성장하면서, 비정질 규소층(150)의 일부는 다결정 규소로 결정화된다. 그레인(153)들의 성장은 액상 영역(152)의 중앙 에서 서로 만나면 멈추며, 액상 영역(152)의 중앙은 그레인 경계(grain boundary)(155)를 형성한다.
다음 도 5에 도시한 바와 같이 결정화용 마스크(500)를 X 방향으로 제1 거리(SDa)만큼 이동하여 레이저빔(L)을 조사한다. 이때 제1/제2 슬릿 집합(SLa/SLb)의 슬릿(510)들은 이전 단계에서 제2/제1 슬릿 집합(SLb/SLa)의 슬릿(510)들이 대응하였던 영역과 Y 방향으로 엇갈리게 배치된다. 그러면 도 5 및 도 6에 도시한 바와 같이 Y 방향으로 이웃하는 영역들에 연속적으로 레이저빔(L)이 조사되어 그레인(153)의 성장은 Y 방향으로 연속적으로 이루어진다. 따라서 두 번의 레이저빔(L)의 조사에 의해 성장한 그레인(153)의 크기(Ls)는 슬릿(510)의 폭(W)과 실질적으로 같을 수 있다.
이 경우 레이저빔(L)을 한번 조사하는 단위 공정을 샷(Shot)이라 하면, 도 2에 도시한 바와 같이 제1차 샷을 수행한 후 결정화용 마스크(500)를 X 방향으로 제1 거리(SDa)만큼 이동하여 제2차 샷을 수행함으로써비정질 규소층(150)의 원하는 영역에 슬릿(510)의 대략 네 배 크기의 다결정 규소 영역(154B)이 형성된다. 각 다결정 규소 영역(154B)은 복수의 그레인 경계(155)를 포함하며, 그레인 경계(155)는 슬릿(510)의 X 방향 변에 실질적으로 평행할 수 있다.
이와 같이 샷을 반복해서 수행하며 결정화용 마스크(500)와 레이저빔(L)을 X 방향으로 제1 거리(SDa)만큼씩 수평 이동하는 것을 스캐닝이라 한다. 이러한 X 방향으로의 스캐닝이 끝나면 결정화용 마스크(500) 및 레이저빔(L)을 Y 방향으로 이동하여 다시 스캐닝을 진행한다.
이러한 순차적 결정화 공정을 반복함으로써 도 7에 도시한 바와 같이 비정질 규소층(150)에 행렬(matrix) 형태로 배열된 복수의 다결정 규소 영역(154B)이 형성된다. 차단층(111)에 형성한 정렬키(117)를 이용하여 원하는 부위의 비정질 규소층(150)을 결정화하므로 각 다결정 규소 영역(154B)의 그레인(153)의 크기 및 그레인 경계(155)의 위치는 실질적으로 균일할 수 있다.
본 실시예에서는 기판(110)을 고정하고 결정화용 마스크(500) 및 레이저빔(L)을 이동하는 것으로 설명하였지만, 결정화용 마스크(500) 및 레이저빔(L)은 고정하고 기판(110)을 이동하면서 위와 같은 순차적 결정화 공정을 진행할 수도 있다.
한편 도 4를 참고하면, 결정화 단계에서 액상 영역(152)과 고상 영역(151)의 밀도 차에 의해 그레인 경계(155) 부근에서 마지막에 결정화되는 액상 규소가 이미 결정화된 부분 위로 밀려 올라올 수 있으며, 그레인 경계(155)에 돌기가 생길 수 있다. 이러한 돌기에 의한 상부층 배선 불량을 방지하기 위해 차단층(111)에 정렬키(117)를 형성할 때 다결정 규소 영역(154B)에 대응하는 영역의 차단층(111)의 높이를 낮게 패터닝할 수도 있다.
그러면, 도 8 및 도 9, 그리고 앞에서 설명한 도 1 내지 도 7을 참고하여 본 발명의 한 실시예에 따른 결정화용 마스크 및 결정화 방법을 이용하여 제조한 표시 장치용 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 8은 본 발명의 한 실시예에 따른 표시 장치용 박막 트랜지스터 표시판의 개략적인 블록도이고, 도 9는 본 발명의 한 실시예에 따른 순차적 결정화 공정에 의한 표시 장치용 박막 트랜지스터 표시판의 간략한 배치도이다.
도 8에 도시한 바와 같이, 본 발명의 한 실시예에 따른 표시 장치는 박막 트랜지스터 표시판(thin film transistor array panel)(300)을 포함하며, 박막 트랜지스터 표시판(300)은 등가 회로로 볼 때 복수의 신호선(G1-Gn, D1-Dm)과 이들에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)(PX)를 포함한다. 각 화소(PX)는 기본색 중 어느 하나를 고유하게 표시할 수 있고, 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다.
신호선은 주사 신호를 전달하는 복수의 주사선(scanning line)(G1-Gn) 및 데이터 전압을 전달하는 복수의 데이터선(data line)(D1-Dm)을 포함한다. 주사선(G1-Gn)은 대략 행 방향(Y 방향)으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향(X 방향)으로 뻗어 있으며 서로가 거의 평행하다.
도 9를 참고하면, 본 발명의 한 실시예에 따른 표시 장치의 각 화소(PX)는 박막 트랜지스터(thin film transistor)(Q)를 포함한다. 박막 트랜지스터(Q)는 주사선(G1-Gn)에 인가되는 주사 신호에 응답하여 데이터선(D1-Dm)에 인가되는 데이터 전압을 각 화소(PX)에 전달한다.
각 박막 트랜지스터(Q)는 도 9에 도시한 바와 같이 제1 반도체(semiconductor)(154), 게이트 전극(gate electrode)(124), 소스 전극(source electrode)(173), 그리고 드레인 전극(drain electrode)(175)을 포함한다.
제1 반도체(154)는 다결정 규소를 포함하며, 도 1 내지 도 7에 도시한 바와 같은 순차적 결정화 방법으로 기판(110) 위에 적층된 비정질 규소층(150)을 선택적 으로 결정화한 후 다결정 규소 영역(154B)이 남도록 비정질 규소층(150)을 패터닝하여 형성할 수 있다. 이때 다결정 규소 영역(154B)의 위치가 형성하고자 하는 각 화소(PX)의 박막 트랜지스터(Q)의 위치와 일치하도록 차단층(111)의 정렬키(117)를 이용하여 순차적 결정화 공정을 진행할 수 있다. 이로써 각 화소(PX)의 박막 트랜지스터(Q)의 제1 반도체(154)는 균일한 그레인 크기와 균일한 모습의 그레인 경계(155)를 가질 수 있다. 한편 각 제1 반도체(154)는 제1 채널 영역(154c)과 n형 또는 p형 불순물로 도핑되어 있는 제1 소스 영역(154a) 및 제1 드레인 영역(154b)을 포함한다. 제1 채널 영역(154c)의 결정화 모습, 즉 그레인 크기 또는 그레인 경계(155)는 화소(PX)마다 실질적으로 동일할 수 있다.
게이트 전극(124)은 주사선(Gi)(i=1, 2, , n)과 연결되어 있으며 주사선(Gi)(i=1, 2, , n)으로부터 위로 돌출되어 있다. 게이트 전극(124)은 제1 반도체(154)의 제1 채널 영역(154c)과 중첩하며, 각 화소(PX)에서 게이트 전극(124)과 중첩하는 제1 채널 영역(154c)의 결정화 모습은 균일할 수 있다.
소스 전극(173)은 데이터선(Dj)(j=1, 2, , m)과 연결되어 있으며 데이터선(Dj)(j=1, 2, , m)으로부터 게이트 전극(124)을 향하여 뻗어 있다. 소스 전극(173)은 제1 반도체(154)의 제1 소스 영역(154a)과 접촉 구멍(181)을 통하여 전기적으로 연결되어 있다.
드레인 전극(175)은 게이트 전극(124)을 중심으로 소스 전극(173)과 마주하며, 제1 반도체(154)의 제1 드레인 영역(154b)과 접촉 구멍(182)을 통하여 전기적으로 연결되어 있다.
도시하지는 않았지만 드레인 전극(175)은 별도로 마련된 전극(도시하지 않음)과 연결되어 데이터 전압을 전달할 수 있다.
도 9에 도시한 바와 같이 각 화소(PX)의 제1 반도체(154)의 제1 채널 영역(154c)이 다결정으로 결정화된 모습은 실질적으로 동일하며 그레인 경계(155)의 위치도 동일하다. 이와 같이 정렬키(117)를 이용한 결정화 방법을 통해 모든 화소(PX)의 박막 트랜지스터(Q)의 제1 반도체(154)의 제1 채널 영역(154c)의 다결정 구조를 동일하게 함으로써 모든 박막 트랜지스터(Q)의 특성을 균일하게 할 수 있다. 따라서 박막 트랜지스터(Q)의 특성 편차를 줄일 수 있고 표시 장치의 표시 특성을 좋게 할 수 있다.
그러면, 도 10 및 도 11을 참고하여 본 발명의 한 실시예에 따른 결정화용 마스크 및 이를 이용한 결정화 방법에 의해 제조한 다결정 규소 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 10은 본 발명의 한 실시예에 따른 순차적 결정화 공정에 의해 제조한 박막 트랜지스터 표시판의 배치도이고, 도 11은 도 10의 박막 트랜지스터 표시판을 XI-XI 선을 따라 잘라 도시한 단면도이다.
절연 기판(110) 위에 산화 규소 또는 질화 규소 등으로 만들어질 수 있는 차단층(111)이 형성되어 있고, 차단층(111) 위에는 제1 및 제2 반도체(154, 156)가 형성되어 있다. 제1 및 제2 반도체(154, 156)는 다결정 규소를 포함하며, 도 1 내지 도 7에 도시한 바와 같은 순차적 결정화 방법으로 기판(110) 위에 적층된 비정질 규소층(150)을 선택적으로 결정화한 후 다결정 규소 영역(154B)이 남도록 비정 질 규소층(150)을 패터닝하여 형성할 수 있다. 자세한 결정화 방법은 앞에서 설명하였으므로 이에 대한 상세한 설명은 생략한다.
제1 반도체(154)는 제1 소스 영역(154a), 제1 채널 영역(154c) 및 제1 드레인 영역(154b)을 포함하며, 제2 반도체(156)는 제2 소스 영역(156a), 제2 채널 영역(156c) 및 제2 드레인 영역(156b)을 포함한다. 제1 반도체(154)의 제1 소스 영역(154a)과 제1 드레인 영역(154b)은 n형 불순물로 도핑되어 있고, 제2 반도체(156)의 제2 소스 영역(156a)과 제2 드레인 영역(156b)은 p형 불순물로 도핑되어 있을 수 있다. 그러나, 구동 조건에 따라서 제1 소스 영역(154a) 및 제1 드레인 영역(154b)이 p형 불순물로 도핑되고 제2 소스 영역(156a) 및 제2 드레인 영역(156b)이 n형 불순물로 도핑될 수도 있다. 한편, 제2 반도체(156)는 축전기용 반도체(157)를 포함할 수 있다.
제1 및 제2 반도체(154, 156) 위에는 산화 규소 또는 질화 규소로 만들어질 수 있는 게이트 절연막(140)이 형성되어 있다.
게이트 절연막(140) 위에는 제1 게이트 전극(124a)을 포함하는 게이트선(121) 및 제2 게이트 전극(124b)을 포함하는 복수의 게이트 도전체가 형성되어 있다. 제1 게이트 전극(124a)은 게이트선(121)으로부터 위로 뻗어 있고 제1 반도체(154)의 제1 채널 영역(154c)과 중첩한다. 제2 게이트 전극(124b)은 게이트선(121)과 분리되어 있으며 제2 반도체(156)의 제2 채널 영역(156c)과 중첩한다. 한편 제2 게이트 전극(124b)은 제2 반도체(156)의 축전기용 반도체(157)와 중첩하는 유지 전극(133)을 포함한다.
게이트 도전체(121, 124b) 위에는 제1 층간 절연막(801)이 형성되어 있다. 제1 층간 절연막(801) 및 게이트 절연막(140)에는 제1 반도체(154)의 제1 소스 영역(154a) 및 제1 드레인 영역(154b)을 각각 드러내는 접촉 구멍(181, 182), 그리고 제2 반도체(156)의 제2 소스 영역(156a) 및 제2 드레인 영역(156b)을 각각 드러내는 접촉 구멍(184, 186)이 형성되어 있고, 제1 층간 절연막(801)에는 제2 게이트 전극(124b)을 드러내는 접촉 구멍(183)이 형성되어 있다.
제1 층간 절연막(801) 위에는 복수의 데이터선(171), 복수의 구동 전압선(172) 및 제1 및 제2 드레인 전극(175a, 175b)을 포함하는 복수의 데이터 도전체가 형성되어 있다.
각 데이터선(171)은 제1 게이트 전극(124a)을 향하여 뻗은 복수의 제1 소스 전극(173a)을 포함하며, 제1 소스 전극(173a)은 접촉 구멍(181)을 통하여 제1 반도체(154)의 제1 소스 영역(154a)과 연결되어 있다.
구동 전압선(172)은 제2 게이트 전극(124b)을 향하여 뻗은 복수의 제2 소스 전극(173b)을 포함하고, 제2 소스 전극(173b)은 접촉 구멍(184)을 통하여 제2 반도체(156)의 제2 소스 영역(156a)과 연결되어 있다.
제1 드레인 전극(175a)은 접촉 구멍(182, 183)를 통하여 제1 반도체(154)의 제1 드레인 영역(154b) 및 제2 게이트 전극(124b)과 접촉하여 이들을 서로 전기적으로 연결한다. 제2 드레인 전극(175b)은 접촉 구멍(186)를 통하여 제2 반도체(156)의 제2 드레인 영역(156b)과 연결되어 있다.
제1 게이트 전극(124a), 제1 소스 전극(173a) 및 제1 드레인 전극(175a)은 제1 반도체(154)와 함께 스위칭 트랜지스터(switching transistor)(Qs)를 이루며, 제2 게이트 전극(124b), 제2 소스 전극(173b) 및 제2 드레인 전극(175b)은 제2 반도체(156)와 함께 구동 트랜지스터(driving transistor)(Qd)를 이룬다.
데이터 도전체 위에는 무기 절연 물질 또는 유기 절연 물질 등으로 만들어질 수 있는 제2 층간 절연막(802)이 형성되어 있다. 제2 층간 절연막(802)에는 제2 드레인 전극(175b)을 드러내는 접촉 구멍(185)이 형성되어 있다.
제2 층간 절연막(802) 위에는 복수의 화소 전극(191)이 형성되어 있다. 화소 전극(191)은 이들은 ITO (Indium Tin Oxide) 또는 IZO(Indium zinc Oxide) 등의 투명한 도전 물질이나 알루미늄, 은, 크롬 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다. 화소 전극(191)은 접촉 구멍(185)를 통하여 제2 드레인 전극(175b)와 전기적으로 연결되어 있으며 제2 드레인 전극(175b)으로부터 데이터 전압을 인가 받는다.
제2 층간 절연막(802) 위에는 격벽(partition)(803)이 형성되어 있다. 격벽(803)은 화소 전극(191) 가장자리 주변을 둘러싸서 개구부(opening)를 정의하며 유기 절연물 또는 무기 절연물로 만들어질 수 있다. 격벽(803)은 검정색 안료를 포함하는 감광재로 만들어질 수 있는데, 이 경우 격벽(803)은 차광 부재(light blocking member)의 역할을 할 수 있다.
격벽(803)에 의해 둘러싸인 화소 전극(191) 위에는 유기 발광층(70)이 형성되어 있다. 유기 발광층(70)은 적색, 녹색, 청색의 삼원색 등 기본색 중 어느 하나 또는 하나 이상의 빛을 고유하게 내는 유기 물질로 만들어질 수 있다. 본 발명 의 실시예에 따른 표시 장치는 유기 발광층(70)들이 내는 기본색 색광의 공간적인 합으로 원하는 영상을 표시한다. 유기 발광층(70)은 발광 효율을 향상하기 위한 부대층(도시하지 않음)을 포함하는 다층 구조를 가질 수 있다.
유기 발광층(70)과 격벽(803) 위에는 버퍼층(804)이 형성되어 있다. 버퍼층(804)은 생략될 수 있다.
버퍼층(804) 위에는 공통 전극(common electrode)(270)이 형성되어 있다. 공통 전극(270)은 ITO 또는 IZO 등의 투명한 도전 물질로 만들어질 수 있다. 그러나 화소 전극(191)이 ITO 또는 IZO 등의 투명한 도전 물질로 만들어진 경우에는 공통 전극(270)은 알루미늄 등의 반사성이 좋은 금속을 포함할 수 있다.
그러면, 도 10 및 조 11에 도시한 박막 트랜지스터 표시판을 포함하는 표시 장치의 동작에 대하여 설명한다.
주사선(Gi)(i=1, 2, , n)에 게이트 온 전압(Von)이 인가되면 스위칭트랜지스터(Qs)가 턴 온(turn on)되어 데이터선(171)을 통하여 인가되는 데이터 전압이 제2 게이트 전극(124b)으로 전달된다. 제2 게이트 전극(124b)에 데이터 전압이 인가되면 구동 트랜지스터(Qd)가 턴 온되어 데이터 전압에 의한 구동 전류가 유기 발광층(70)에 흐르게 되며, 유기 발광층(70)은 특정 파장대의 빛을 방출한다. 이 때, 구동 트랜지스터(Qd)를 통하여 흐르는 구동 전류의 세기에 따라 유기 발광층(70)이 방출하는 빛의 세기도 달라져 표시 장치의 휘도가 달라진다. 이러한 구동 전류는 스위칭 트랜지스터(Qs)를 통하여 전달되는 데이터 전압과 구동 전압선(172)을 통하여 전달되는 구동 전압에 의하여 결정된다.
그러면, 도 10 및 도 11에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대해 도 12 내지 도 25, 그리고 앞에서 설명한 도 1 내지 도 7을 참고하여 설명한다.
도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24는 각각 도 10 및 도 11에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도이고, 도 13, 도 15, 도 17 도 19, 도 21, 도 23 및 도 25는 각각 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24의 유기 발광 표시 장치를 XIII-XIII 선, XV-XV 선, XVII-XVII 선, XIX-XIX 선, XXI-XXI 선, XXIII-XXIII 선 및 XXV-XXV 선을 따라 잘라 도시한 단면도이다.
먼저 도 12 및 도 13를 참고하면, 기판(110) 위에 산화 규소 또는 질화 규소 등을 증착하여 차단층(111)을 형성하고, 차단층(111) 위에 비정질 규소층(도시하지 않음)을 증착한다. 비정질 규소층의 증착은 LPCVD(low temperature chemical vapor deposition), PECVE(plasma enhanced chemical vapor deposition) 또는 스퍼터링(sputtering) 등의 방법을 이용할 수 있다.
이어서, 비정질 규소층에 정렬키(도시하지 않음)을 형성한다. 이때 결정화 공정을 수행할 비정질 규소층 부분도 일부 제거하여 결정화될 부분의 높이를 낮출 수 있다.
다음,정렬키를 이용하여 비정질 규소층 위에 본 발명의 한 실시예에 따른 결정화용 마스크를 정렬하고 레이저빔을 조사하여 비정질 규소층을 다결정 규소층으로 결정화한다. 이 때, 앞에서 설명한 바와 같이 도 1에 도시한 결정화용 마스 크(500)를 이용하여 비정질 규소층의 원하는 부위를 선택적으로 결정화할 수 있다. 자세한 결정화 방법 및 그 효과에 대한 설명은 앞에서 하였으므로 생략한다.
다음, 도 7에 도시한 바와 같은 다결정 규소 영역(154B)를 포함하는 비정질 규소층을 패터닝하여 다결정 규소 영역(154B)을 포함하는 제1 및 제2 반도체(154, 156)를 형성한다.
다음, 도 14 및 도 15를 참고하면, 제1 및 제2 반도체(154, 156) 및 차단층(111) 위에 게이트 절연막(140)을 적층한다. 이어서, 게이트 도전층(120)을 적층하고 그 위에 제1 감광막 패턴(PR1)을 형성한다.
다음, 제1 감광막 패턴(PR1)을 마스크로 하여 게이트 도전층(120)을 식각하여 제2 게이트 전극(124b)을 형성하고, 노출되어 있는 제2 반도체(156)에 p형 불순물 이온을 주입하여 제2 채널 영역(156c)을 형성한다. 이 때 제2 소스 영역(156a)과 제2 드레인 영역(156b)도 함께 형성된다. 제1 반도체(154)는 제1 감광막 패턴(PR1) 및 게이트 도전층(120)으로 덮여 보호될 수 있다. 이때 각 화소(PX)의 제2 게이트 전극(124b)을 제2 반도체(156) 위에 정렬키 등을 이용하여 균일하게 정렬함으로써 제2 채널 영역(156c)의 결정화 모습, 즉 그레인 경계(155) 등의 모양이 화소(PX)마다 균일하게 할 수 있다.
다음, 도 16 및 도 17을 참고하면, 제1 감광막 패턴(PR1)을 제거하고 제2 감광막 패턴(PR2)을 새로 형성한다. 이어서 제2 감광막 패턴(PR2)을 마스크로 하여 게이트 도전층(120)을 식각하여 제1 게이트 전극(124a)을 포함하는 게이트선(121)을 형성하고, 노출되어 있는 제1 반도체(154)에 n형 불순물 이온을 주입하여 제1 채널 영역(154c)을 형성한다. 이때 제1 소스 영역(154a)과 제1 드레인 영역(154b)도 함께 형성된다. 축전기용 반도체(157)를 포함하는 제2 반도체(156)는 제2 감광막 패턴(PR2)으로 덮여 보호될 수 있다. 이때 각 화소(PX)의 제1 게이트 전극(124a)을 제1 반도체(154) 위에 정렬키 등을 이용하여 균일하게 정렬함으로써 제1 채널 영역(154c)의 결정화 모습, 즉 그레인 경계(155) 등의 모양이 화소(PX)마다 균일하게 할 수 있다.
다음, 도 18 및 도 19를 참고하면, 게이트선(121) 및 제2 게이트 전극(124b) 위에 제1 층간 절연막(801)을 적층하고 제1 층간 절연막(801)을 게이트 절연막(140)과 함께 사진 식각하여 접촉 구멍(181, 182, 183, 184, 186).
다음, 도 20 및 도 21을 참고하면, 데이터 도전층을 적층하고 사진 식각하여 데이터선(171), 구동 전압선(172), 그리고 제1 및 제2 드레인 전극(175a, 175b)을 형성한다.
다음, 도 22 및 도 23을 참고하면, 제2 층간 절연막(802)을 적층하고 사진 식각하여 제2 드레인 전극(175b)을 드러내는 접촉 구멍(185)을 형성한다.
다음, 도 24 및 도 25를 참고하면, 제2 층간 절연막(802) 위에 화소 전극(191)을 형성한다.
다음, 도 10 및 도 11에 도시한 바와 같이 화소 전극(191)이 형성되어 있는 제2 층간 절연막(802) 위에 검정색 안료를 포함하는 유기막을 도포하고 노광 및 현상하여 격벽(803)을 형성한다. 이어서, 격벽(803)으로 둘러싸인 화소 전극(191) 위에 유기 발광층(70)을 형성한다.
다음, 유기 발광층(70) 위에 도전성 유기 물질을 도포하여 버퍼층(804)을 형성하고, 버퍼층(804) 위에 ITO 또는 IZO 또는 반사성 금속 등을 적층하여 공통 전극(270)을 형성한다.
이와 같이 본 발명의 실시예에 따르면 다결정 규소를 포함하는 박막 트랜지스터 표시판을 제조할 때 차단층에 정렬키를 형성하여 비정질 규소층에서 박막 트랜지스터의 채널을 형성할 부위만 선택적으로 결정화함으로써 각 화소의 박막 트랜지스터의 반도체의 결정화 모양을 동일하게 할 수 있고, 박막 트랜지스터 및 표시 장치의 특성을 균일하게 할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 결정화용 마스크를 도시한 평면도이다.
도 2는 본 발명의 한 실시예에 따른 규소층의 결정화 방법의 한 단계를 도시한 도면이다.
도 3은 도 2의 규소층을 포함하는 박막 트랜지스터 표시판의 단면도이다.
도 4는 본 발명의 한 실시예에 따른 결정화 방법에 의하여 결정화된 부분의 다결정 규소의 미세 구조를 도시한 도면이다.
도 5는 본 발명의 한 실시예에 따른 규소층의 결정화 방법의 단계 중도 2에 도시한 단계의 다음 단계를 도시한 도면이다.
도 6은 본 발명의 한 실시예에 따른 순차적 결정화 공정을 통하여 결정화된 부분의 다결정 규소의 미세 구조를 도시한 도면이다.
도 7은 본 발명의 한 실시예에 따른 순차적 결정화 공정에 의해 결정화된 복수의 다결정 규소 영역을 도시한 도면이다.
도 8은 본 발명의 한 실시예에 따른 표시 장치용 박막 트랜지스터 표시판의 개략적인 블록도이다.
도 9는 본 발명의 한 실시예에 따른 순차적 결정화 공정에 의한 표시 장치용 박막 트랜지스터 표시판의 간략한 배치도이다.
도 10은 본 발명의 한 실시예에 따른 순차적 결정화 공정에 의해 제조한 박막 트랜지스터 표시판의 배치도이다.
도 11은 도 10의 박막 트랜지스터 표시판을 XI-XI 선을 따라 잘라 도시한 단면도이다.
도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24는 각각 도 10 및 도 11에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법의 중간 단계에서의 배치도이다.
도 13, 도 15, 도 17 도 19, 도 21, 도 23 및 도 25는 각각 도 12, 도 14, 도 16, 도 18, 도 20, 도 22 및 도 24의 유기 발광 표시 장치를 XIII-XIII 선, XV-XV 선, XVII-XVII 선, XIX-XIX 선, XXI-XXI 선, XXIII-XXIII 선 및 XXV-XXV 선을 따라 잘라 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
70: 유기 발광층 111: 차단층
117: 정렬키 124, 124a, 124b: 게이트 전극
140: 게이트 절연막 150: 비정질 규소층
151: 고상 영역 153: 그레인
155: 그레인 경계 154, 156: 반도체
157: 축전기용 반도체 171: 데이터선
172: 구동 전압선 173, 173a, 173b: 소스 전극
175, 175a, 175b: 드레인 전극
181, 182, 183, 184, 185: 접촉 구멍
191: 화소 전극 500: 결정화용 마스크
510: 슬릿 801, 802: 층간 절연막
803: 격벽 804: 버퍼층
SLa, SLb: 슬릿 집합 Q, Qs, Qd: 박막 트랜지스터

Claims (14)

  1. 행 방향으로 서로 이웃하며 이격되어 있는 제1 슬릿 집합 및 제2 슬릿 집합을 포함하고,
    상기 제1 및 제2 슬릿 집합은 각각 열 방향으로 배열된 적어도 하나의 슬릿을 포함하며,
    상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선은 서로 어긋나게 배치되어 있는
    결정화용 마스크.
  2. 제1항에서,
    상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선 사이의 거리 중 최단 거리는 상기 슬릿의 열 방향의 폭보다 작거나 같은 결정화용 마스크.
  3. 제1항에서,
    상기 제1 및 제2 슬릿 집합은 각각 열 방향으로 배열된 적어도 두 개의 슬릿을 포함하며,
    열 방향으로 이웃한 상기 슬릿의 가로 중심선 사이의 거리를 슬릿 피치라 하면, 상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선 사이의 거리 중 최단 거리는 상기 슬릿 피치의 반인
    결정화용 마스크.
  4. 제1항에서,
    상기 제1 슬릿 집합과 열 방향으로 이웃하며 이격되어 있으며 상기 제1 슬릿 집합과 동일한 구조를 가지는 제3 슬릿 집합, 그리고
    상기 제2 슬릿 집합과 열 방향으로 이웃하며 이격되어 있으며 상기 제2 슬릿 집합과 동일한 구조를 가지는 제4 슬릿 집합
    을 더 포함하는 결정화용 마스크.
  5. 절연 기판 위에 차단층을 형성하는 단계,
    상기 차단층을 패터닝하여 정렬키를 형성하는 단계,
    상기 차단층 위에 비정질 규소층을 형성하는 단계,
    상기 정렬키를 이용하여 상기 비정질 규소층 위에 결정화용 마스크를 정렬하는 단계, 그리고
    상기 결정화용 마스크를 이용하여 레이저빔을 조사하여 상기 비정질 규소층을 국부적으로 결정화하여 복수의 다결정 규소 영역을 형성하는 단계
    를 포함하는 결정화 방법.
  6. 제5항에서,
    상기 정렬키는 음각 또는 양각으로 형성되어 있는 결정화 방법.
  7. 제5항에서,
    상기 결정화용 마스크는 행 방향으로 서로 이웃하며 이격되어 있는 제1 슬릿 집합 및 제2 슬릿 집합을 포함하고,
    상기 제1 및 제2 슬릿 집합은 각각 열 방향으로 배열된 적어도 하나의 슬릿을 포함하며,
    상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선은 서로 어긋나게 배치되어 있는
    결정화 방법.
  8. 제7항에서,
    상기 비정질 규소층을 국부적으로 결정화하는 단계 이후에 상기 결정화용 마스크를 행 방향으로 상기 제1 슬릿 집합의 세로 중심선과 상기 제2 슬릿 집합의 세로 중심선 사이의 거리만큼 이동시키는 단계, 그리고
    상기 이동된 결정화용 마스크를 이용하여 상기 레이저빔을 조사하여 상기 비정질 규소층을 국부적으로 결정화하는 단계
    를 더 포함하는 결정화 방법.
  9. 제7항에서,
    상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선 사이의 거리 중 최단 거리는 상기 슬릿의 열 방향의 폭보다 작거나 같은 결정화 방법.
  10. 절연 기판 위에 차단층을 형성하는 단계,
    상기 차단층을 패터닝하여 정렬키를 형성하는 단계,
    상기 차단층 위에 비정질 규소층을 형성하는 단계,
    상기 정렬키를 이용하여 상기 비정질 규소층 위에 결정화용 마스크를 정렬하는 단계,
    상기 결정화용 마스크를 이용하여 레이저빔을 조사하여 상기 비정질 규소층을 국부적으로 결정화하여 복수의 다결정 규소 영역을 형성하는 단계,
    상기 다결정 규소 영역이 남도록 상기 비정질 규소층을 패터닝하여 복수의 반도체를 형성하는 단계, 그리고
    상기 복수의 반도체와 각각 중첩하는 복수의 게이트 전극을 형성하는 단계를 포함하는
    박막 트랜지스터 표시판의 제조 방법.
  11. 제10항에서,
    상기 결정화용 마스크는 행 방향으로 서로 이웃하며 이격되어 있는 제1 슬릿 집합 및 제2 슬릿 집합을 포함하고,
    상기 제1 및 제2 슬릿 집합은 각각 열 방향으로 배열된 적어도 하나의 슬릿을 포함하며,
    상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선은 서로 어긋나게 배치되어 있는
    박막 트랜지스터 표시판의 제조 방법.
  12. 제11항에서,
    상기 비정질 규소층을 국부적으로 결정화하는 단계 이후에 상기 결정화용 마스크를 행 방향으로 상기 제1 슬릿 집합의 세로 중심선과 상기 제2 슬릿 집합의 세로 중심선 사이의 거리만큼 이동시키는 단계, 그리고
    상기 이동된 결정화용 마스크를 이용하여 상기 레이저빔을 조사하여 상기 비정질 규소층을 국부적으로 결정화하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
  13. 제11항에서,
    상기 제1 슬릿 집합의 상기 슬릿의 가로 중심선과 상기 제2 슬릿 집합의 상기 슬릿의 가로 중심선 사이의 거리 중 최단 거리는 상기 슬릿의 열 방향의 폭보다 작거나 같은 박막 트랜지스터 표시판의 제조 방법.
  14. 제10항에서,
    상기 게이트 전극과 상기 반도체 사이에 위치하는 게이트 절연막을 형성하는 단계,
    상기 반도체에 불순물을 주입하여 상기 게이트 전극과 중첩하는 채널영역과 상기 채널 영역을 중심으로 양쪽에 위치하는 소스 영역 및 드레인 영역을 형성하는 단계,
    상기 소스 영역과 전기적으로 연결되는 소스 전극과 상기 드레인 영역과 전기적으로 연결되는 드레인 전극을 형성하는 단계, 그리고
    상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
KR1020090004282A 2009-01-19 2009-01-19 결정화용 마스크, 이를 이용한 결정화 방법 및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법 KR20100084899A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090004282A KR20100084899A (ko) 2009-01-19 2009-01-19 결정화용 마스크, 이를 이용한 결정화 방법 및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090004282A KR20100084899A (ko) 2009-01-19 2009-01-19 결정화용 마스크, 이를 이용한 결정화 방법 및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법

Publications (1)

Publication Number Publication Date
KR20100084899A true KR20100084899A (ko) 2010-07-28

Family

ID=42644063

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090004282A KR20100084899A (ko) 2009-01-19 2009-01-19 결정화용 마스크, 이를 이용한 결정화 방법 및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법

Country Status (1)

Country Link
KR (1) KR20100084899A (ko)

Similar Documents

Publication Publication Date Title
KR101061843B1 (ko) 다결정용 마스크 및 이를 이용한 규소 결정화 방법
US7691545B2 (en) Crystallization mask, crystallization method, and method of manufacturing thin film transistor including crystallized semiconductor
KR100796758B1 (ko) 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
KR100816344B1 (ko) 다결정 규소용 마스크 및 이를 이용한 박막 트랜지스터의제조 방법
US8106409B2 (en) Thin film transistor array panel
KR100878240B1 (ko) 다결정용 마스크 및 이를 이용한 박막 트랜지스터의 제조방법
JP2005317851A (ja) 薄膜トランジスタおよびその製造方法
KR101263652B1 (ko) 평판 표시 장치 및 이의 제조 방법
KR100920343B1 (ko) 다결정 규소 박막 트랜지스터 표시판 및 그 제조 방법
KR20100084899A (ko) 결정화용 마스크, 이를 이용한 결정화 방법 및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법
KR101071255B1 (ko) 박막 트랜지스터 표시판 및 그의 제조 방법
KR101100875B1 (ko) 결정화용 레이저빔 조사 장치, 이를 이용한 결정화 방법및 이를 포함하는 박막 트랜지스터 표시판의 제조 방법
KR101087750B1 (ko) 두가지 타입의 박막트랜지스터를 포함하는 액정표시장치용어레이기판 및 그 제조방법
KR101289066B1 (ko) 결정화방법 및 결정화 마스크 제작방법
KR100992143B1 (ko) 규소 결정화 시스템 및 규소 결정화 방법
KR101032944B1 (ko) 결정화용 마스크, 이를 이용한 박막 트랜지스터 표시판의제조 방법
KR20080057415A (ko) 박막 트랜지스터, 이를 갖는 어레이 기판 및 이를 갖는표시패널
KR100878243B1 (ko) 다결정 규소 박막 트랜지스터의 제조 방법
KR20050054263A (ko) 다결정용 마스크 및 이를 이용한 규소 결정화 방법
KR100592264B1 (ko) 박막 트랜지스터와, 이의 제조 방법과, 이를 구비한 평판표시 장치
KR100992124B1 (ko) 표시 장치용 표시판 및 그의 제조 방법
KR101018749B1 (ko) 결정화용 마스크, 박막 트랜지스터 표시판의 제조 방법
KR100848098B1 (ko) 박막 트랜지스터 기판 및 그 제조 방법
KR20060084490A (ko) 결정화용 마스크 및 그를 이용한 박막 트랜지스터 표시판
KR20060010562A (ko) 순차적 측면 고상화용 마스크와 이를 이용한박막트랜지스터의 제조방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
WITN Withdrawal due to no request for examination