KR20060010562A - 순차적 측면 고상화용 마스크와 이를 이용한박막트랜지스터의 제조방법 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000007711 solidification Methods 0.000 claims abstract description 10
- 230000008023 solidification Effects 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 59
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 17
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 15
- 239000010408 film Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 11
- 239000011229 interlayer Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 239000000758 substrate Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 2
- 238000002425 crystallisation Methods 0.000 description 14
- 230000008025 crystallization Effects 0.000 description 13
- 238000005401 electroluminescence Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 239000007787 solid Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052783 alkali metal Inorganic materials 0.000 description 1
- 150000001340 alkali metals Chemical class 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
- H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
- H01L21/02678—Beam shaping, e.g. using a mask
- H01L21/0268—Shape of mask
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Abstract
본 발명은 순차적 측면 고상화용 마스크에 관한 것이다. 본 발명에 따른 마스크는 조사되는 레이저를 투과시키는 슬릿이 일렬로 배치된 슬릿열이 형성되어 있으며, 상기 슬릿열에는 폭이 다른 적어도 2가지 이상의 슬릿이 형성되어 있는 것을 특징으로 한다. 이에 의하여 레이저 샷 간의 에너지 편차에 따른 박막트랜지스터 특성의 편차가 인식되지 않도록 할 수 있다.
Description
도 1은 본발명의 실시예에 따른 마스크의 구조를 나타낸 평면도이고,
도 2는 도 1의 'A'부분을 확대한 평면도이고,
도 3a 내지 도 3c는 본발명의 실시예에 따른 마스크를 이용한 순차적 측면 고상화를 설명하는 도면이고,
도 4는 본발명에 따른 다결정 규소 박막트랜지스터의 구조를 도시한 단면도이고,
도 5a 내지 도 5d는 본 발명의 실시예에 따른 다결정 규소 박막트랜지스터의 제조방법을 도시한 단면도이다.
* 도면의 주요부분의 부호에 대한 설명 *
31a, 31b : 제1슬릿 32a, 32b : 제2슬릿
40 : 차단영역 50a : 제1슬릿열
50b : 제2슬릿열
본 발명은, 순차적 측면 고상화용 마스크(이하 마스크)와 이를 이용한 박막트랜지스터의 제조방법에 관한 것이다. 더 자세하게는 조사되는 레이저를 투과시키는 슬릿의 폭이 다양하게 마련된 마스크와, 이를 이용한 박막트랜지스터의 제조방법에 관한 것이다.
저전압 구동, 경량 박형, 광시야각 그리고 고속응답 등의 장점으로 인하여, 차세대 표시 장치로 기대되고 있는 유기 EL(organic electroluminescence) 표시장치는 화소 영역 내의 박막트랜지스터의 특성이 균일할 것을 최우선 조건으로 요구하고 있다.
이는 박막트랜지스터의 소자 특성이 위치별로 차이를 보일 경우, 동일한 화상신호에 대하여 위치별로 서로 다른 휘도를 나타내게 되어, 결국 전체 화면의 휘도 불균일을 유발하기 때문이다.
유기 EL에서는 화소 부분에 스위칭 박막트랜지스터와 구동 박막트랜지스터 등 2개의 트랜지스터가 기본으로 설치되어 있다. 그런데 구동 박막트랜지스터 특성 편차를 보완하기 위하여 2개 이상의 박막트랜지스터를 이용한 보상회로를 내장하고 있다. 이 보상회로는 개구율의 감소를 초래하기 때문에, 고해상도를 실현하기 위해서는 박막트랜지스터의 개수를 줄이는 것이 바람직하다.
한편 유기 EL의 박막트랜지스터의 반도체층으로는 높은 이동도를 가지고 있는 다결정 규소가 사용되고 있다.
다결정 규소의 박막을 형성하는 기술 중 마스크를 사용하며 레이저가 조사된 비정질 규소 영역을 완전히 용융하는 2-샷 결정화 방법이 널리 사용되고 있다. 이 방법은 순차적 측면 고상화(sequential lateral solidification, SLS)라고 불린다. 이는 다결정 규소의 그레인이 레이저가 조사된 액상영역과 레이저가 조사되지 않은 고상영역의 경계에서, 그 경계면에 대하여 수직방향으로 성장한다는 사실을 이용한 기술이기 때문이다.
그러나 이러한 SLS 방법은 레이저 샷 간의 에너지 차이로 인하여 그레인 간의 특성이 달라지고 이는 박막트랜지스터의 특성에 편차를 유발한다. 이러한 박막트랜지스터 특성 편차는 전류 특성으로 이어지면서 휘도 차이로 사용자의 눈에 인지된다. 즉 샷 간의 에너지 차이로 인하여 마스크 자국이 발생하는 문제가 생기는 것이다.
따라서 본 발명의 목적은 레이저 샷 간의 에너지 편차에 따른 박막트랜지스터 특성의 편차가 인식되지 않도록 다결정 규소층을 형성하는 마스크를 제공하는 것이다.
또한 본 발명의 다른 목적은 상기 마스크를 이용한 박막트랜지스터의 제조방법을 제공하는 것이다.
상기의 목적은, 조사되는 레이저를 투과시키는 슬릿이 일렬로 배치된 슬릿열이 형성되어 있는 순차적 측면 고상화(SLS)용 마스크에 있어서, 상기 슬릿열에는 폭이 다른 적어도 2가지 이상의 슬릿이 형성되어 있는 것에 의하여 달성될 수 있다.
상기 슬릿열과 동일한 슬릿 배치를 가지며, 상기 슬릿열과 인접하는 추가의 슬릿열을 더 포함하는 것이 바람직하다.
상기 슬릿간의 거리는 일정한 것이 바람직하다.
상기의 또 다른 목적은, 박막트랜지스터의 제조방법에 있어서, 기판 소재 상에 비정질 규소층을 형성하는 단계와, 조사되는 레이저를 투과시키는 슬릿이 일렬로 배치된 슬릿열이 형성되어 있으며, 상기 슬릿열에는 폭이 다른 적어도 2가지 이상의 슬릿이 형성되어 있는 마스크를 이용하여 순차적 측면 고상화(SLS) 방법으로 상기 비정질 규소층을 결정화하여 다결정 규소층을 형성하는 단계와, 상기 다결정 규소층을 패터닝하여 반도체층을 형성하는 단계와, 상기 반도체층 상에 게이트 절연막을 형성하는 단계와, 상기 반도체층의 상기 게이트 절연막의 상부에 게이트 전극을 형성하는 단계와, 상기 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계와, 상기 게이트 전극 상에 층간 절연막을 형성하는 단계와, 상기 게이트 절연막 또는 상기 층간절연막을 식각하여 상기 소스 영역과 상기 드레인 영역을 드러내는 접촉구를 각각 형성하는 단계와, 상기 접촉구를 통하여 상기 소스 영역과 상기 드레인 영역과 각각 연결되는 소스 및 드레인 전극을 각각 형성하는 단계를 포함하는 것에 의하여 달성될 수 있다.
이하 첨부된 도면을 참조로 하여 본발명을 더욱 상세히 설명하겠다.
먼저 본발명의 실시예에 따른 마스크를 도 1 과 도 2를 참조하여 설명하겠다.
도 1은 본발명의 실시예에 따른 마스크의 구조를 나타낸 평면도이고, 도 2는 도 1의 'A'부분을 확대한 평면도이다.
마스크(10)는 대략 사각형의 형상을 하고 있으며, 복수의 패턴부(20)를 가지고 있다. 각 패턴부(20)의 형상은 동일하며 다결정 규소 제조 시에는 어느 하나의 패턴부(20)만이 사용된다. 각 패턴부(20)는 슬릿(31a, 31b, 32a, 32b)과 이들 주위에 형성되어 있는 차단영역(40)으로 이루어져 있다. 차단영역(40)은 레이저가 비정질 규소층으로 조사되는 것을 차단하며 통상 크롬막이 형성되어 있다. 슬릿(31a, 31b, 32a, 32b)은 서로 평행한 제1슬릿열(50a)과 제2슬릿열(50b)로 나누어져 있다. 제1슬릿열(50a)과 제2슬릿열(50b)의 슬릿(31a, 31b, 32a, 32b)배치는 동일하며 다만 서로 엇갈리게 배치되어 있다.
제1슬릿열(50a)의 슬릿(31a, 32a)은 서로 다른 2개의 폭을 가지고 있다. 즉, 제1슬릿(31a)의 폭(d1)은 4㎛이며, 제2슬릿(32a)의 폭(d2)은 5㎛로 서로 다르다. 폭이 상대적으로 작은 제1슬릿(31a)과 폭이 상대적으로 큰 제2슬릿(32a)은 제1슬릿열(50a) 내에서 2개씩 반복되면서 마련되어 있다. 여기서 각 슬릿(31a, 32a)간의 거리(d3)는 일정하다.
제1슬릿열(50a)은 다양한 변형이 가능하다. 즉 서로 다른 폭을 가진 슬릿이 형성되어 있으면 되고, 실시예에 한정되지 않는다. 슬릿(31a, 32a)의 폭은 2개 값으로 한정되지 않으며 3개 이상의 값을 갖는 것도 가능하다. 또한 폭이 다른 슬릿(31a, 32a)의 배치 역시 하나씩 반복 또는 3개씩 반복 등 여러 가지 방법이 가능하며, 폭이 다른 슬릿(31a, 32a)이 다양한 비율로 형성될 수도 있다.
제2슬릿열(50b)의 구성은 이상 설명한 제1슬릿열(50a)과 동일하다.
이하에서는 본 발명의 실시예에 따른 마스크(10)를 이용한 순차적 고상 결정화를 도 3a 내지 도 3c를 참조하여 설명하겠다.
도 3a는 비정질 규소층(61)에 제1슬릿열(50a)을 통하여 레이저를 조사한 것을 나타낸다. 슬릿(31a, 32a)을 통과한 레이저는 슬릿(31a, 32a) 형태에 대응되는 비정질 규소층(61)을 완전히 용융한다. 상대적으로 폭이 작은 제1슬릿(31a)에 대응되는 비정질 규소층(61)에는 상대적으로 폭이 작은 결정화 영역(62a)이, 상대적으로 폭이 큰 제2슬릿(32a)에 대응되는 비정질 규소층(61)에는 상대적으로 폭이 큰 결정화 영역(63a)이 형성된다. 각 결정화 영역(62a, 63a)은 레이저 조사에 의해 완전 용융되며, 액상 영역과 고상영역의 경계면에서부터, 경계면의 수직방향으로 결정화가 진행된다. 즉 결정화 영역(62a, 63a)의 상하 변으로부터 중앙영역을 향하여 결정화가 진행되는 것이다. 이렇게 양 방향에서 진행된 결정화는 결정화 영역(62a, 63a)의 중앙영역에서 서로 만나 돌기(65a, protrusion)를 형성한다.
이어 도 3b에서 보는 바와 같이 마스크(10)와 비정질 규소층(61)을 상대 이동시켜 도 3a에 도시한 영역에 제2슬릿열(50b)을 통해 레이저를 조사한다. 제2슬릿열(50b)을 통해 레이저가 조사된 영역은 빗금처리되어 있으며, 제1슬릿열(50a)를 통한 경우와는 레이저의 에너지에서 차이가 있다. 제2슬릿열(50b)를 통한 레이저 조사의 결과, 제1슬릿열(50a)의 경우와 유사하게 상대적으로 폭이 작은 제1 슬릿(31b)에 대응되는 비정질 규소층(61)에는 상대적으로 폭이 작은 결정화 영역(62b)이, 상대적으로 폭이 큰 제2슬릿(32b)에 대응되는 비정질 규소층(61)에는 상대적으로 폭이 큰 결정화 영역(63b)이 형성된다. 또한 각 결정화 영역(62b, 63b)의 중앙에는 돌기(65b)가 형성되어 있다.
도 3c는 제1슬릿열(50a)과 제2슬릿열(50b)을 통한 레이저 조사를 모두 마쳐 다결정 규소의 그레인(71)이 형성된 것을 보여준다. 각 그레인(71) 사이에는 제1슬릿열(50a)를 통한 레이저 조사에 의한 돌기(65a, 실선 표시)와 제2슬릿열(50b)를 통한 레이저 조사에 의한 돌기(65b, 점선 표시)가 번갈아 가며 형성되어 있다.
그런데 각 돌기(65a, 65b)간의 간격은 도 3c와 같이 3 내지 4㎛사이에서 변화되고 있다. 즉 그레인(71)의 폭이 다양하게 변화하고 있는 것이다. 이는 본발명의 실시예에 따른 마스크(10)가 다양한 폭을 가진 슬릿(31a, 31b, 32a, 32b)을 가지고 있기 때문이다.
이에 따라 이러한 다결정 규소의 그레인(71) 상에 형성되는 박막트랜지스터는 다양한 폭의 그레인(71)을 채널부로 가지기 때문에 특성 편차가 유발된다. 즉 박막트랜지스터간의 미소한 편차를 고의적으로 유발시켜, 레이저 샷간의 편차가 샷 내에서 미리 분산되어 눈에 인지되지 않도록 하는 것이다.
그레인(71)의 폭 변화는 슬릿(31a, 31b, 32a, 32b)의 크기의 개수, 크기 차이의 정도, 배열순서에 따라 다양하게 조절할 수 있다.
이하에서는 본발명의 실시예에 따른 마스크(10)를 사용하여 제조된 박막트랜지스터에 대하여 설명하겠다.
도 4는 본 발명의 실시예에 따른 다결정 규소 박막트랜지스터의 구조를 도시한 단면도이다.
도 4에서 보는 바와 같이, 기판소재(110)의 상에 버퍼층(111)이 형성되어 있으며 버퍼층(111)의 상부에 반도체층(130)이 위치하고 있다. 버퍼층(111)은 주로 산화 규소로 되어 있으며 기판소재(110) 중의 알칼리 금속 등이 반도체층(130)으로 들어오는 것을 방지한다. 반도체층(130)은 채널부(131)를 중심으로 LDD층(lightly doped domain, 132a, 132b)과 소스 영역(133a) 및 드레인 영역(134b)이 형성되어 있다. LDD층(132a, 132b)은 n- 도핑되어 있으며, 핫 캐리어(hot carrier)들을 분산시키기 위해 형성된다. 반면 채널부(131)는 불순물이 도핑되어 있지 않으며 소스 영역(133a) 및 드레인 영역(134b)은 n+ 도핑되어 있다. 반도체층(130)의 상부에는 산화규소나 질화규소로 이루어진 게이트 절연막(141)이 형성되어 있으며, 채널부(131) 상부에 게이트 절연막(141)에는 게이트 전극(151)이 형성되어 있다. 게이트 절연막(141)의 상부에는 게이트 전극(151)을 덮는 층간절연막(152)이 형성되어 있으며, 게이트 절연막(141)과 층간절연막(152)은 반도체층(130)의 소스 영역(133a) 및 드레인 영역(134b)을 드러내는 접촉구(181, 182)를 가지고 있다. 층간 절연막(152)의 상부에는 접촉구(181)를 통하여 소스 영역(133a)과 연결되어 있는 소스전극(161)과 게이트 전극(151)을 중심으로 소스 전극(161)과 마주하며 접촉구(182)를 통하여 드레인 영역(133b)과 연결되어 있는 드레인 전극(162)이 형성되 어 있다.
이하에서는 본발명의 실시예에 따른 다결정 규소 박막트랜지스터의 제조방법에 대하여 설명하겠다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 다결정 규소 박막트랜지스터의 제조방법을 도시한 단면도이다.
우선 도 5a와 같이 기판소재(110)상에 버퍼층(111)과 비정질 규소층(121)을 증착하고, 비정질 규소층(121)을 순차적 측면 고상 결정 방법으로 결정화한다. 이 때 본 발명의 실시예에 따른 마스크(10)를 사용한다.
형성되는 다결정 규소층에는 다양한 폭의 그레인이 형성되어 있다.
도 6b는 결정화가 완료된 다결정 규소층을 패터닝하여 반도체층(130)을 형성한 것을 나타낸다.
이어 도 6c와 같이 산화규소나 질화규소를 증착하여 게이트 절연막(121)을 형성한다. 이어 게이트 배선용 전도성 물질을 증착한 후 패터닝하여 게이트 전극(151)을 형성한다. 이어 게이트 전극(151)을 마스크로 하여 n형 불순물을 이온주입하여 반도체층(130)에 채널부(131), LDD층(132a, 132b), 소스 영역(133a) 및 드레인 영역(134b)을 형성한다. LDD층(132a, 132b)을 제조하는 방법은 여러 가지가 있는데, 예를 들어 게이트 전극(151)을 이중층으로 만든 후 습식식각을 통해 오버행을 만드는 방법을 이용할 수 있다.
이어, 도 6d에서 보는 바와 같이, 게이트 절연막(121)의 상부에 게이트 전극(151)을 덮는 층간 절연막(152)을 형성한 다음, 게이트 절연막(121)과 함께 패터닝하여 반도체층(130)의 소스 영역(133a) 및 드레인 영역(134b)을 드러내는 접촉구(181, 182)를 형성한다.
마지막으로 기판 소재(110)의 상부에 데이터 배선용 금속을 증착하고 패터닝하여, 접촉구(181, 182)를 통하여 소스 영역(133a) 및 드레인 영역(134b)과 각각 연결되는 소스전극(161) 및 드레인 전극(162)을 형성하면 도 4와 같은 박막트랜지스터가 완성된다.
이상 설명한 바와 같이, 본 발명에 따르면, 순차적 측면 고상화를 통한 다결정 규소층을 사용하는 박막트랜지스터 특성의 편차가 인식되지 않도록 하는 마스크가 제공된다. 또한, 상기 마스크를 사용하여 박막트랜지스터를 제조하는 방법이 제공된다. 이에 따라 유기 EL 장치에서 보상회로를 사용하지 않고도 레이저 샷 간의 에너지 불균일로부터 초래되는 줄무늬 등의 문제점을 해결할 수 있다.
Claims (4)
- 조사되는 레이저를 투과시키는 슬릿이 일렬로 배치된 슬릿열이 형성되어 있는 순차적 측면 고상화(SLS)용 마스크에 있어서,상기 슬릿열에는 폭이 다른 적어도 2가지 이상의 슬릿이 형성되어 있는 것을 특징으로 하는 순차적 측면 고상화용 마스크.
- 제 1항에 있어서,상기 슬릿열과 동일한 슬릿 배치를 가지며, 상기 슬릿열과 인접하는 추가의 슬릿열을 더 포함하는 것을 특징으로 하는 순차적 측면 고상화용 마스크.
- 제 1항에 있어서,상기 슬릿간의 거리는 일정한 것을 특징으로 하는 순차적 측면 고상화용 마스크.
- 박막트랜지스터의 제조방법에 있어서,기판 소재 상에 비정질 규소층을 형성하는 단계와;조사되는 레이저를 투과시키는 슬릿이 일렬로 배치된 슬릿열이 형성되어 있으며,슬릿열에는 폭이 다른 적어도 2가지 이상의 슬릿이 형성되어 있는 마스크를 이용하여 순차적 측면 고상화(SLS) 방법으로 상기 비정질 규소층을 결정화하여 다 결정 규소층을 형성하는 단계와;상기 다결정 규소층을 패터닝하여 반도체층을 형성하는 단계와;상기 반도체층 상에 게이트 절연막을 형성하는 단계와;상기 반도체층의 상기 게이트 절연막의 상부에 게이트 전극을 형성하는 단계와;상기 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계와;상기 게이트 전극 상에 층간 절연막을 형성하는 단계와;상기 게이트 절연막 또는 상기 층간 절연막을 식각하여 상기 소스 영역과 상기 드레인 영역을 드러내는 접촉구를 각각 형성하는 단계와;상기 접촉구를 통하여 상기 소스 영역과 상기 드레인 영역과 각각 연결되는 소스 및 드레인 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040059310A KR20060010562A (ko) | 2004-07-28 | 2004-07-28 | 순차적 측면 고상화용 마스크와 이를 이용한박막트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020040059310A KR20060010562A (ko) | 2004-07-28 | 2004-07-28 | 순차적 측면 고상화용 마스크와 이를 이용한박막트랜지스터의 제조방법 |
Publications (1)
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|---|---|
| KR20060010562A true KR20060010562A (ko) | 2006-02-02 |
Family
ID=37120866
Family Applications (1)
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| KR1020040059310A KR20060010562A (ko) | 2004-07-28 | 2004-07-28 | 순차적 측면 고상화용 마스크와 이를 이용한박막트랜지스터의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060010562A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7476475B2 (en) | 2006-05-09 | 2009-01-13 | Samsung Electronics Co., Ltd. | Mask for sequential lateral solidification and method of performing sequential lateral solidification using the same |
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2004
- 2004-07-28 KR KR1020040059310A patent/KR20060010562A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7476475B2 (en) | 2006-05-09 | 2009-01-13 | Samsung Electronics Co., Ltd. | Mask for sequential lateral solidification and method of performing sequential lateral solidification using the same |
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