KR20060016421A - 순차적 측면 고상화용 마스크와 이를 이용한박막트랜지스터의 제조방법 - Google Patents

순차적 측면 고상화용 마스크와 이를 이용한박막트랜지스터의 제조방법 Download PDF

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Abstract

본 발명은 순차적 측면 고상화용 마스크에 관한 것이다. 본 발명에 따른 순차적 측면 고상화(SLS)용 마스크는, 상호 평행하게 일렬로 배치된 다수의 제1슬릿을 가지는 제1슬릿열과, 상기 제1슬릿들에 상호 대응하며, 상호 평행하게 일렬로 배치된 다수의 제2슬릿을 가지는 제2슬릿열과, 상기 제1슬릿 및 상기 제2슬릿과 어긋나도록 상호 평행하게 일렬로 배치된 다수의 제3슬릿을 가지며, 상기 제1슬릿열과 상기 제2슬릿열 사이에 위치하는 제3슬릿열을 포함하는 것을 특징으로 한다. 이에 의하여 레이저 샷 간의 에너지 편차에 따라 박막트랜지스터 특성의 편차가 인식되는 문제를 감소시킬 수 있다.

Description

순차적 측면 고상화용 마스크와 이를 이용한 박막트랜지스터의 제조방법{MASK FOR SLS AND METHOD OF MAKING THIN FILM TRANSISTOR USING THE SAME}
도 1은 종래의 마스크의 구조를 나타낸 평면도이고,
도 2는 종래의 마스크를 사용하여 형성된 다결정 규소층을 나타내는 도면이고,
도 3은 본발명의 실시예에 따른 마스크의 구조를 나타낸 평면도이고,
도 4는 본발명의 실시예에 따른 마스크를 사용하여 형성된 다결정 규소층을 나타내는 도면이고,
도 5는 본발명에 따른 다결정 규소 박막트랜지스터의 구조를 도시한 단면도이고,
도 6a 내지 도 6d는 본 발명의 실시예에 따른 다결정 규소 박막트랜지스터의 제조방법을 도시한 단면도이다.
* 도면의 주요부분의 부호에 대한 설명 *
32 : 제1슬릿열 33 : 제2슬릿열
34 : 제3슬릿열 35 : 제1슬릿
36 : 제2슬릿 37 : 제3슬릿
38 : 차단영역
본 발명은, 순차적 측면 고상화용 마스크(이하 마스크)와 이를 이용한 박막트랜지스터의 제조방법에 관한 것이다. 더 자세하게는 조사되는 레이저를 통과시키는 슬릿열이 3개 이상으로 마련되어 있는 마스크와, 이를 이용한 박막트랜지스터의 제조방법에 관한 것이다.
저전압 구동, 경량 박형, 광시야각 그리고 고속응답 등의 장점으로 인하여, 차세대 표시 장치로 기대되고 있는 유기 EL(organic electroluminescence) 표시장치는 화소 영역 내의 박막트랜지스터의 특성이 균일할 것을 최우선 조건으로 요구하고 있다.
이는 박막트랜지스터의 소자 특성이 위치별로 차이를 보일 경우, 동일한 화상신호에 대하여 위치별로 서로 다른 휘도를 나타내게 되어, 결국 전체 화면의 휘도 불균일을 유발하기 때문이다.
유기 EL에서는 화소 부분에 스위칭 박막트랜지스터와 구동 박막트랜지스터 등 2개의 트랜지스터가 기본으로 설치되어 있다. 그런데 구동 박막트랜지스터 특성 편차를 보완하기 위하여 2개 이상의 박막트랜지스터를 이용한 보상회로를 내장하고 있다. 이 보상회로는 개구율의 감소를 초래하기 때문에, 고해상도를 실현하기 위해서는 박막트랜지스터의 개수를 줄이는 것이 바람직하다.
한편 유기 EL의 박막트랜지스터의 반도체층으로는 높은 이동도를 가지고 있는 다결정 규소가 사용되고 있다.
다결정 규소의 박막을 형성하는 기술 중 마스크를 사용하며 레이저가 조사된 비정질 규소 영역을 완전히 용융하는 2-샷 결정화 방법이 널리 사용되고 있다. 이 방법은 순차적 측면 고상화(sequential lateral solidification, SLS)라고 불린다. 이는 다결정 규소의 그레인이 레이저가 조사된 액상영역과 레이저가 조사되지 않은 고상영역의 경계에서, 그 경계면에 대하여 수직방향으로 성장한다는 사실을 이용한 기술이기 때문이다.
그러나 이러한 SLS 방법은 레이저 샷 간의 에너지 차이로 인하여 박막트랜지스터의 특성이 달라진다. 이에 따라 레이저 샷 간의 경계가 인식되는 문제가 있다.
도 1은 종래의 마스크의 구조이다. 종래의 마스크(10)는 슬릿(15)이 상호 평행하게 일렬로 배치된 제1슬릿열(13) 및 제2슬릿열(14)로 구성되어 있다. 슬릿(15)이 형성된 영역에서는 조사되는 레이저가 통과하며, 슬릿(15)을 둘러싸고 있는 차광영역(16)에서는 조사되는 레이저가 통과하지 못한다. 제1슬릿열(13)과 제2슬릿열(14)은 서로 평행하며, 각 슬릿열(13, 14)의 슬릿(15)은 서로 엇갈리게 배치되어 있다.
도 2는 종래의 마스크를 사용하여 형성된 다결정 규소층을 나타내는 도면이다. 결정화는 비정질 규소층(22)이 증착되어 있는 기판(20)을 마스크(10)와 상대이동하며 레이저를 조사하여 이루어진다. 상대이동 거리는 도 1에서 도시한 바와 같이 레이저가 조사되는 폭(d1)의 절반이며, 통상 1mm정도이다. 도2는 마스크(10)를 2번 이동하여 결정화한 상태, 즉 3번의 레이저 샷이 조사된 상태를 나타낸다. 도 2를 보면 다결정 규소층(21) 중 3번의 샷에 의해 각각 결정화된 영역이 표시되어 있다. 3회의 레이저 샷에 의하여 3개의 샷 경계가 생겼음을 알 수 있다. 이러한 샷 경계간의 거리는 마스크(10)의 1회 이동거리와 같은 1mm정도이고, 이러한 경계가 인식되는 것이다.
따라서 본 발명의 목적은 레이저 샷 간의 경계가 인식되지 않도록 다결정 규소층을 형성하는 마스크를 제공하는 것이다.
또한 본 발명의 다른 목적은 상기 마스크를 이용한 박막트랜지스터의 제조방법을 제공하는 것이다.
상기의 목적은, 순차적 측면 고상화(SLS)용 마스크에 있어서, 상호 평행하게 일렬로 배치된 다수의 제1슬릿을 가지는 제1슬릿열과, 상기 제1슬릿들에 상호 대응하며, 상호 평행하게 일렬로 배치된 다수의 제2슬릿을 가지는 제2슬릿열과, 상기 제1슬릿 및 상기 제2슬릿과 어긋나도록 상호 평행하게 일렬로 배치된 다수의 제3슬릿을 가지며, 상기 제1슬릿열과 상기 제2슬릿열 사이에 위치하는 제3슬릿열을 포함하는 것에 의하여 이루어질 수 있다.
상기 제1슬릿과 상기 제2슬릿의 형상은 동일한 것이 바람직하다.
상기 제1슬릿과 상기 제2슬릿의 길이는 상기 제3슬릿의 절반 정도인 것이 바람직하다.
상기 슬릿들의 폭은 동일한 것이 바람직하다.
상기 제1슬릿의 길이와 상기 제2슬릿의 길이의 합은 상기 제3슬릿의 길이의 합과 같은 것이 바람직하다.
상기 본 발명의 또 다른 목적은, 박막트랜지스터의 제조방법에 있어서, 기판 소재 상에 비정질 규소층을 형성하는 단계와, 상호 평행하게 일렬로 배치된 다수의 제1슬릿을 가지는 제1슬릿열과, 상기 제1슬릿들에 상호 대응하며, 상호 평행하게 일렬로 배치된 다수의 제2슬릿을 가지는 제2슬릿열과, 상기 제1슬릿 및 상기 제2슬릿과 어긋나도록 상호 평행하게 일렬로 배치된 다수의 제3슬릿을 가지며, 상기 제1슬릿열과 상기 제2슬릿열 사이에 위치하는 제3슬릿열을 포함하는 마스크를 이용하여 순차적 측면 고상화(SLS) 방법으로 상기 비정질 규소층을 결정화하여 다결정 규소층을 형성하는 단계와, 상기 다결정 규소층을 패터닝하여 반도체층을 형성하는 단계와, 상기 반도체층 상에 게이트 절연막을 형성하는 단계와, 상기 반도체층의 상기 게이트 절연막의 상부에 게이트 전극을 형성하는 단계와, 상기 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계와, 상기 게이트 전극 상에 층간 절연막을 형성하는 단계와, 상기 게이트 절연막 또는 상기 층간 절연막을 식각하여 상기 소스 영역과 상기 드레인 영역을 드러내는 접촉구를 각각 형성하는 단계와, 상기 접촉구를 통하여 상기 소스 영역과 상기 드레인 영역과 각각 연결되는 소스 및 드레인 전극을 각각 형성하는 단계를 포함하는 것에 의하여 달성될 수 있다.
이하 첨부된 도면을 참조로 하여 본발명을 더욱 상세히 설명하겠다.
도 3은 본발명의 실시예에 따른 마스크의 구조를 나타낸 평면도이다.
마스크(30)는 종래와 같이 복수의 슬릿(35, 36, 37)으로 이루어져 있으며, 그 주변에는 차광영역(38)이 형성되어 있다. 마스크(10)는 쿼츠 기판소재에 크롬을 패터닝하여 마련되는데 슬릿(35, 36, 37)에는 크롬이 형성되어 있지 않아 조사되는 레이저를 통과시키며, 차광영역(38)에는 크롬이 형성되어 있어 조사되는 레이저를 차단한다.
단 종래와 달리 복수의 슬릿(35, 36, 37)은 3개의 슬릿열(32, 33, 34)로 나누어져 있다. 3개의 슬릿열(32, 33, 34)은 서로 평행하게 형성되어 있다. 제1슬릿열(32)의 제1슬릿(35)과 제2슬릿열(33)의 제2슬릿(36)은 형상이 동일하며, 서로 평행하게 마련되어 있다. 제3슬릿열(34)은 제1슬릿열(32)과 제2슬릿열(33)의 사이에 위치하고 있다. 제3슬릿열(34)의 제3슬릿(37)은 제1슬릿(35) 및 제2슬릿(36)과 엇갈리게 배치되어 있다. 엇갈리게 배치되는 것은 마스크(30)와 기판(40)을 상대이동하면서 결정화하는데 있어, 레이저가 조사되지 않아 결정화되지 않는 영역이 없도록 하기 위함이다.
여기서 각 슬릿(35, 36, 37)의 폭은 모두 일정하다. 반면 각 슬릿(35, 36, 37)의 길이(d3, d4, d5)는 일정하지 않는데, 제3슬릿(37)의 길이(d5)는 제1슬릿(35)의 길이(d3) 및 제2슬릿(36)의 길이(d4)의 약 2배이다. 제1슬릿(35)의 길이(d3) 및 제2슬릿(36)의 길이(d4)는 동일하다.
상기 실시예는 다양하게 변형될 수 있다. 제1슬릿(35)의 길이(d3)와 제2슬릿(36)의 길이(d4)는 서로 다를 수 있다. 그러나 그 길이의 합(d3+d4)은 제2슬릿 열(34)의 길이(d5)와 동일하여야 한다. 이는 마스크(30)와 기판(40)을 상대이동하면서 결정화하는데 있어, 레이저가 조사되지 않아 결정화되지 않는 영역이 없도록 하기 위함이다. 또한 실시예와 같은 구조의 슬릿열(32, 33, 34)을 포함하며 추가의 슬릿열을 가지는 마스크도 가능하다.
이하에서는 본발명의 실시예예 따른 마스크를 사용하여 형성된 다결정 실리콘층을 도4를 참조하여 설명하겠다.
결정화는 비정질 규소층(42)이 증착되어 있는 기판(40)을 마스크(30)와 상대이동하며 레이저를 조사하여 이루어진다. 상대이동 거리는 도 3에서 도시한 바와 같이 레이저가 조사되는 폭(d2)의 약 절반이며 통상 1mm정도이다. 종래와 달리 상대이동 거리 내에 2개의 슬릿열(32와 34, 또는 33과 34)이 포함되어 있다.
도4는 마스크(30)를 2번 이동하여 결정화한 상태, 즉 3번의 레이저 샷이 이루어진 상태를 나타낸다. 이를 자세히 설명하면, 마스크(30)를 이용하여 비정질 규소층(42)이 증착되어 있는 기판(40)에 첫번째 레이저 샷을 가한다. 이에 의해 비정질 규소층(42) 중 마스크(30)의 슬릿(35, 36, 37)에 대응되는 영역은 용융되어 액상이 된다. 용융되어 액상이 된 부분과 레이저가 조사되지 않아 고상으로 남아 있는 경계에서 액상 영역을 향해 결정화가 시작된다. 결정화의 방향은 액상과 고상 영역 경계의 수직방향이다. 양방향에서 진행된 결정화는 액상영역의 중간에서 만나 돌기를 이룬다. 이 후 마스크(30)와 기판(40)을 도3에 표시한 이동거리만큼 상대 이동한 후 두번째 레이저 샷을 가한다. 이동거리는 1회 레이저에 의해 조사되는 폭(d2) 의 절반으로 1mm정도이다. 두번째 레이저 샷에 의해 비정질 규소층(42)도 융용되어 결정화가 진행되지만, 첫번째 레이저 샷에 의해서 결정화된 다결정 규소층(41)의 일부도 용융되어 결정화가 다시 진행된다. 세번째 레이저 샷은 두번째 레이저 샷과 같은 과정으로 거쳐 이루어진다.
도 4에는 다결정 규소층(41) 중 3회의 레이저 샷에 의해 각각 결정화된 영역이 표시되어 있는데, 3회의 레이저 샷에 의하여 5개의 샷 경계가 생겼음을 알 수 있다. 샷 경계간의 거리는 마스크의 1회 이동거리의 절반과 같은 0.5mm정도로 종래에 비해 그 폭이 절반으로 감소되었다.
샷 간의 경계를 자세히 살펴보면 (a), (c), (e)는 종래의 경계와 같은 위치이고, (b)와 (d)는 새로 추가된 경계이다. 이는 1회 이동거리 내에 2개의 슬릿열(32와 34, 또는 33과 34)이 포함되어 있기 때문이다.
이상과 같이 본발명에 따르면 레이저 샷에 의해 발생하는 샷 경계간의 거리가 좁아진다. 이에 따라 이러한 다결정 규소층(41)을 반도체층으로 하여 형성되는 박막트랜지스터는 역시 서로 다른 특성을 가진 박막트랜지스터 간의 경계가 좁아져 인식이 어려워진다.
이하에서는 본발명의 실시예에 따른 마스크(30)를 사용하여 제조된 박막트랜지스터에 대하여 설명하겠다.
도 5는 본 발명의 실시예에 따른 다결정 규소 박막트랜지스터의 구조를 도시 한 단면도이다.
도 5에서 보는 바와 같이, 기판소재(110) 상에 버퍼층(111)이 형성되어 있으며 버퍼층(111)의 상부에 반도체층(130)이 위치하고 있다. 버퍼층(111)은 주로 산화 규소로 되어 있으며 기판소재(110) 중의 알칼리 금속 등이 반도체층(130)으로 들어오는 것을 방지한다. 반도체층(130)은 채널부(131)를 중심으로 LDD층(lightly doped domain, 132a, 132b)과 소스 영역(133a) 및 드레인 영역(134b)이 형성되어 있다. LDD층(132a, 132b)은 n- 도핑되어 있으며, 핫 캐리어(hot carrier)들을 분산시키기 위해 형성된다. 반면 채널부(131)는 불순물이 도핑되어 있지 않으며 소스 영역(133a) 및 드레인 영역(134b)은 n+ 도핑되어 있다. 반도체층(130)의 상부에는 산화규소나 질화규소로 이루어진 게이트 절연막(141)이 형성되어 있으며, 채널부(131) 상부에 게이트 절연막(141)에는 게이트 전극(151)이 형성되어 있다. 게이트 절연막(141)의 상부에는 게이트 전극(151)을 덮는 층간절연막(152)이 형성되어 있으며, 게이트 절연막(141)과 층간절연막(152)은 반도체층(130)의 소스 영역(133a) 및 드레인 영역(134b)을 드러내는 접촉구(181, 182)를 가지고 있다. 층간 절연막(152)의 상부에는 접촉구(181)를 통하여 소스 영역(133a)과 연결되어 있는 소스전극(161)과 게이트 전극(151)을 중심으로 소스 전극(161)과 마주하며 접촉구(182)를 통하여 드레인 영역(133b)과 연결되어 있는 드레인 전극(162)이 형성되어 있다.
이하에서는 본발명의 실시예에 따른 다결정 규소 박막트랜지스터의 제조방법 에 대하여 설명하겠다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 다결정 규소 박막트랜지스터의 제조방법을 도시한 단면도이다.
우선 도 6a와 같이 기판소재(110)상에 버퍼층(111)과 비정질 규소층(121)을 증착하고, 비정질 규소층(121)을 순차적 측면 고상 결정 방법으로 결정화한다. 이 때 본 발명의 실시예에 따른 마스크(30)를 사용한다.
형성되는 다결정 규소층은 레이져 샷 간의 경계가 좁게 형성되어 있다.
도 6b는 결정화가 완료된 다결정 규소층을 패터닝하여 반도체층(130)을 형성한 것을 나타낸다.
이어 도 6c와 같이 산화규소나 질화규소를 증착하여 게이트 절연막(121)을 형성한다. 이어 게이트 배선용 전도성 물질을 증착한 후 패터닝하여 게이트 전극(151)을 형성한다. 이어 게이트 전극(151)을 마스크로 하여 n형 불순물을 이온주입하여 반도체층(130)에 채널부(131), LDD층(132a, 132b), 소스 영역(133a) 및 드레인 영역(134b)을 형성한다. LDD층(132a, 132b)을 제조하는 방법은 여러 가지가 있는데, 예를 들어 게이트 전극(151)을 이중층으로 만든 후 습식식각을 통해 오버행을 만드는 방법을 이용할 수 있다.
이어, 도 6d에서 보는 바와 같이, 게이트 절연막(121)의 상부에 게이트 전극(151)을 덮는 층간 절연막(152)을 형성한 다음, 게이트 절연막(121)과 함께 패터닝하여 반도체층(130)의 소스 영역(133a) 및 드레인 영역(134b)을 드러내는 접촉구(181, 182)를 형성한다.
마지막으로 기판 소재(110)의 상부에 데이터 배선용 금속을 증착하고 패터닝하여, 접촉구(181, 182)를 통하여 소스 영역(133a) 및 드레인 영역(134b)과 각각 연결되는 소스전극(161) 및 드레인 전극(162)을 형성하면 도 5와 같은 박막트랜지스터가 완성된다.
이상 설명한 바와 같이, 본 발명에 따르면, 순차적 측면 고상화를 통한 다결정 규소층을 사용하는 경우 레이저 샷 간의 경계가 인식되지 않도록 하는 마스크가 제공된다. 또한, 상기 마스크를 사용하여 박막트랜지스터를 제조하는 방법이 제공된다.

Claims (6)

  1. 순차적 측면 고상화(SLS)용 마스크에 있어서,
    상호 평행하게 일렬로 배치된 다수의 제1슬릿을 가지는 제1슬릿열과;
    상기 제1슬릿들에 상호 대응하며, 상호 평행하게 일렬로 배치된 다수의 제2슬릿을 가지는 제2슬릿열과;
    상기 제1슬릿 및 상기 제2슬릿과 어긋나도록 상호 평행하게 일렬로 배치된 다수의 제3슬릿을 가지며, 상기 제1슬릿열과 상기 제2슬릿열 사이에 위치하는 제3슬릿열을 포함하는 것을 특징으로 하는 순차적 측면 고상화용 마스크.
  2. 제 1항에 있어서,
    상기 제1슬릿과 상기 제2슬릿의 형상은 동일한 것을 특징으로 하는 순차적 측면 고상화용 마스크.
  3. 제 2항에 있어서,
    상기 제1슬릿과 상기 제2슬릿의 길이는 상기 제3슬릿의 절반 정도인 것을 특징으로 하는 순차적 측면 고상화용 마스크.
  4. 제 1항에 있어서,
    상기 슬릿들의 폭은 동일한 것을 특징으로 하는 순차적 측면 고상화용 마스크.
  5. 제 1항에 있어서,
    상기 제1슬릿의 길이와 상기 제2슬릿의 길이의 합은 상기 제3슬릿의 길이의 합과 같은 것을 특징으로 하는 순차적 측면 고상화용 마스크.
  6. 박막트랜지스터의 제조방법에 있어서,
    기판 소재 상에 비정질 규소층을 형성하는 단계와;
    상호 평행하게 일렬로 배치된 다수의 제1슬릿을 가지는 제1슬릿열과, 상기 제1슬릿들에 상호 대응하며, 상호 평행하게 일렬로 배치된 다수의 제2슬릿을 가지는 제2슬릿열과, 상기 제1슬릿 및 상기 제2슬릿과 어긋나도록 상호 평행하게 일렬로 배치된 다수의 제3슬릿을 가지며, 상기 제1슬릿열과 상기 제2슬릿열 사이에 위치하는 제3슬릿열을 포함하는 마스크를 이용하여 순차적 측면 고상화(SLS) 방법으로 상기 비정질 규소층을 결정화하여 다결정 규소층을 형성하는 단계와;
    상기 다결정 규소층을 패터닝하여 반도체층을 형성하는 단계와;
    상기 반도체층 상에 게이트 절연막을 형성하는 단계와;
    상기 반도체층의 상기 게이트 절연막의 상부에 게이트 전극을 형성하는 단계와;
    상기 반도체층에 불순물을 주입하여 소스 영역 및 드레인 영역을 형성하는 단계와;
    상기 게이트 전극 상에 층간 절연막을 형성하는 단계와;
    상기 게이트 절연막 또는 상기 층간 절연막을 식각하여 상기 소스 영역과 상기 드레인 영역을 드러내는 접촉구를 각각 형성하는 단계와;
    상기 접촉구를 통하여 상기 소스 영역과 상기 드레인 영역과 각각 연결되는 소스 및 드레인 전극을 각각 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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* Cited by examiner, † Cited by third party
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US7476475B2 (en) 2006-05-09 2009-01-13 Samsung Electronics Co., Ltd. Mask for sequential lateral solidification and method of performing sequential lateral solidification using the same
US7666767B2 (en) * 2005-08-23 2010-02-23 Au Optronics Corp. Mask for sequential lateral solidification (SLS) process and a method thereof

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