KR100722106B1 - 박막 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
본 발명은 공정을 단순화하고 신뢰성을 향상시킬 수 있도록 한 박막 트랜지스터에 관한 것이다.
본 발명에 따른 박막 트랜지스터는 채널영역과 소스 및 드레인 영역이 정의된 반도체층을 포함하며, 상기 반도체층은, 상기 채널영역과 상기 드레인 영역 사이에 위치되며 그 폭이 상기 채널영역 폭의 0.1 내지 0.9배로 설정된 제1 저항영역을 포함한다.
이에 의하여, 공정을 단순화하고 오프 전류를 감소시킴과 동시에 소자의 신뢰성을 향상시킬 수 있다.
Description
도 1은 일반적인 박막 트랜지스터의 레이아웃을 나타내는 도면이다.
도 2는 도 1에 도시된 반도체층을 나타내는 도면이다.
도 3은 도 1에 도시된 박막 트랜지스터의 A-A' 선에 따른 단면도이다.
도 4a 내지 도 4e는 도 1 및 도 3에 도시된 박막 트랜지스터의 형성단계별 단면도이다.
도 5는 본 발명의 실시예에 의한 박막 트랜지스터의 레이아웃을 나타내는 도면이다.
도 6은 도 5에 도시된 반도체층의 일례를 나타내는 도면이다.
도 7은 도 6에 도시된 반도체층이 적용된 경우, 도 5에 도시된 박막 트랜지스터의 B-B' 선에 따른 단면도이다.
도 8a 내지 도 8d는 도 5 및 도 7에 도시된 박막 트랜지스터의 형성단계별 단면도이다.
도 9는 도 5에 도시된 반도체층의 다른 예를 나타내는 도면이다.
도 10은 도 9에 도시된 반도체층이 적용된 경우, 도 5에 도시된 박막 트랜지 스터의 B-B' 선에 따른 단면도이다.
도 11a 내지 도 11b는 도 5 및 도 10에 도시된 박막 트랜지스터의 형성단계별 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
200: 기판 220: 반도체층
220a: 채널영역 220b: 소스 영역
220c: 드레인 영역 220d: 제1 저항영역
220e: 완충영역 240: 게이트 전극
260: 소스 및 드레인 전극
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히 공정을 단순화하고 신뢰성을 향상시킬 수 있도록 한 박막 트랜지스터 및 그 제조방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor, TFT)는 유기 발광 표시장치(Organic Light Emitting Display, OLED) 또는 액정 표시장치(Liquid Crystal Display, LCD) 등의 표시장치에서 각각의 화소(pixel)를 동작시키는 스위칭 소자나 구동회로의 구 성 요소로 광범위하게 사용되고 있다. 이에 따라 박막 트랜지스터의 제조공정을 단순화하고 신뢰성을 향상시킬 수 있도록 하는 방안에 대한 관심이 증대하고 있다.
도 1은 일반적인 박막 트랜지스터의 레이아웃을 나타내는 도면이다. 그리고, 도 2는 도 1에 도시된 반도체층을 나타내는 도면이고, 도 3은 도 1에 도시된 박막 트랜지스터의 A-A' 선에 따른 단면도이다.
도 1 내지 도 3을 참조하면, 일반적인 박막 트랜지스터는 기판(100) 상에 형성된 버퍼층(110)과, 버퍼층(110) 상에 형성된 반도체층(120)과, 반도체층(120) 상에 형성된 게이트 절연막(130)과, 게이트 절연막(130) 상에 형성된 게이트 전극(140)과, 게이트 전극(140) 상에 형성된 층간절연막(150)과, 층간절연막(150) 상에 형성된 소스 및 드레인 전극(160)을 포함한다.
버퍼층(110)은 선택적 구성요소로 단일층 또는 다수의 층으로 형성될 수 있다. 이와 같은 버퍼층(110)으로는 질화막 또는 산화막 등이 이용된다. 예를 들어, 버퍼층(110)은 질화막으로 구성된 제 1 버퍼층(110a)과 산화막으로 구성된 제 2 버퍼층(110b)으로 이루어질 수 있다.
반도체층(120)은 소정의 게이트 전압에 대응하여 캐리어의 이동통로인 채널이 형성되는 채널영역(120a)과, 소정의 불순물이 도핑되며 소스 및 드레인 전극(160)과 전기적으로 접속되는 소스 및 드레인 영역(120b)과, 채널영역(120a)과 소스 및 드레인 영역(120b) 사이에 형성된 저농도 불순물 영역(Lightly Doped Drain, 이하 LDD 영역이라 함)(120c)을 포함한다. 여기서, LDD 영역(120c)은 박막 트랜지스터가 동작할 때 저항으로 작용하여 오프 전류를 감소시키고, 채널영역에서 전기장에 의해 에너지를 받은 핫 케리어(hot carrier)에 의한 스위칭 소자의 신뢰성 저하를 방지하기 위해 형성되는 영역이다.
게이트 절연막(130)은 반도체층(120)과 게이트 전극(140)이 서로 절연되도록 한다.
게이트 전극(140)은 박막 트랜지스터의 구동을 위한 소정의 구동 전압을 공급받는다.
층간절연막(150)은 게이트 전극(140)과 소스 및 드레인 전극(160)이 서로 절연되도록 한다.
소스 및 드레인 전극(160)은 게이트 절연막(130) 및 층간 절연막(150)을 관통하는 컨택홀(155)을 통하여 소스 및 드레인 영역(120b)과 전기적으로 접속된다.
이와 같은 박막 트랜지스터의 게이트 전극(140)에 소정의 구동 전압이 공급되면, 채널영역(120a)에 채널이 형성된다. 이로 인하여, 소스 전극(160)에서 드레인 전극(160)으로 캐리어가 이동하면서 박막 트랜지스터에는 구동 전압에 대응하는 소정의 전류가 흐른다.
이하에서는 도면을 참조하여 일반적인 박막 트랜지스터의 제조공정을 구체적으로 설명하기로 한다. 도 4a 내지 도 4e는 도 1 및 도 3에 도시된 박막 트랜지스터의 형성단계별 단면도이다.
도 4a 내지 도 4e를 참조하면, 일반적인 박막 트랜지스터를 제조하기 위해서 는 우선, 기판(100) 상에 버퍼층(110)을 형성한다. 버퍼층(110)은 선택적 구성요소로 단일층 또는 다수의 층으로 형성될 수 있다. 도 4a 내지 도 4e에 도시된 박막 트랜지스터의 버퍼층(110)은 질화막으로 구성된 제1 버퍼층(110a)과 산화막으로 구성된 제2 버퍼층(110b)으로 이루어진다.
버퍼층(110)이 형성되면, 버퍼층(110) 상에 반도체층(120)을 형성한 후 식각하여 도 2에 도시된 바와 같이 패터닝한다. 여기서, 반도체층(120)은 비정질 실리콘층(a-Si)을 레이저 등에 의하여 결정화함으로써 형성될 수 있다.(도 4a)
반도체층(120)이 소정의 패턴으로 형성되면, 반도체층(120) 상에 게이트 절연막(130)을 형성한다.
게이트 절연막(130)이 형성되면, 게이트 절연막(130) 상에 반도체층(120) 중 일영역(120a)을 가리는 마스크(135)를 이용하여 나머지 반도체층 영역(120b)을 도핑한다. 이때, 도핑을 위해 N 타입 또는 P 타입의 불순물이 주입될 수 있다. 도핑된 반도체층 영역(120b)은 소스 및 드레인 영역이 된다.(도 4b) 소스 및 드레인 영역(120b)이 형성되면 마스크(135)는 제거된다.
이후, 게이트 절연막(130) 상에 금속층(미도시)을 형성하고 이를 패터닝하여 게이트 전극(140)을 형성한다.
게이트 전극(140)이 형성되면, 게이트 전극(140)을 마스크로 이용하여 소정의 불순물을 도핑함으로써 LDD 영역(120c)을 형성한다. 이때, LDD 영역(120c)에 주입되는 불순물의 농도는 소스 및 드레인 영역(120b)에 주입되는 불순물의 농도보다 작게 설정된다.(도 4c)
LDD 영역(120c)이 형성되면, 게이트 전극(140) 상에 층간절연막(150)을 형성한다.
층간절연막(150)이 형성되면, 게이트 절연막(130) 및 층간절연막(150)을 관통하며 소스 및 드레인 영역(120b)을 노출시키는 복수의 컨택홀(155)을 형성한다.(도 4d)
컨택홀(155)이 형성되면, 컨택홀(155)을 통해 소스 및 드레인 영역(120b)과 전기적으로 접속되도록 소스 및 드레인 전극(160)을 형성한다.(도 4e)
전술한 박막 트랜지스터 및 그 제조방법에 의하면, 박막 트랜지스터의 오프 전류를 감소시키고 신뢰성을 감소시키기 위한 LDD 영역(120c)을 형성하는 과정에서 공정이 복잡해지는 문제점이 발생한다. 이를 좀 더 구체적으로 설명하면, 전술한 제조공정에 의하여 박막 트랜지스터를 제조하는 경우, 소스 및 드레인 영역(120b)을 형성하는 공정은 물론, LDD 영역(120c)을 형성하는 공정에서도 별도의 도핑 공정이 수행되어야 한다. 이로 인하여, 많은 공정 단계를 거쳐야하며, 각 단계마다 별도의 마스크를 사용함으로써 공정 수가 증가한다. 실제로, 각 단계마다 별도의 마스크를 사용하는 경우, 각 단계별로 세정공정, 에칭공정 및 스트립 공정 등을 추가해야 하므로 작업이 번거로워진다.
또한, 단순히 LDD 영역(120c)을 형성하는 공정만을 생략하면, 박막 트랜지스터 특히, N 타입의 박막 트랜지스터의 경우 오프 전류가 증가하고, 핫 케리어에 의해 스위칭 소자의 신뢰성이 저하되는 문제점이 발생한다.
따라서, 본 발명의 목적은 공정을 단순화하고 신뢰성을 향상시킬 수 있도록 한 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 제1 측면은 채널영역과 소스 및 드레인 영역이 정의된 반도체층을 포함하는 박막 트랜지스터에 있어서, 상기 반도체층은, 상기 채널영역과 상기 드레인 영역 사이에 위치되며 그 폭이 상기 채널영역 폭의 0.1 내지 0.9배로 설정된 제1 저항영역을 포함하는 박막 트랜지스터를 제공한다.
바람직하게, 상기 반도체층은, 상기 채널영역과 상기 제1 저항영역 사이에 위치되며 그 폭이 상기 채널영역의 폭과 상기 제1 저항영역의 폭 사이의 값으로 설정된 완충영역을 더 포함한다. 상기 완충영역의 폭은 상기 채널영역에서 상기 제1 저항영역의 방향으로 갈수록 감소된다. 상기 소스 및 드레인 영역과 상기 제1 저항영역은 동일한 불순물을 포함하며, 상기 불순물의 도핑 농도는 상기 소스 및 드레인 영역과 상기 제1 저항영역에 있어서 서로 동일하다. 상기 반도체층은 상기 채널영역과 상기 소스 영역 사이에 위치된 제2 저항영역을 더 포함한다. 상기 제1 및 제2 저항영역과 상기 소스 및 드레인 영역은 불순물을 포함하며, 상기 제1 및 제2 저항영역에 포함된 불순물의 도핑농도는 상기 소스 및 드레인 영역에 포함된 불순물의 도핑농도보다 작다. 상기 박막 트랜지스터는 N 타입 트랜지스터이다.
본 발명의 제2 측면은 기판 상에 반도체층을 형성하는 단계와, 상기 반도체층의 적어도 일영역의 폭이 중앙부 폭의 0.1 내지 0.9배가 되도록 상기 반도체층을 식각하여 제1 저항영역을 정의하는 단계와, 상기 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계와, 상기 제1 저항영역을 포함한 상기 반도체층의 적어도 일영역을 도핑하여 소스 및 드레인 영역과 제1 저항영역을 형성하는 단계와, 상기 게이트 전극 상에 층간 절연막을 형성하는 단계와, 상기 소스 및 드레인 영역과 각각 접속되도록 소스 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법을 제공한다.
바람직하게, 상기 반도체층 중 상기 게이트 전극과 중첩되는 채널영역과 상기 제1 저항영역 사이에 완충영역을 형성하는 단계를 더 포함한다. 상기 반도체층을 식각하여 제1 저항영역을 정의하는 단계에서, 상기 완충영역의 폭이 상기 채널영역의 폭과 상기 제1 저항영역의 폭 사이의 값이 되도록 상기 제1 저항영역과 상기 완충영역을 동시에 식각한다. 상기 반도체층의 적어도 일영역을 도핑하여 소스 및 드레인 영역과 제1 저항영역을 형성하는 단계에서, 상기 소스 및 드레인 영역과 상기 제1 저항영역에 동일한 불순물을 동일한 농도로 도핑한다. 상기 반도체층 중 상기 게이트 전극과 중첩되는 채널영역과 상기 소스 영역 사이에 제2 저항영역을 형성하는 단계를 더 포함한다. 상기 제1 및 제2 저항영역의 불순물 농도가 상기 소스 및 드레인 영역의 불순물 농도보다 작도록 도핑한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예가 첨부된 도 5 내지 도 11b를 참조하여 자세히 설명하면 다음과 같다.
도 5는 본 발명의 실시예에 의한 박막 트랜지스터의 레이아웃을 나타내는 도면이다. 그리고, 도 6은 도 5에 도시된 반도체층의 일례를 나타내는 도면이고, 도 7은 도 6에 도시된 반도체층이 적용된 경우, 도 5에 도시된 박막 트랜지스터의 B-B' 선에 따른 단면도이다.
도 5 내지 도 7을 참조하면, 본 발명의 실시예에 의한 박막 트랜지스터는 기판(200) 상에 형성된 버퍼층(210)과, 버퍼층(210) 상에 형성된 반도체층(220)과, 반도체층(220) 상에 형성된 게이트 절연막(230)과, 게이트 절연막(230) 상에 형성된 게이트 전극(240)과, 게이트 전극(240) 상에 형성된 층간절연막(250)과, 층간절연막(250) 상에 형성된 소스 및 드레인 전극(260)을 포함한다. 여기서, 반도체층(220)은 채널영역(220a)과 소스 및 드레인 영역(220b, 220c)을 포함하며, 채널영역(220a)과 드레인 영역(220c) 사이에 위치되며 그 폭(W2)이 채널영역(220a)이 가지는 폭(W1)의 0.1 내지 0.9배가 되도록 패터닝된 제1 저항영역(220d)을 더 포함한다.
버퍼층(210)은 선택적 구성요소로 단일층 또는 다수의 층으로 형성될 수 있다. 이와 같은 버퍼층(210)으로는 질화막 또는 산화막이 이용된다. 예를 들어, 버퍼층(210)은 질화막으로 구성된 제1 버퍼층(210a)과 산화막으로 구성된 제2 버퍼층(210b)으로 이루어질 수 있다.
반도체층(220)은 소정의 게이트 전압에 대응하여 캐리어의 이동통로인 채널이 형성되는 채널영역(220a)과, 소정의 불순물이 도핑되며 소스 및 드레인 전극(260)과 전기적으로 접속되는 소스 및 드레인 영역(220b, 220c)과, 채널영역(220a)과 드레인 영역(220c) 사이에 위치되는 제1 저항영역(220d)과, 채널영역(220a)과 제1 저항영역(220d) 사이에 위치되는 완충영역(220e)을 포함한다.
여기서, 제1 저항영역(220d)의 폭(W2)은 채널영역(220a)의 폭(W1)보다 작게 설정된다. 예를 들어, 제1 저항영역(220d)의 폭(W2)은 채널영역(220a) 폭(W1)의 0.1 내지 0.9배가 되도록 설정될 수 있다. 그리고, 제1 저항영역(220d)은 소스 및 드레인 영역(220b, 220c)에 포함된 불순물과 동일한 불순물을 포함하며, 그 도핑농도는 소스 및 드레인 영역(220b, 220c)의 도핑농도와 동일하게 설정된다.
이와 같은 제1 저항영역(220d)은 소스 및 드레인 영역(220b, 220c) 사이에서 저항으로 작용하여 오프 전류를 감소시킨다. 이때, 제1 저항영역(220d)의 저항값은 제1 저항영역(220d)의 구조적인 차원, 특히, 제1 저항영역(220d)의 폭과 길이에 의하여 조절할 수 있다. 이에 의해, 보다 균일한 저항값을 얻을 수 있다. 실제로, 도핑농도 만으로 저항값을 조절하는 경우, 공정상의 문제로 저항값이 다소 불균일하게 될 수 있으나 구조적 차원을 같이 조절하는 경우 보다 균일한 저항값을 얻을 수 있다.
또한, 제1 저항영역(220d)은 채널영역(220a)과 드레인 영역(220c) 사이에 위치되므로, 특히, N 타입 트랜지스터의 경우 게이트 전극(240)과 드레인 전극(260) 사이에 세게 작용하는 전기장에 의하여 에너지를 받은 핫 케리어에 의한 스위칭 소 자의 신뢰성이 저하되는 것을 방지한다.
완충영역(220e)은 채널영역(220a)과 제1 저항영역(220d) 사이에 위치되며 그 폭이 채널영역(220a)의 폭(W1)과 제1 저항영역(220d)의 폭(W2) 사이의 값을 갖도록 형성된다. 예를 들어, 완충영역(220e) 중 채널영역(220a)과 접하는 부분의 폭은 채널영역(220a)의 폭(W1)과 동일하게 설정되고, 그 폭이 채널영역(220a)에서 제1 저항영역(220d)으로 갈수록 감소되어 제1 저항영역(220d)과 접하는 부분의 완충영역(220e)의 폭은 제1 저항영역(220d)의 폭(W2)과 동일하게 설정될 수 있다.
이와 같은 완충영역(220e)은 게이트 전극(240)의 공정마진이 확보되도록 한다. 이를 좀 더 구체적으로 설명하면, 만일 완충영역(220e)이 없는 상태에서 그 폭(W2)이 채널영역(220a)의 폭(W1)보다 현저히 작은 제1 저항영역(220d)이 채널영역(220a)과 접하도록 형성되는 경우, 공정의 미스 얼라인(miss align) 등으로 인하여 게이트 전극(240)의 적어도 일부가 제1 저항영역(220d)과 중첩되면 박막 트랜지스터의 온-전류(on-current) 특성이 현저히 달라지는 문제가 발생할 수 있다. 따라서, 본 발명에서는 이를 보완하기 위하여, 채널영역(220a)과 제1 저항영역(220d)의 사이에 그 폭이 이들 두 영역 폭 사이의 값으로 설정된 완충영역(220e)을 형성한다. 이로 인하여, 박막 트랜지스터의 온 전류 특성이 저하되는 것을 방지할 수 있다. 이와 같은 완충영역(220e)의 길이는 반도체층(220)의 패터닝 시 이용되는 노광기의 능력을 고려하여 다양하게 설정될 수 있다. 예를 들어, 완충영역(220e)의 길이는 2㎛이하, 특히, 0.2 내지 1㎛로 설정될 수 있다.
게이트 절연막(230)은 반도체층(220)과 게이트 전극(240)이 서로 절연되도록 한다.
게이트 전극(240)은 박막 트랜지스터의 구동을 위한 소정의 구동 전압을 공급받는다.
층간절연막(250)은 게이트 전극(240)과 소스 및 드레인 전극(260)이 서로 절연되도록 한다.
소스 및 드레인 전극(260)은 게이트 절연막(230) 및 층간 절연막(250)을 관통하는 컨택홀(255)을 통하여 소스 및 드레인 영역(220b, 220c)과 각각 전기적으로 접속된다.
이와 같은 박막 트랜지스터의 게이트 전극(240)에 소정의 구동 전압이 공급되면, 채널영역(220a)에 채널이 형성된다. 이에 의하여, 소스 전극(260)에서 드레인 전극(260)으로 캐리어가 이동하면서 박막 트랜지스터에는 구동 전압에 대응하는 소정의 전류가 흐른다.
전술한 본 발명의 실시예에 의한 박막 트랜지스터에 의하면, 소스 영역(220b)과 드레인 영역(220c) 사이에 소스 및 드레인 영역(220b, 220c)과 동일한 농도로 도핑된 불순물을 포함하되, 그 폭(W2)이 채널영역(220a)의 폭(W1)보다 현저히 작아 저항으로 작용하는 제1 저항영역(220d)을 형성함으로써, LDD 영역을 구비하지 않고도 오프 전류를 감소시킬 수 있다. 또한, 제1 저항영역(220d)을 드레인 영역(220c) 쪽, 즉, 채널영역(220a)과 드레인 영역(220c) 사이에 형성함으로써 게이트 전극(240)과 드레인 전극(260) 간의 센 전기장에 의해 에너지를 받은 핫 케리어로 인해 소자의 신뢰성이 저하되는 것을 방지한다. 이때, N 타입 트랜지스터에서 오프 전류가 크고 핫 케리어로 인한 소자의 신뢰성 저하가 많이 발생하므로, 본 발명은 N 타입 트랜지스터에 적용하는 경우에 더욱 유용하다.
이하에서는 도면을 참조하여 도 5 및 도 7에 도시된 박막 트랜지스터의 제조공정을 구체적으로 설명하기로 한다. 도 8a 내지 도 8d는 도 5 및 도 7에 도시된 박막 트랜지스터의 형성단계별 단면도이다.
도 8a 내지 도 8d를 참조하면, 도 5 및 도 7에 도시된 박막 트랜지스터를 제조하기 위해서는 우선, 기판(200) 상에 버퍼층(210)을 형성한다. 버퍼층(210)은 선택적 구성요소로 단일층 또는 다수의 층으로 형성될 수 있다. 예를 들어, 버퍼층(210)은 도 8a 내지 도 8d에 도시된 바와 같이 질화막으로 구성된 제1 버퍼층(210a)과 산화막으로 구성된 제2 버퍼층(210b)으로 이루어질 수 있다.
버퍼층(210)이 형성되면, 버퍼층(210) 상에 비정질 실리콘층(a-Si)을 형성하고 레이저 등에 의하여 결정화하는 등에 의하여 반도체층(220)을 형성한 후 식각하여 도 6에 도시된 바와 같이 패터닝한다. 좀 더 구체적으로, 반도체층의 적어도 일영역 특히, 채널영역(220a)과 드레인 영역(220c) 사이의 영역 폭(W2)이 중앙부에 형성될 채널영역(220a)의 폭(W1)보다 작아지도록 반도체층(220)을 식각함으로써 제1 저항영역(220d)을 정의한다. 예를 들어, 채널영역(220a)과 드레인 영역(220c) 사이의 반도체층(220)의 적어도 일영역의 폭(W2)이 채널영역(220a)의 폭(W1)의 0.1 내지 0.9배의 값을 가지도록 반도체층(220)을 식각할 수 있다.
이때, 채널영역(220a)과 제1 저항영역(220d) 사이의 반도체층(220)의 적어도 일영역을 식각하여 완충영역(220e)도 동시에 패터닝한다. 좀 더 구체적으로, 반도체층(220) 중 후술할 게이트 전극(240)과 중첩될 채널영역(220a)과 소정의 폭(W2)으로 패터닝되는 제1 저항영역(220d) 사이에 그 폭이 채널영역(220a)의 폭(W1)과 제1 저항영역(220d)의 폭(W2) 사이의 값을 갖도록 완충영역(220e)을 패터닝한다. 예를 들어, 채널영역(220a)과 제1 저항영역(220d) 사이의 반도체층(220)의 일영역을 채널영역(220a)으로부터 제1 저항영역(220d)의 방향으로 갈수록 폭이 감소되도록 식각하여 완충영역(220e)을 패터닝할 수 있다.(도 8a)
반도체층(220)이 소정의 패턴으로 형성되면, 반도체층(220) 상에 게이트 절연막(230)을 형성한다.
게이트 절연막(230)이 형성되면, 게이트 절연막(230) 상에 도전층(미도시)을 형성하고, 이를 반도체층(220) 중 적어도 일영역, 예를 들어 채널영역(220a)으로 정의된 영역과 중첩되도록 패터닝함으로써 게이트 전극(240)을 형성한다. 이때, 게이트 전극(240)은 제1 저항영역(220d)과 중첩되지 않도록 형성되는 것이 바람직하다. 이를 위해, 채널영역(220a)과 제1 저항영역(220d) 사이에 완충영역(220e)을 형성하여 공정상 미스 얼라인(miss align)이 발생하더라도 공정의 마진이 확보되도록 한다. 이에 의하여, 미스 얼라인(miss align)으로 인한 온 전류 특성 저하를 방지할 수 있다.
게이트 전극(240)이 형성되면, 게이트 전극(240)을 마스크로 이용하여 반도체층(220)의 적어도 일영역을 도핑한다. 이때, 도핑을 위해 N 타입 또는 P 타입의 불순물이 주입될 수 있다. 이에 의해, 소스 및 드레인 영역(220b, 220c)과 제1 저 항영역(220d)이 형성되며, 완충영역(220e) 중 게이트 전극(240)과 중첩되지 않는 적어도 일영역에도 불순물이 주입된다.(도 8b)
이후, 게이트 전극(240) 상에 층간절연막(250)을 형성한다.
층간절연막(250)이 형성되면, 게이트 절연막(230) 및 층간절연막(250)을 관통하며 소스 및 드레인 영역(220b, 220c)을 노출시키는 복수의 컨택홀(255)을 형성한다.(도 8c)
컨택홀(255)이 형성되면, 컨택홀(255)을 통해 소스 및 드레인 영역(220b, 220c)과 전기적으로 접속되는 소스 및 드레인 전극(260)을 형성한다.(도 8d)
전술한 박막 트랜지스터의 제조방법에 의하면, 소스 및 드레인 영역(220b, 220c)을 도핑함과 동시에 제1 저항영역(220d)을 도핑할 수 있다. 즉, 소스 및 드레인 영역(220b, 220c)과 제1 저항영역(220d)을 동시에 동일한 불순물 및 동일농도로 도핑하되, 제1 저항영역(220d)의 폭 또는 길이 등의 구조적 차원을 조절하여 소스 영역(220b)과 드레인 영역(220c) 사이에 저항을 형성함으로써 제조공정을 단순화하면서도 오프 전류를 감소시키고 소자의 신뢰성을 향상시킬 수 있다.
한편, 본 발명이 소스 및 드레인 영역(220b, 220c)과 제1 저항영역(220d)의 도핑농도가 동일한 박막 트랜지스터에 한정되는 것은 아니다. 예를 들어, 본 발명에 의한 박막 트랜지스터에도 도 9 및 도 10에 도시된 바와 같이 LDD 영역을 형성할 수 있다.
이를 좀 더 구체적으로 설명하면, 박막 트랜지스터의 반도체층(220')은 도 6 에 도시된 반도체층(220)과 동일한 패턴으로 패터닝되되, 채널영역(220a')과 소스 및 드레인 영역(220b' 220c') 사이에 소스 및 드레인 영역(220b' 220c')보다 낮은 도핑농도의 불순물을 포함하는 LDD 영역(220d', 220e')을 포함할 수 있다. 이와 같은 LDD 영역(220d', 220e')은 소스 영역(220b')과 드레인 영역(220c') 사이에서 저항으로 작용한다. 즉, LDD 영역(220d', 220e')은 제1 및 제2 저항영역이 된다.
단, 이때에도 채널영역(220a')과 드레인 영역(220c') 사이에 위치된 제1 저항영역(220d')의 폭이 제2 저항영역(220e')의 폭보다 작게 형성되도록 하여 N 타입 트랜지스터에서 핫 케리어로 인해 소자의 신뢰성이 저하되는 것이 효과적으로 방지한다. 예를 들어, 제1 저항영역(220d')의 폭(W2')은 제2 저항영역(220e') 또는 채널영역(220a')의 폭(W1')의 0.1 내지 0.9배가 되도록 형성될 수 있다.
이와 같이 제1 및 제2 저항영역(220d', 220e')을 소스 및 드레인 영역(220b', 220c')과 상이한 농도로 도핑하는 경우, 도 11a 내지 도 11b에 도시된 바와 같이 적어도 두 번의 도핑과정을 거쳐야한다.
즉, 도 11a에 도시된 바와 같이 소스 및 드레인 영역(220b', 220c')을 제외한 나머지 반도체층(220') 영역을 가리는 마스크(235)를 이용하여 소스 및 드레인 영역(220b', 220c')을 도핑한 후, 도 11b에 도시된 바와 같이 채널영역(220a')과 중첩되는 게이트 전극(240)을 마스크로 이용하여 한 번 더 도핑을 수행한다. 이에 의하여, 채널영역(220a')과 드레인 영역(220c') 사이와, 채널영역(220a')과 소스 영역(220b') 사이에 각각 제1 및 제2 저항영역(220d', 220e')이 형성되며, 완충영역(220f')의 적어도 일영역에도 불순물이 주입된다. 이때, 제1 및 제2 저항영 역(220d', 220e')의 불순물의 농도가 소스 및 드레인 영역(220b', 220c')의 불순물의 농도보다 작도록 도핑하는 것은 물론이다.
이 경우, LDD 영역(즉, 제1 및 제2 저항영역(220d', 220e'))의 특성 산포에 따른 저항값의 불균일 문제를 방지할 수 있다. 실제로, 박막 트랜지스터를 제조하는 공정을 수행할 때, LDD 영역을 형성하는 과정에서 저항값을 균일하게 얻기가 어려운 문제점이 있는데, 전술한 바와 같이 LDD 영역을 형성하되 폭 또는 길이 등의 구조적 차원으로 저항값을 조절하면 보다 균일한 저항값을 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 지식을 가진 자라면 본 발명의 기술 사상의 범위 내에서 다양한 변형예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명의 박막 트랜지스터 및 그 제조방법에 따르면, 소스 영역과 드레인 영역 사이에 소스 및 드레인 영역과 동일한 농도로 도핑된 불순물을 포함하되 그 폭이 채널영역의 폭보다 작도록 설정된 제1 저항영역을 구비함으로써, 공정을 단순화하고 오프 전류를 감소시킴과 동시에 소자의 신뢰성을 향상시킬 수 있다. 또한, 제1 저항영역의 폭 또는 길이를 조절하여 보다 균일한 저항값을 얻을 수 있다.
Claims (13)
- 채널영역과 소스 및 드레인 영역이 정의된 반도체층을 포함하는 박막 트랜지스터에 있어서,상기 반도체층은, 상기 채널영역과 상기 드레인 영역 사이에 위치되며 그 폭이 상기 채널영역 폭의 0.1 내지 0.9배로 설정된 제1 저항영역을 포함하는 박막 트랜지스터.
- 제1 항에 있어서,상기 반도체층은, 상기 채널영역과 상기 제1 저항영역 사이에 위치되며 그 폭이 상기 채널영역의 폭과 상기 제1 저항영역의 폭 사이의 값으로 설정된 완충영역을 더 포함하는 박막 트랜지스터.
- 제2 항에 있어서,상기 완충영역의 폭은 상기 채널영역에서 상기 제1 저항영역의 방향으로 갈수록 감소되는 박막 트랜지스터.
- 제1 항에 있어서,상기 소스 및 드레인 영역과 상기 제1 저항영역은 동일한 불순물을 포함하며, 상기 불순물의 도핑 농도는 상기 소스 및 드레인 영역과 상기 제1 저항영역에 있어서 서로 동일한 박막 트랜지스터.
- 제1 항에 있어서,상기 반도체층은 상기 채널영역과 상기 소스 영역 사이에 위치된 제2 저항영역을 더 포함하는 박막 트랜지스터.
- 제5 항에 있어서,상기 제1 및 제2 저항영역과 상기 소스 및 드레인 영역은 불순물을 포함하며, 상기 제1 및 제2 저항영역에 포함된 불순물의 도핑농도는 상기 소스 및 드레인 영역에 포함된 불순물의 도핑농도보다 작은 박막 트랜지스터.
- 제1 항에 있어서,상기 박막 트랜지스터는 N 타입 트랜지스터인 것을 특징으로 하는 박막 트랜지스터.
- 기판 상에 반도체층을 형성하는 단계;상기 반도체층의 적어도 일영역의 폭이 중앙부 폭의 0.1 내지 0.9배가 되도록 상기 반도체층을 식각하여 제1 저항영역을 정의하는 단계;상기 반도체층 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;상기 제1 저항영역을 포함한 상기 반도체층의 적어도 일영역을 도핑하여 소스 및 드레인 영역과 제1 저항영역을 형성하는 단계;상기 게이트 전극 상에 층간 절연막을 형성하는 단계; 및상기 소스 및 드레인 영역과 각각 접속되도록 소스 및 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조방법.
- 제8 항에 있어서,상기 반도체층 중 상기 게이트 전극과 중첩되는 채널영역과 상기 제1 저항영역 사이에 완충영역을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조방법.
- 제9 항에 있어서,상기 반도체층을 식각하여 제1 저항영역을 정의하는 단계에서, 상기 완충영 역의 폭이 상기 채널영역의 폭과 상기 제1 저항영역의 폭 사이의 값이 되도록 상기 제1 저항영역과 상기 완충영역을 동시에 식각하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제8 항에 있어서,상기 반도체층의 적어도 일영역을 도핑하여 소스 및 드레인 영역과 제1 저항영역을 형성하는 단계에서, 상기 소스 및 드레인 영역과 상기 제1 저항영역에 동일한 불순물을 동일한 농도로 도핑하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
- 제8 항에 있어서,상기 반도체층 중 상기 게이트 전극과 중첩되는 채널영역과 상기 소스 영역 사이에 제2 저항영역을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조방법.
- 제12 항에 있어서,상기 제1 및 제2 저항영역의 불순물 농도가 상기 소스 및 드레인 영역의 불순물 농도보다 작도록 도핑하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
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