KR101087993B1 - 다결정 실리콘 박막트랜지스터 - Google Patents

Abstract

본 발명에 따른 박막트랜지스터는 절연 기판 상에 제 1 폭과 제 1 길이를 가지며 형성된 제 1 액티브 영역과, 제 2 폭과 제 2 길이를 가지며 형성된 제 2 액티브 영역으로 구성된 다결정 실리콘의 반도체층과; 상기 제 1 액티브 영역과 중첩하며 상기 제 1 길이를 그 폭으로 하여 게이트 절연막을 사이에 두고 형성된 제 1 게이트 전극과, 상기 제 2 액티브 영역과 중첩하며 상기 제 2 길이를 그 폭으로 하여 상기 게이트 절연막을 사이에 두고 형성된 제 2 게이트 전극과; 상기 반도체층의 양 끝단과 접촉하며 서로 이격하며 형성된 소스 및 드레인 전극을 포함하여 구성됨으로써 드레인 전류가 급격히 증가하는 kink 현상을 억제하는 효과가 있다.

kink 현상, 드레인 전류, 다결정 실리콘, 박막트랜지스터

Description

다결정 실리콘 박막트랜지스터{Thin film Transistor using poly silicon}

도 1은 종래의 액정표시장치용 어레이 기판에 있어, 화소영역내의 박막트랜지스터가 형성된 부분을 도시한 평면도.

도 2는 도1을 절단선 Ⅱ-Ⅱ를 따라 절단한 단면도.

도 3은 종래의 박막트랜지스터에서의 소스 및 드레인 전극간의 인가된 전압에 따른 드레인 전류를 측정한 것을 나타낸 그래프.

도 4는 본 발명의 제 1 실시예 따른 다결정 실리콘을 이용한 액정표시장치용 어레이 기판의 박막트랜지스터가 형성된 부분을 일부 도시한 평면도.

도 5는 도4를 절단선 Ⅴ-Ⅴ를 따라 절단한 단면도.

도 6은 본 발명의 제 2 실시예 따른 다결정 실리콘을 이용한 액정표시장치용 어레이 기판의 박막트랜지스터가 형성된 부분을 일부 도시한 평면도.

도 7은 도6을 절단선 Ⅶ-Ⅶ를 따라 절단한 단면도.

도 8a 내지 도 8e는 본 발명의 제 1 실시예에 따른 액정표지장치용 어레이 기판의 다결정 실리콘을 이용한 박막트랜지스터를 형성하는 것을 나타낸 단계별 공정 단면도.

<도면의 주요부분에 대한 부호의 설명>

110 : 어레이 기판 113 : 게이트 배선

115a, 115b : 제 1, 2 게이트 전극

121 : 반도체층 122a : 소스 영역

122b : 드레인 영역

123a, 123b, 123c, 123d : 제 1 내지 제 4 LDD영역

124a, 124b : 제 1, 2 액티브 영역

126a, 126b : 제 1, 2 폭을 갖는 고농도 도핑 영역

130 : 데이터 배선 133 : 소스 전극

136 : 드레인 전극

143a, 143b : 제 1, 2 반도체층 콘택홀

155 : 드레인 콘택홀 160 : 화소전극

L11 : 제 1 길이

LL1, LL2 : 제 1 내지 제 4 LDD영역의 길이

P : 화소영역

W11, W12 : 제 1 폭 및 제 2 폭

본 발명은 다결정 실리콘 박막트랜지스터(poly silicon TFT)에 관한 것으로, 특히 누설전류(leakage current)가 현저히 감소한 이중 게이트 전극(dual gate electrode)구조의 다결정 박막트랜지스터의 구조와 그 제조방법에 관한 것이다.

일반적으로, 다결정 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비해 이동도가 높아 고해상도 패널의 스위칭 소자로 유리하고 비정질 실리콘에 비해 광전류가 적어 빛이 많이 쬐이는 프로젝션 패널에 적합하다.

그리고, 다결정 실리콘 박막트랜지스터는 자기정렬 구조로서 레벨 쉬프트 전압이 비정질 실리콘 박막트랜지스터에 비해 적고, n채널과 p채널을 만들 수 있어 CMOS 회로 구성이 가능하다.

일반적으로 다결정 실리콘박막을 형성하기 위해서는 순수 비정질 실리콘(intrinsic amorphous silicon)을 소정의 방법 즉, 플라즈마 기상증착법(Plasma chemical vapor deposition)이나 LPCVD(Low pressure CVD) 방법으로 절연 기판에 비정질 실리콘 막을 증착한 후, 이를 다시 결정화하는 방법을 사용하고 있다.

결정화 방법은 레이저 열처리법, 고상 결정화법, 금속 유도결정화법 등 다수 의 방법이 있지만, 레이저를 이용한 열처리 법이 주로 이용되고 있다.

레이저 열처리법은 비정질 실리콘이 증착된 기판에 레이저빔을 조사하여 매우 짧은 시간에 상기 비정질 실리콘을 용융상태로 만든 후 냉각에 의해 다결정 실리콘을 형성하는 방법이다.

따라서, 이러한 상기 레이저 빔을 이용한 결정 방법이 저온에서 이루어지기 때문에 저가의 유기 기판을 사용할 수 있다는 점에서 널리 이용되고 있다.

특히, 전술한 박막 트랜지스터를 액정표시장치용 어레이 기판의 스위칭 소자로 사용할 경우, n채널 TFT로 구성되고 액정에 전압을 인가함으로써 스위칭 요소로서 구동된다. 이 방법에서, 고화질을 위해서 화소 TFT에 대해 요구되는 특성으로서 오프 전류값(TFT의 오프 동작 동안 흐르는 드레인 전류)을 충분히 낮추는 것이 중요하다.

그런데, 다결정 실리콘 박막트랜지스터는 비정질 실리콘 박막트랜지스터에 비해 온(on)전류와 오프(off)전류가 모두 크다.

왜냐하면, 캐리어(carrier)의 이동도가 커서 소스-드레인의 도핑영역과 채널의 도핑되지 않은 영역의 경계면에서 누설전류가 증가하기 때문이다.

이를 해결하기 위해 일반적으로, 상기 소스-드레인 영역에 불순물을 도핑하지 않은 off-set영역을 구성하거나, 불순물을 저 농도로 도핑하여 저농도 도핑 영역(Lightly Doped Drain: LDD)을 형성하거나 또는 이중 구조의 게이트 전극을 구성하여 접합부의 수를 늘리거나 또는 이중 게이트 전극과 LDD영역을 모두 구성함으로써 누설전류를 감소하는 방법을 사용한다.

도 1은 종래의 다결정 실리콘을 이용한 액정표시장치용 어레이 기판에 있어, 화소영역내의 박막트랜지스터가 형성된 부분을 도시한 평면도이며, 도 2는 도1을 절단선 Ⅱ-Ⅱ를 따라 절단한 단면도이다.

도시한 바와 같이, 일방향으로 게이트 배선(13)이 형성되어 있으며, 상기 게이트 배선(13)과 교차하여 화소영역(P)을 정의하며 데이터 배선(30)이 형성되어 있다.

또한, 상기 화소영역(P)에는 상기 게이트 배선(13)에서 각각 분기하여 서로 이격하며 동일한 제 1 폭(DW1)을 갖는 제 1, 2 게이트 전극(15a, 15b)이 형성되어 있다. 이때, 상기 제 1, 2 게이트 전극(15a, 15b)과 중첩하며 다결정 실리콘의 반도체층(20)이 형성되어 있다.

상기 반도체층(21)은 크게 3 영역으로 고도즈량의 이온주입에 의해 고농도 불순물이 도핑된 영역(22)과, 저도즈량의 이온주입에 의한 저농도의 불순물이 도핑된 영역(23)과, 상부의 제 1, 2 게이트 전극(15a, 15b)에 의해 도핑되지 않은 영역(24)으로 구성되고 있으며, 상기 고농도 불순물이 형성된 영역(22)은 다시 소스 영역(22a)과 드레인 영역(22b)과 고농도 영역(22c)으로 분리되고 있으며, 상기 저농도의 불순물이 형성된 영역(23)은 서로 이격하여 동일한 크기의 길이(LW1)를 갖는 제 1 내지 제 4 LDD영역(23a, 23b, 23c, 23d)으로 구성되며, 상기 도핑되지 않은 영역(24)은 서로 이격하며 상기 제 1 및 제 2 게이트 전극(15a, 15b)의 제 1 폭(DW1)과 동일한 크기의 제 1 길이(DW1)를 갖는 제 1 액티브 영역(24a)및 제 2 액티브 영역(24b)으로 구성되고 있다.

또한, 상기 소스 영역(22a)은 제 1 반도체층 콘택홀(27a)을 통해 상기 데이터 배선(30)에서 분기한 소스 전극(33)과 접촉하고 있으며, 상기 드레인 영역(22b)은 상기 소스 전극(33)과 이격하며, 제 2 반도체층 콘택홀(27b)을 통해 드레인 전극(36)과 접촉하고 있다.

또한, 상기 드레인 전극(36)은 드레인 콘택홀(55)을 통해 화소전극(60)과 접촉하고 있다.

전술한 종래의 다결정 실리콘을 이용한 액정표시장치용 어레이 기판(10)의 박막트랜지스터(Tr)는 그 구조에 있어, 동일한 제 1 폭(DW1)을 갖는 제 1, 2 게이트 전극(15a, 15b)과, 상기 제 1 및 제 2 게이트 전극(15a, 15b) 하부의 도핑되지 않고 상기 제 1 및 제 2 게이트 전극(15a, 15b)의 제 1 폭(DW1)과 동일한 크기로써 제 1 길이(DW1)를 갖는 제 1, 2 액티브 영역(이하 액티브 영역이라 칭함)(24a, 24b)과, 제 1, 2 액티브 영역(24a, 24b)의 좌우측으로 각각 동일한 제 2 길이(LW1)를 갖는 저농도 도핑된 제 1 내지 제 4 LDD영역(23a, 23b, 23c, 23d)이 형성되고 있음을 알 수 있다.

도 3은 전술한 구조를 갖는 박막트랜지스터에서의 소스 및 드레인 전극간의 인가된 전압에 따른 드레인 전류를 측정한 것을 나타낸 그래프이다.

도시한 바와 같이, 소스 드레인 전극간의 전압이 증가할수록 드레인 전류도 증가함을 알 수 있으며, 이때, 제 1 영역(A1)은 선형영역이 되고, 제 2 영역(A2)은 포화영역이 됨을 알 수 있다.

이 경우 소스 영역에 가깝게 형성된 제 1 게이트 전극은 선형영역에서 동작하며, 제 2 게이트 전극은 포화영역 환경에서 동작하게 된다.

포화영역 하에서는 소스 및 드레인 전극 간 전압이 높아지더라도 일정하게 드레인 전류가 흘러야하는데, 애벌런치 항복 등에 의해 전하가 급격히 증가하게 되어 드레인 전류가 갑자기 커지는 kink 현상이 발생하게 된다.

따라서, 이러한 kink 현상에 의해 박막트랜지스터를 온(on), 오프(off)하는 문턱전압이 낮아지게 됨으로써 상기 박막트랜지스터가 비정상적으로 작동하는 등의 문제가 발생한다.

본 발명은 전술한 문제를 해결하기 위해 제안된 것으로, 드레인 전류가 급격히 증가하는 kink 현상을 억제할 수 있는 구조를 갖는 다결정 실리콘의 박막트랜지스터를 제공하는 것을 그 목적으로 한다.

본 발명에 따른 박막트랜지스터는 절연 기판 상에 제 1 폭과 제 1 길이를 가지며 형성된 제 1 액티브 영역과, 제 2 폭과 제 2 길이를 가지며 형성된 제 2 액티브 영역으로 구성된 다결정 실리콘의 반도체층과; 상기 제 1 액티브 영역과 중첩하며 상기 제 1 길이를 그 폭으로 하여 게이트 절연막을 사이에 두고 형성된 제 1 게이트 전극과, 상기 제 2 액티브 영역과 중첩하며 상기 제 2 길이를 그 폭으로 하여 상기 게이트 절연막을 사이에 두고 형성된 제 2 게이트 전극과; 상기 반도체층의 양 끝단과 접촉하며 서로 이격하며 형성된 소스 및 드레인 전극을 포함한다.

이때, 상기 제 1 길이와 제 2 길이는 동일한 크기를 갖거나, 또는 상기 제 1 길이가 상기 제 2 길이보다 더 길게 형성되는 것이 특징이다.

또한, 상기 제 1, 2 액티브층 각각의 외측으로 고농도의 불순물이 도핑되며, 제 1 폭을 갖는 소스 영역과 상기 제 1 폭보다 넓은 제 2 폭을 갖는 드레인 영역과, 상기 제 1, 2 액티브층 사이로 그 중앙을 기준으로 상기 제 1 폭 및 제 2 폭을 가지며 형성된 고농도 도핑영역을 더욱 포함하며, 이때, 상기 제 1 액티브 영역 양측으로 각각 상기 제 1 폭을 가지며, 상기 소스 영역과 고농도 도핑영역과 접촉하며, 저농도의 불순물이 도핑된 제 1, 2 LDD영역과; 상기 제 2 액티브 영역 양측으로 각각 상기 제 2 폭을 가지며, 상기 고농도 도핑영역과 드레인 영역과 접촉하며 저농도의 불순물이 도핑된 제 3, 4 LDD영역을 더욱 포함하며, 이 경우 상기 저농도 및 고농도 불순물은 n타입인 것이 바람직하다.

또한, 상기 소스 및 드레인 영역과, 상기 소스 및 드레인 전극 사이에는 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 갖는 층간절연막이 더욱 형성된다.

본 발명에 따른 액정표시장치용 어레이 기판은 전술한 구조를 갖는 박막트랜지스터와; 상기 게이트 전극과 연결되며 동일한 층에 형성된 게이트 배선과; 상기 소스 전극과 연결되며 동일한 층에 형성되며 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과; 상기 드레인 전극과 연결되어 각 화소영역별로 형성된 화소전극을 포함한다.

이하, 첨부된 도면과 실시예를 참조하여 본 발명을 상세히 설명한다.

<제 1 실시예>

도 4는 본 발명의 제 1 실시예 따른 다결정 실리콘을 이용한 액정표시장치용 어레이 기판의 박막트랜지스터가 형성된 부분을 일부 도시한 평면도이며, 도 5는 도4를 절단선 Ⅴ-Ⅴ를 따라 절단한 단면도이다.

도시한 바와 같이, 본 발명에 따른 다결정 실리콘을 이용한 액정표시장치용 어레이 기판(110)에 구비된 박막트랜지스터(Tr)는 기판(110)상에 고농도의 n타입 또는 p타입 불순물이 도핑되며, 제 1 폭(W11)을 갖는 소스 영역(122a)과, 상기 제 1 폭(W11)보다 더 넓은 제 2 폭(W12)을 갖는 드레인 영역(122b)이 형성되어 있으며, 상기 제 1 폭(W11)을 갖는 소스 영역(122a)과 제 2 폭(W12)을 갖는 드레인 영역(122b) 사이에는 상기 소스 및 드레인 영역(122a, 122b)과 동일한 고농도의 n또는 p타입 불순물이 도핑된 고농도 도핑영역(126)이 형성되어 있으며, 이때, 상기 고농도 도핑영역(126)은 그 중앙을 기준으로 상기 소스 영역(122a)에 치우쳐서는 제 1 폭(W11)을 갖는 제 1 고농도 도핑영역(126a)이, 그리고 상기 드레인 영역(122b)에 치우쳐서는 제 2 폭(W12)을 갖는 제 2 고농도 도핑영역(126b)이 형성되어 있다.

또한, 상기 소스 영역(122a)과 제 1 폭(W11)을 갖는 제 1 고농도 도핑영역(126a) 사이의 영역은 즉, 상부의 제 1 게이트 전극(115a)에 대응하는 영역에 대해서는 도핑되지 않는 순수 다결정 실리콘으로 이루어지며, 상기 소스 영역(122a)의 제 1 폭(W11)과 동일한 폭(W11)과 제 1 길이(L11)를 가지며 제 1 액티브 영역(124a)이 형성되어 있으며, 상기 드레인 영역(122b)과 제 2 폭(W12)을 갖는 제 2 고농도 도핑영역(126b) 사이의 영역 즉, 제 2 게이트 전극(115b)에 대응하는 영역에 대해서는 상기 드레인 영역(122b)의 제 2 폭(W12)과 동일한 폭(W12)과 제 1 길이(L11)를 가지며 불순물이 도핑되지 않는 순수 다결정 실리콘으로 이루어진 제 2 액티브 영역(124b)이 형성되어 있다. 이때, 상기 제 1, 2 액티브 영역(124a, 124b)의 길이(x방향으로의 길이(L11), 즉 채널의 길이(channel length)방향)는 동일한 크기를 갖는 것이 특징이다.

또한, 상기 소스 영역(122a), 드레인 영역(122b) 및 고농도 도핑영역(126)과, 상기 제 1, 2 액티브 영역(124a, 124b) 사이에는 상기 도핑된 불순물이 n타입 경우, 도시한 바와 같이, 상기 소스 및 드레인 영역(122a, 122b)에 도핑된 n타입의 불순불 농도보다 낮은 저농도의 n타입 불순물이 각각 도핑된 제 1 내지 제 4 LDD영역(123a, 123b, 123c, 123d)이 형성되어 있다.

이때, 상기 제 1 폭(W11)을 갖는 소스 영역(122a) 및 제 1 고농도 도핑영역(126a)에 인접하여 형성된 제 1, 2 LDD영역(123a, 123b)은 제 1 폭(W11)을 가지며, 상기 제 2 폭(W12)을 갖는 드레인 영역(122b) 및 제 2 고농도 도핑영역(126b)과 인접하여 형성된 제 3, 4 LDD영역(123c, 123d)은 제 2 폭(W12)을 가지며 형성되고 있으며, 또한, 상기 제 1 내지 제 4 LDD영역(123a, 123b, 123c, 123d)은 상기 소스 및 드레인 영역(122a, 122b)의 길이방향(x방향)으로는 모두 동일한 길이(LL1=LL2)를 가지며 형성되거나, 또는, 도면에는 나타나지 않았으나, 제 1, 2 LDD영역의 길이(LL1)가 상기 제 3, 4 LDD영역의 길이(LL2)보다 더 길게(LL1 > LL2) 형성되고 있는 것이 특징이다.

이때, 상기 제 1 내지 제 4 LDD영역(123a, 123b, 123c, 123d)은 상기 다결정 실리콘의 반도체층(121)이 n타입의 불순물로 도핑되어 n타입의 박막트랜지스터를 형성할 경우, 불순물이 도핑된 영역(소스 및 드레인 영역(122a, 122b)과 고농도 도 핑영역(126))과 도핑되지 않은 영역(제 1, 2 액티브 영역(124a, 124b))의 접합면에서의 핫 캐리어(hot carrier)에 의한 영향으로 누설전류량이 p타입 불순물로 도핑된 반도체층을 갖는 p형 박막트랜지스터보다 더욱 급격히 증가하는 바, 이러한 문제를 해결하고자 상기 소스 및 드레인 영역(122a, 122b)및 고농도 도핑영역(126)과, 상기 제 1, 2 액티브 영역(124a, 124b) 사이에 각각 형성한 것이고, p형 박막트랜지스터를 형성할 경우, 핫 캐리어(hot carrier) 발생에 의한 영향이 거의 없는 바, 상기 제 1 내지 제 4 LDD영역(123a, 123b, 123c, 123d)은 형성하지 않아도 무방하다.

또한, n타입의 박막트랜지스터에 있어서도 특히, 본원발명에서와 같이, 소스 영역(122a)의 폭(W11)을 드레인 영역(122b)의 폭(W12)보다 작게 형성함으로써 누설전류의 급격한 증가는 어느 정도 방지되는 바, 형성하지 않을 수도 있다.

다음, 상기 소스 및 드레인 영역(122a, 122b)과, 고농도 도핑영역(126)과, 제 1, 2 액티브 영역(124a, 124b)과, 선택적이지만 제 1 내지 제 4 LDD영역(123a, 123b, 123c, 123d)을 포함하는 다결정 실리콘의 반도체층(121) 위로 게이트 절연막(120)이 형성되어 있으며, 상기 게이트 절연막(120) 위로 가로방향으로 연장하며 게이트 배선(113)이 형성되어 있으며, 상기 게이트 배선(113)에서 분기하며 상기 제 1, 2 액티브 영역(124a, 124b)에 각각 대응하며, 동일한 크기의 제 3 폭(W13)을 갖는 제 1, 2 게이트 전극(115a, 115b)이 형성되어 있다.

다음, 상기 제 1, 2 게이트 전극(115a, 115b) 및 게이트 배선(113) 위로 전면에 층간절연막(140)이 형성되어 있다. 이때, 상기 층간절연막(140)에는 하부의 게이트 절연막(120)과 동시에 제거됨으로써 상기 소스 영역(122a) 및 드레인 영역(122b) 일부를 노출시키는 제 1, 2 반도체층 콘택홀(143a, 143b)이 형성되어 있다.

다음, 상기 층간절연막(140) 위로 상기 게이트 배선(113)과 교차하며 화소(P)를 정의하는 데이터 배선(130)이 형성되어 있으며, 상기 데이터 배선(130)에서 분기하며 상기 제 1 반도체층 콘택홀(143a)을 통해 상기 소스 영역(122a)과 접촉하는 소스 전극(133)이 형성되어 있으며, 상기 소스 전극(133)에서 이격하며 상기 제 2 게이트 전극(115b) 외측으로 형성된 상기 제 2 반도체층 콘택홀(143b)을 통해 상기 드레인 영역(122b)과 접촉하는 드레인 전극(136)이 형성되어 있다. 이때, 하부의 소스 및 드레인 영역(122a, 122b)과, 고농도 도핑영역(126)과, 제 1, 2 액티브 영역(124a, 124b)과, 제 1 내지 제 4 LDD영역(123a, 123b, 123c, 123d)을 갖는 다결정 실리콘의 반도체층(121)과, 그 상부로 게이트 절연막(120)과, 상기 게이트 절연막(120) 상부로 형성된 제 1, 2 게이트 전극(115a, 115b)과, 상기 제 1, 2 게이트 전극(115a, 115b) 상부로 형성된 층간절연막(140)과, 상기 층간절연막(140) 상부로 상기 소스 및 드레인 영역(122a, 122b)과 각각 접촉하며 형성된 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 형성한다.

이때, 상기 박막트랜지스터는 내부적으로 상기 제 1 게이트 전극(115a)을 기준으로 제 1 박막트랜지스터(Tr1)로서, 상기 제 2 게이트 전극(115b)을 기준으로 제 2 박막트랜지스터(Tr2)로서 작동함으로써 각 화소(P)별로 이중구조의 박막트랜지스터(Tr)를 형성하게 된다.

이때, 전술한 구조를 갖는 다결정 실리콘의 이중구조의 박막트랜지스터(Tr) 는 제 1 게이트 전극(115a)과 대응되는 제 1 액티브 영역(124a)의 제 1 폭(W11)이 제 2 게이트 전극(115b)과 대응되는 제 2 액티브 영역(124b)의 제 2 폭(W12)보다 작은 값을 갖도록 형성됨으로써 즉, W11 < W12가 되도록 형성됨으로써 상대적으로 소스 전극(133)에 인접한 제 1 박막트랜지스터(Tr1)의 전류 구동력을 낮춤으로써 선형영역에 가까운 작동이 가능하도록 한 것이 특징적인 것이 된다.

일반적으로 박막트랜지스터 내의 소스 드레인 전극 간 흐르는 전류(드레인 전류라 칭함)는 I_ds로 표시하며, 이때, 상기 드레인 전류는

I_ds = (W/L)μC_iV_sd(V_g-V_th-V_sd/2)

라는 식으로 표현되며, 이때, W는 채널의 폭, L은 채널의 길이, C_i는 단위면적당 채널의 전기용량, μ는 이동도(mobility), V_g는 게이트 전압, V_sd는 소스 드레인 사이에 걸리는 전압, V_th는 문턱전압이 된다.

따라서, 전술한 식에 의하면, 드레인 전류(I_ds)는 박막트랜지스터의 구조와, 원자재와, 공정조건이 변하지 않는다는 조건하에서는 반도체층(121)에 의해 형성되는 채널 채널비(W/L, 채널의 길이(L) 대비 폭 길이(W))에 비례함을 알 수 있으며, 본 발명에 있어서는 소스 전극(133)에 가까운 곳에 형성되는 제 1 박막트랜지스터(Tr1)에 있어, 소스 영역(122a)의 제 1 폭(W11)을 상기 드레인 영역(122b)의 제 2 폭(W12)보다 작게 형성하고 있는 바, 제 1 박막트랜지스터의 채널비(W11/L11)가 상기 제 2 박막트랜지스터의 채널비(W12/L11) 대비 작은 값을 갖게 됨으로써 상기 드 레인 전류(I_ds) 값이 상대적으로 작아지게 됨으로써 소스 전극(133)에 근접한 제 1 박막트랜지스터(Tr1)가 선형영역에서 동작하도록 하여 kink현상을 억제하는 효과를 갖게 되는 것이다.

<제 2 실시예>

도 6은 본 발명의 제 2 실시예 따른 다결정 실리콘을 이용한 액정표시장치용 어레이 기판의 박막트랜지스터가 형성된 부분을 일부 도시한 평면도이며, 도 7은 도 6을 절단선 Ⅶ-Ⅶ를 따라 절단한 단면도이다. 도면의 설명에 있어, 제 1 실시예와 중복되는 부분에 있어서는 간단히 표현하거나 또는 생략하며, 차별점이 있는 부분 위주로 설명한다.

도시한 바와 같이, 본 발명에 따른 다결정 실리콘을 이용한 액정표시장치용 어레이 기판(210)에 구비된 박막트랜지스터(Tr)는 기판(210)상에 고농도의 n타입 또는 p타입 불순물이 도핑되며, 제 1 폭(W21)을 갖는 소스 영역(222a)과, 상기 제 1 폭(W21)보다 더 두꺼운 제 2 폭(W22)을 갖는 드레인 영역(222b)이 형성되어 있으며, 상기 소스 및 드레인 영역(222a, 222b) 내에는 상부의 제 1, 2 게이트 전극(215a, 215b)에 대응하여 도핑되지 않는 순수 다결정 실리콘으로 이루어지며, 각각 상기 소스 영역(222a)의 제 1 폭(W21)과 동일한 폭(W21)을 갖는 제 1 액티브 영역(224a)과, 상기 드레인 영역(222b)의 제 2 폭(W22)과 동일한 폭(W22)을 갖는 제 2 액티브 영역(224b)이 형성되어 있다. 이때, 상기 제 1, 2 액티브 영역(224a, 224b) 의 길이(L21, L22)는 서로 다른 크기로 형성되고 있으며, 상기 소스 영역(222a)에 인접하는 제 1 액티브 영역(224a)의 제 1 길이(L21)가 상기 드레인 영역(222b)과 인접하여 형성된 제 2 액티브 영역(224b)의 제 2 길이(L22)보다 길게 형성(L21 > L22)되고 있는 것이 특징이다.

또한, 상기 서로 다른 길이(L21, L22)를 갖는 제 1, 2 액티브 영역(224a, 224b)에 대응하여 그 상부에 형성된 제 1 게이트 전극(215a)과 제 2 게이트 전극(215b)의 폭 또한 서로 달리 형성되고 있다. 이는 실제적으로는 서로 다른 폭을 가지며 제 1, 2 게이트 전극(115a, 115b)이 형성되고, 이를 도핑 마스크로 이용하여 도핑을 실시하여 상기 소스 영역(122a)과 드레인 영역(122b)을 형성하므로, 상기 서로 다른 폭(W23, W24)을 갖는 제 1, 2 게이트 전극(115a, 115b)을 형성함으로써 그 하부로 서로 다른 길이(L21, L22)를 가지며 상기 제 1, 2 액티브 영역(124a, 124b)이 형성되는 것이다.

결론적으로 상기 제 1 액티브 영역(224a)에 대응하는 제 1 게이트 전극(215a)의 폭(제 3 폭(W23)이라 칭함)이 상기 제 2 액티브 영역(224b)에 대응하는 제 2 게이트 전극(215b)의 폭(제 4 폭(W24)이라 칭함)보다 넓게 형성되고 있는 것이 특징이다.

따라서, 소스 전극(222a)에 인접하여 형성된 제 1 박막트랜지스터(Tr1)의 채널비(W21/L21)에 있어, 제 1 실시예의 제 1 박막트랜지스터의 채널비(도 5의 W11/L11) 대비 채널의 폭(도 5의 W11 = W21)은 동일한데 반하여 채널의 길이(도 5의 L < L21)가 더욱 증가하게 되는 바, 상기 제 2 실시예의 제 1 박막트랜지스터 (Tr1)의 채널비(W21/L21)가 더욱 작은 값을 갖게 됨으로써 드레인 전류(I_ds) 값이 상대적으로 더욱 작아지게 됨으로써 소스 전극(233)에 근접한 제 1 박막트랜지스터(Tr1)가 더욱 선형영역에서 동작하도록 하여 kink현상을 억제하는 효과를 갖게 되는 것이다.

이때, 도면에는 나타내지 않았지만, 제 1 실시예에서와 같이, n형 불순물을 도핑하여 n타입의 박막트랜지스터를 형성 할 경우, 상기 제 1, 2 액티브 영역을 기준으로 그 양측으로 소정폭을 가지며 저농도의 n형 불순물이 도핑된 제 1 내지 4 LDD영역을 형성할 수도 있음은 자명하다.

전술한 제 2 실시예에 따른 액정표시장치용 어레이 기판 상에 형성된 다결정 실리콘을 이용한 박막트랜지스터는 그 단면 구조에 있어서는, 전술한 제 1 실시예와 동일하므로 그 설명은 생략한다. 이때, 본 발명의 제 1 실시예에 있어서는 LDD층이 형성된 것을 보이고 있으며, 제 2 실시예서는 LDD층은 형성하지 않는 것을 도시하였으나, 제 2 실시예에 있어서도 n형의 박막트랜지스터로 구현할 경우, LDD층을 형성할 수 도 있으며, 제 1 실시예에서도 상기 제 1 내지 제 4 LDD층을 생략할 수 있는 바, 결과적으로 상기 제 1 내지 제 4 LDD층을 제외한다면 그 단면 구조에 있어서는 제 1 실시예와 제 2 실시예가 동일한 구조를 갖는 바, 그 설명은 생략한다.

다음, 전술한 제 1 실시예에 다른 도면에 있어 절단선 Ⅴ-Ⅴ를 절단한 부분 에 대한 제조 공정별 단면도를 참고하여 간단히 본 발명에 따른 액정표시장치용 어레이 기판의 다결정 실리콘을 이용한 박막트랜지스터의 제조 방법에 대해 설명한다.

도 8a 내지 도 8e는 본 발명의 제 1 실시예에 따른 액정표지장치용 어레이 기판의 다결정 실리콘을 이용한 박막트랜지스터를 형성하는 것을 나타낸 단계별 공정 단면도이다.

우선, 도 8a에 도시한 바와 같이, 투명한 절연 기판(110)상에 산화실리콘(Si0₂) 또는 질화실리콘(SiNx)을 증착하여 버퍼층(111)을 형성하고, 버퍼층(111)의 상부에 비정질 실리콘을 증착하여 비정질 실리콘층(미도시)을 형성한 후, 상기 비정질 실리콘층(미도시)에 대해 결정화 공정을 진행함으로써 다결정 실리콘층(미도시)을 형성한 후, 도면에는 나타나지 않았지만, 상기 다결정 실리콘층(미도시)을 패터닝하여 그 중앙을 기준으로 서로 다른 폭, 더욱 정확히는 제 1 폭(도 4의 W11)을 갖는 영역과, 상기 제 1 폭(도 4의 W11)보다 더 넓은 크기의 제 2 폭(도 4의W22)을 갖는 반도체층(121)을 형성한다. 이때, 상기 버퍼층(111)의 형성을 생략하고, 상기 기판(110) 상에 직접 전술한 제 1, 2 폭을 갖는 반도체층(121)을 형성할 수 도 있다.

이후, 상기 서로 다른 제 1, 2 폭을 갖는 반도체층(121) 위로 게이트 절연막(120)을 형성한다. 이때, 상기 게이트 절연막(120)은 무기절연물질인 산화실리콘(SiO₂) 또는 질화실리콘(SiNx)을 직접 증착하여 형성할 수도 있고, 또는 상기 반도 체층(121)이 형성된 기판(110)에 열을 가함으로써 상기 비정질 실리콘의 열산화에 의해 그 표면에 산화실리콘막을 형성함으로써 상기 게이트 절연막(120)을 형성할 수도 있다.

다음, 도 8b에 도시한 바와 같이, 상기 반도체층(121) 상부의 게이트 절연막(120)상으로 제 1 금속물질을 증착하여 제 1 금속층(미도시)을 형성하고, 상기 제 1 금속층(미도시)을 패턴닝함으로써 일방향으로 연장하는 게이트 배선(113)을 형성하고, 동시에 상기 게이트 배선(113)에서 분기하며, 서로 이격되며, 서로 동일한 크기의 폭(제 1 실시예의 경우)(L11)을 갖는 제 1 게이트 전극(115a)과 제 2 게이트 전극(115b)을 형성하거나, 또는 서로 다른 폭(제 2 실시예의 경우, 도 6의 L21, L22)을 갖는 제 1, 2 게이트 전극을 형성한다.

다음, 상기 게이트 배선(113) 및 제 1 게이트 전극(115a)과 제 2 게이트 전극(115b)이 형성된 기판(110)의 전면에 저도즈량의 이온 주입에 의한 n^- 도핑을 실시하여 상기 제 1 및 제 게이트 전극(115a, 115b) 사이로 노출된 반도체층(121)에 저농도 도핑영역(LDA)을 형성한다. 상기 공정은 n형 박막트랜지스터로서 저농도의 n타입 불순물로 도핑된 LDD층을 형성하는 경우 진행하며, 상기 LDD층을 형성하지 않거나 또는 p형 불순물이 도핑되는 p형 박막트랜지스터를 제작하는 경우 생략될 수 있다.

다음, 도 8c에 도시한 바와 같이, 상기 저농도 도핑영역(도 8b의 LDA)이 형성된 기판(110) 위로 포토레지스트를 도포하고 노광 후, 현상함으로써 상기 제 1, 2 게이트 전극(115a, 115b) 상부 및 상기 제 1, 2 게이트 전극 양측 일부의 반도체층(121) 위로 제 1, 2 포토레지스트 패턴(181a, 181b)을 형성한다.

상기 제 1 및 제 2 게이트 전극(115a, 115b)과, 상기 제 1, 2 게이트 전극(115a, 115b)에서 더욱 연장하여 상기 반도체층(121) 일부를 가리도록 형성된 제 1 및 제 2 포토레지스트 패턴(181a, 181b)을 도핑 마스크로 하여 고농도의 이온주입에 의한 n+ 도핑을 실시함으로써 상기 제 1, 2 포토레지스트 패턴(181a, 181b) 외부로 노출된 반도체층(121)에 고농도의 불순물이 도핑된 제 1 폭을 갖는 소스 영역(122a)과 제 2 폭을 갖는 드레인 영역(122b)을 형성한다. 이때, 상기 제 1, 2 게이트 전극(115a, 115b) 사이로 노출된 반도체층(121)에 대해서도 고농도의 도핑이 이루어짐으로써 고농도의 도핑영역(126)을 형성하게 된다.

따라서, 상기 반도체층(121)은 고농도 도핑된 소스 영역(122a)과 드레인 영역(122b)과 고농도 도핑영역(122c)과, 상기 제 1, 2 게이트 전극(115a, 115b) 하부에 위치함으로써 도핑되지 않은 순수 다결정 실리콘의 제 1 및 제 2 액티브 영역(124a, 124b)과, 상기 제 1, 2 액티브 영역(124a, 124b)과 각각 인접하며, 동시에 소스 영역(122a)과 드레인 영역(122b) 및 고농도 영역(126)과 이웃하며 제 1 내지 제 4 LDD영역(123a, 123b, 123c, 123d)이 형성되게 된다. 이때, 저농도의 도핑공정을 실시하지 않았을 경우, 상기 반도체층(121)에는 상기 제 1 내지 제 4 LDD층(123a, 123b, 123c, 123d)은 형성되지 않으며, 이 경우, 소스 영역(122a), 드레인 영역(122b)과 그리고 고농도 도핑영역(126)과, 이들 영역 사이로 상기 제 1 및 제 2 게이트 전극(115a, 115b)에 대응하여 제 1, 2 액티브 영역(124a, 124b)만으로 상 기 반도체층(121)으로 이루어지게 된다.

다음, 도 8d에 도시한 바와 같이, 상기 제 1 및 제 2 게이트 전극(115a, 115b) 및 노출된 게이트 절연막(120) 위로 무기절연물질인 질화실리콘(SiO₂) 또는 산화실리콘(SiNx)을 전면에 증착하고 패터닝함으로써 상기 소스 영역(122a)과 드레인 영역(122b)을 각각 노출시키는 제 1, 2 반도체층 콘택홀(143a, 143b)을 갖는 층간절연막(140)을 형성하고, 상기 층간절연막(140) 위로 제 2 금속물질을 증착함으로써 제 2 금속층(미도시)을 형성하고 이를 패터닝함으로써 상기 게이트 배선(미도시)과 교차하는 데이터 배선(130)을 형성하고, 동시에 상기 제 1, 2 반도체층 콘택홀(143a, 143b)을 통해 상기 소스 영역(122a)과 드레인 영역(122b)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(133, 136)을 형성한다. 이때, 상기 소스 및 드레인 영역(122a, 122b)과, 제 1, 2 액티브 영역(124a, 224b)과, 제 1 내지 제 4 LDD층(123a, 123b, 123c, 123d)을 포함하는 반도체층(121)과, 게이트 절연막(120)과, 제 1, 2 게이트 전극(115a, 115b)과, 층간절연막(140)과, 상기 소스 및 드레인 영역(122a, 122b)과 접촉하는 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이루게 된다.

이후 공정은 액정표시장치용 어레이 기판을 완성하는 단계를 나타낸다.

도 8e에 도시한 바와 같이, 상기 소스 및 드레인 전극(133, 136)이 형성된 기판(110) 위로 무기절연물질을 증착하거나 또는 유기절연물질을 도포하고 이를 패터닝함으로써 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(155)을 갖는 보 호층(150)을 형성하고, 상기 보호층(150) 위로 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하고 이를 패터닝함으로써 상기 드레인 콘택홀(155)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(160)을 형성함으로써 어레이 기판(110)을 완성한다.

전술한 바와 같은 본 발명에 따른 다결정 실리콘을 이용한 박막트랜지스터는 동일한 폭 또는 서로 다른 폭을 가지며 이격하는 제 1, 2 게이트 전극과, 상기 제 1, 2 게이트 전극의 하부로 각각에 대해 서로 다른 폭을 갖는 제 1, 2 액티브 영역을 갖도록 형성함으로써 제 1 게이트 전극을 포함하는 제 1 박막트랜지스터를 선형영역에서 작동하도록 함으로써 소스와 드레인 간의 전압이 증가함에 의해 드레인 전류가 포화영역에서 급격히 증가하는 kink 현상을 억제하는 효과가 있다.

Claims (8)

1. 절연 기판 상에 제 1 폭과 제 1 길이를 가지며 형성된 제 1 액티브 영역과, 제 2 폭과 제 2 길이를 가지며 형성된 제 2 액티브 영역으로 구성된 다결정 실리콘의 반도체층과;

   상기 제 1 액티브 영역과 중첩하며 상기 제 1 길이를 그 폭으로 하여 게이트 절연막을 사이에 두고 형성된 제 1 게이트 전극과, 상기 제 2 액티브 영역과 중첩하며 상기 제 2 길이를 그 폭으로 하여 상기 게이트 절연막을 사이에 두고 형성된 제 2 게이트 전극과;

   상기 반도체층의 양 끝단과 접촉하며 서로 이격하며 형성된 소스 및 드레인 전극

   을 포함하는 박막트랜지스터.
2. 제 1 항에 있어서,

   상기 제 1 길이와 제 2 길이는 동일한 크기를 갖는 것이 특징인 박막트랜지스터.
3. 제 1 항에 있어서,

   상기 제 1 길이가 상기 제 2 길이보다 더 길게 형성되는 것이 특징인 박막트랜지스터.
4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,

   상기 제 1, 2 액티브층 각각의 외측으로 고농도의 불순물이 도핑되며, 제 1 폭을 갖는 소스 영역과 상기 제 1 폭보다 넓은 제 2 폭을 갖는 드레인 영역과, 상기 제 1, 2 액티브층 사이로 그 중앙을 기준으로 상기 제 1 폭 및 제 2 폭을 가지며 형성된 고농도 도핑영역

   을 더욱 포함하는 박막트랜지스터.
5. 제 4 항에 있어서,

   상기 제 1 액티브 영역 양측으로 각각 상기 제 1 폭을 가지며, 상기 소스 영역과 고농도 도핑영역과 접촉하며, 저농도의 불순물이 도핑된 제 1, 2 LDD영역과;

   상기 제 2 액티브 영역 양측으로 각각 상기 제 2 폭을 가지며, 상기 고농도 도핑영역과 드레인 영역과 접촉하며 저농도의 불순물이 도핑된 제 3, 4 LDD영역

   을 더욱 포함하는 박막트랜지스터.
6. 제 5 항에 있어서,

   상기 저농도 및 고농도 불순물은 n타입인 박막트랜지스터.
7. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,

   상기 소스 및 드레인 영역과, 상기 소스 및 드레인 전극 사이에는 상기 소스 및 드레인 영역을 각각 노출시키는 반도체층 콘택홀을 갖는 층간절연막이 더욱 형성된 박막트랜지스터.
8. 제 1 항 내지 제 3 항 중 어느 하나의 항 기재의 박막트랜지스터와;

   상기 게이트 전극과 연결되며 동일한 층에 형성된 게이트 배선과;

   상기 소스 전극과 연결되며 동일한 층에 형성되며 상기 게이트 배선과 교차하여 화소영역을 정의하는 데이터 배선과;

   상기 드레인 전극과 연결되어 각 화소영역별로 형성된 화소전극

   을 포함하는 액정표시장치용 어레이 기판.

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