JP2005252021A - 薄膜トランジスタおよびその製造方法 - Google Patents

Abstract

【課題】リーク電流を小さくできる薄膜トランジスタを提供する。
【解決手段】ｎ型薄膜トランジスタ４のチャネル領域11のサイドチャネル部16のボロン濃度を、このチャネル領域11のセンタ部17のボロン濃度よりも高濃度にする。ｎ型薄膜トランジスタ４のサイドチャネル部16での寄生薄膜トランジスタの形成を防止できる。ｎ型薄膜トランジスタ４の閾値電圧を変化させることなく、ｎ型薄膜トランジスタ４の立ち上がり部のリーク電流を改善できる。ｎ型薄膜トランジスタ４のゲート電圧が０Ｖ近傍でのリーク電流をより小さくできる。
【選択図】図１

Description

本発明は、半導体層上に絶縁層を介してゲート電極が設けられた薄膜トランジスタおよびその製造方法に関する。

近年、多結晶シリコン膜を用いた薄膜トランジスタ(ＴＦＴ)−液晶ディスプレイ(ＬＣＤ)パネルの製造では、アナログスイッチやシフトレジスタなどの駆動回路の一部を同時に作り込んでいる。

そして、従来は、透光性基板であるガラス基板上に、ｎ型およびｐ型の多結晶シリコン薄膜トランジスタで駆動回路を形成している。この駆動回路を駆動するには、ｎ型およびｐ型薄膜トランジスタの閾値電圧の制御が重要となる。そして、この閾値電圧は、各ｎ型およびｐ型薄膜トランジスタの動作電圧およびゲート電圧(Ｖg)０Ｖでのオフ電流値と関わりが強い。すなわち、液晶ディスプレイパネルの画質や駆動の観点からは、各薄膜トランジスタのスイッチング素子としてオフ電流が低いほど良く、動作電圧が低ければ消費電力を小さくできる(例えば、特許文献１参照。)。

そして、この種の液晶ディスプレイパネルは、ガラス基板上にポリシリコン層を膜厚５０ｎｍで形成した後に、フォトリソグラフィにて形成したレジストをマスクとして、ポリシリコン層をドライエッチングにてパターニングする。次いで、閾値電圧(Ｖth)を制御するために、ポリシリコン層の全面にボロンをドーピングする。このときのドーピングのドーズ量によって、閾値電圧を調整することが可能であるから、シフトさせたい所望のドーズ量に設定する。また、このときのドーズ量を３ｅ^１１／ｃｍ^２とするとともに加速電圧を１０ＫｅＶとしてポリシリコン層の全面一様にドーピングする。

次いで、このポリシリコン層上にゲート絶縁膜を膜厚１００ｎｍで一面に成膜した後に、このゲート絶縁膜上にゲート配線材料をスパッタにて膜厚３００ｎｍ程成膜する。このとき、このゲート配線材料としては、モリブデン(Ｍｏ)、タングステン(Ｗ)、アルミニウム(Ａｌ)などや、これらの合金などが用いられる。さらに、このゲート配線材料をパターニングしてゲート電極とし、ｎ型の薄膜トランジスタのソース領域およびドレイン領域となる部分のポリシリコン層に、リンなどを高濃度にドーピングする。このとき、ｐ型の薄膜トランジスタの場合には、ボロンなどを高濃度にドーピングする。

この後、ポリシリコン層を５００℃の温度で１時間、熱によるアニールにて活性化させて、ソース領域およびドレイン領域を形成する。このとき、これらソース領域およびドレイン領域のシート抵抗を１．８ｋΩ／ｃｍ^２とした。

さらに、ゲート電極を含むゲート絶縁膜上一面に層間絶縁膜を膜厚６００ｎｍ程成膜した後、フォトリソグラフィ工程およびエッチング工程にてｎ型およびｐ型の薄膜トランジスタのソース領域およびドレイン領域に連通したコンタクトホールを形成する。この後、これらコンタクトホールを含む層間絶縁膜上に信号線材料をスパッタにて膜厚５００ｎｍ程成膜した後、フォトリソグラフィ工程およびエッチング工程にて信号線パターンを形成してソース電極およびドレイン電極として液晶表示デバイスのスイッチング部およびシフトレジスタなどの回路部に使用する各薄膜トランジスタを形成する。こうして形成したｎ型の薄膜トランジスタは、チャネル幅(Ｗ)とチャネル長(Ｌ)の比(Ｗ／Ｌ)が６／１．５μｍで、ドレイン・ソース電圧(Ｖds)が５Ｖで、閾値電圧(Ｖth)が１．５Ｖで、ゲート電圧(Ｖg)が０Ｖの場合のオフ電流(Ｉoff)が５ｅ^−９Ａとなった。
特開２００２−２８９８５８号公報（第４−８頁、図１−３）

しかしながら、上述した薄膜トランジスタの製造方法では、これら各薄膜トランジスタのチャネル領域となるポリシリコン層のソース領域およびドレイン領域間に沿った端部であるエッジ部分であるサイドチャネルで、ゲート絶縁膜のカバレッジが悪いことにより、このポリシリコン層のサイドチャネルでの薄膜トランジスタ(ＴＦＴ)特性、特にオフ領域の特性が劣化してしまう。すなわち、ポリシリコン層のサイドチャネルには、寄生薄膜トランジスタ(ＴＦＴ)が形成された状態となり、ゲート電圧を印可してオフ状態からオン状態に変化させた際に、電流が流れ始める立ち上がり領域において、寄生ＴＦＴがない場合に比べ電流が流れやすくなってしまうから、ゲート電圧０Ｖ近傍でも電流が流れてしまう。

この現状は、ｎ型およびｐ型の薄膜トランジスタのいずれでも生じ、液晶ディスプレイ機能としては、リーク電流が大きくなり保持ができなくなるため、画質や回路動作に影響を及ぼしてしまう。特に、上述した薄膜トランジスタの製造方法では閾値電圧を制御するためのポリシリコン層のチャネル領域を１回しかドーピングしたいため、ｎ型およびｐ型の薄膜トランジスタの閾値電圧を独立に制御できず、これらｎ型およびｐ型の薄膜トランジスタの閾値電圧間差を大きくすることができない。よって、寄生トランジスタの影響により立ち上がり部分の特性が劣化して閾値電圧間差が小さいと、ｎ型もしくはｐ型の薄膜トランジスタのいずれか一方のリーク電流が大きくなってしまうとという問題を有している。

本発明は、このような点に鑑みなされたもので、リーク電流を小さくできる薄膜トランジスタおよびその製造方法を提供することを目的とする。

本発明は、チャネル領域、このチャネル領域の両側に設けられたソース領域およびドレイン領域のそれぞれを備え、前記チャネル領域の前記ソース領域およびドレイン領域が位置する方向とは交差する方向の端部の少なくともいずれかの不純物濃度が、前記チャネル領域の端部間に位置する中央部の不純物濃度とは異なる半導体層と、この半導体層上に設けられた絶縁層と、前記半導体層のチャネル領域に対向して前記絶縁層上に設けられたゲート電極とを具備したものである。

そして、半導体層のチャネル領域の両側に設けたソース領域およびドレイン領域が位置する方向とは交差する方向の端部の少なくともいずれかの不純物濃度と、これら端部間に位置するチャネル領域の中央部の不純物濃度とを異ならせたことにより、このチャネル領域の端部での寄生トランジスタの形成を防止できるから、閾値電圧を変化させることなくリーク電流を小さくできる。

本発明によれば、ソース領域およびドレイン領域が位置する方向とは交差する方向の端部の少なくともいずれかの不純物濃度と、これら端部間に位置するチャネル領域の中央部の不純物濃度とを異ならせたことにより、このチャネル領域の端部での寄生トランジスタの形成を防止できるから、閾値電圧を変化させることなくリーク電流を小さくできる。

以下、本発明の液晶表示装置の第１の実施の形態の構成を図１ないし図１０を参照して説明する。

図１ないし図１０において、１は平面表示装置としての液晶表示装置で、この液晶表示装置１は、ドライバ内蔵型の液晶表示デバイスである。そして、この液晶表示装置１は、回路基板としての略矩形平板状のアクティブマトリクス型であるトップゲートタイプのアレイ基板２を備えている。このアレイ基板２は、半導体薄膜トランジスタアレイであり、略透明な矩形平板状の絶縁基板である透光性基板としてのガラス基板３を有している。このガラス基板３の一主面である表面上には、シリコン窒化膜(ＳｉＮ_Ｘ)や酸化シリコン膜(ＳｉＯ_Ｘ)などにて構成された図示しないアンダーコート層が積層されて成膜されている。このアンダーコート層は、ガラス基板３上に形成される各素子への不純物の拡散を防止する。

そして、このアンダーコート層上には、画素回路用のスイッチング素子である複数のｎ型ポリシリコン薄膜トランジスタ素子としてのｎ型薄膜トランジスタ(ＴＦＴ)４がマトリクス状に積層されて形成されている。これらｎ型薄膜トランジスタ４のそれぞれは、アンダーコート層上に形成されたｐ⁻領域である半導体層としての細長略矩形状の活性層５を有している。この活性層５は、多結晶半導体薄膜としての膜厚５０ｎｍのポリシリコン層にて構成されている。なお、このポリシリコン層は、非単結晶半導体である非晶質半導体薄膜としてのアモルファスシリコン層のレーザアニールにより結晶化されて形成されている。

さらに、活性層５は、この活性層５の中央部に設けられたチャネル領域11を有している。このチャネル領域11の両側には、ｎ^＋領域である電極部としてのソース領域12およびドレイン領域13のそれぞれが対向して設けられている。これらソース領域12およびドレイン領域13は、活性層５のチャネル領域11となる部分の両側に対して高濃度に不純物を注入させたドーピングにて形成されている。ここで、これらソース領域12およびドレイン領域13間には、これらソース領域12あるいはドレイン領域13側から、これらドレイン領域13あるいはソース領域12側に向けてチャネル領域11を介して電流が流れるように構成されている。すなわち、この電流は、活性層５の長手方向に沿って流れる。

また、各ｎ型薄膜トランジスタ４のチャネル領域11とソース領域12およびドレイン領域13との間には、低不純物濃度領域としてのｎ⁻領域であるＬＤＤ(Lightly Doped Drain)領域14,15が形成されている。これらＬＤＤ領域14,15は、ソース領域12およびドレイン領域13それぞれの内側であるとともにチャネル領域11の外側に位置する活性層５に対して低濃度に不純物を注入させたドーピングにて形成されている。すなわち、これらＬＤＤ領域14,15は各ｎ型薄膜トランジスタ４のチャネル領域11の両側に設けられており、これらＬＤＤ領域14,15の両側にソース領域12およびドレイン領域13が設けられている。

ここで、各活性層５のチャネル領域11におけるソース領域12およびドレイン領域13間に沿った端部としての縁部には、チャネル端部としてのサイドチャネル部16が設けられている。これらサイドチャネル部16は、各チャネル領域11におけるソース領域12およびドレイン領域13間に流れる電流の方向、すなわちソース・ドレイン方向に沿った端部に設けられている。すなわち、これらサイドチャネル部16は、ソース領域12およびドレイン領域13間の電流の方向に平行な各チャネル領域11の端部にそれぞれ設けられている。

言い換えると、これらサイドチャネル部16は、各チャネル領域11の幅方向における両端縁の周縁に、これら各チャネル領域11の長手方向に沿って設けられている。よって、これらサイドチャネル部16は、各チャネル領域11におけるソース領域12とドレイン領域13とが位置する方向とは交差する方向、すなわち直交する方向の端部にそれぞれ設けられている。すなわち、これらサイドチャネル部16は、略矩形状のチャネル領域11の各ＬＤＤ領域14,15に連続した一対の対向する２辺のそれぞれに隣り合った一対の対向した２辺のそれぞれに沿って設けられている。

さらに、これらサイドチャネル部16には、不純物元素としてのアクセプタであるボロン(Ｂ)などを含むガス、例えばジボラン(Ｂ_２Ｈ_６)などを用いてドーピングあるいはイオン注入にてボロンなどの不純物が高濃度に複数回ドーピングされて構成されている。この結果、これらサイドチャネル部16は、２ｅ^１７／ｃｍ^３のボロン濃度を有している。

さらに、各活性層５のチャネル領域11におけるサイドチャネル部16間に位置する中央部には、センタ部17がそれぞれ形成されている。これらセンタ部17は、各チャネル領域11の幅方向における中央部に設けられている。そして、このセンタ部17は、サイドチャネル部16とは不純物濃度としてのボロン濃度が異なるように構成されている。すなわち、これらセンタ部17には、ボロン(Ｂ)などを含むガス、例えばジボラン(Ｂ_２Ｈ_６)などを用いてドーピングあるいはイオン注入にてボロンなどの不純物が低濃度に一回ドーピングされて構成されている。この結果、これらセンタ部17は、１ｅ^１７／ｃｍ^３のボロン濃度を有している。よって、これらセンタ部17は、各サイドチャネル部16よりもボロン濃度が低く設定されている。言い換えると、これら各サイドチャネル部16は、センタ部17のボロン濃度よりも高いボロン濃度を有している。

一方、各活性層５のチャネル領域11、ソース領域12、ドレイン領域13およびＬＤＤ領域14,15のそれぞれを含むアンダーコート層上には、絶縁性を有するシリコン酸化膜である第１の絶縁膜であるゲート絶縁層としての酸化シリコン膜(ＳｉＯ_Ｘ)からなる膜厚１００ｎｍ程度のゲート絶縁膜18が積層されて成膜されている。

そして、各チャネル領域11に対向したゲート絶縁膜18上には、第１メタルとしてのゲート配線材料であるゲート電極層19のエッチングにて形成された膜厚３００ｎｍのゲート電極20が積層されて成膜されている。ここで、このゲート電極20を構成するゲート電極層19としては、モリブデン(Ｍｏ)やタングステン(Ｗ)、アルミニウム(Ａｌ)など、あるいはこれらの合金などが用いられる。そして、これらゲート電極20は、ゲート絶縁膜18を介して各ｎ型薄膜トランジスタ４のチャネル領域11に対向しており、このチャネル領域11の幅寸法に略等しい幅寸法を有している。さらに、これらゲート電極20は、細長矩形状である細長帯状に形成されており、活性層５の長手方向に直交する長手方向を有している。

さらに、各ｎ型薄膜トランジスタ４のゲート電極20それぞれを含むゲート絶縁膜18上には、絶縁性を有する酸化シリコン膜である第２絶縁層としての第２の絶縁膜である膜厚６００ｎｍ程度の層間絶縁膜21が積層されて成膜されている。そして、これら層間絶縁膜21およびゲート絶縁膜18には、これら層間絶縁膜21およびゲート絶縁膜18のそれぞれを貫通した導通部としてのコンタクト部である複数のコンタクトホール22,23が開口されて設けられている。

ここで、これらコンタクトホール22,23それぞれは、各ｎ型薄膜トランジスタ４のゲート電極18の両側である、このｎ型薄膜トランジスタ４のソース領域12およびドレイン領域13上に設けられている。そして、コンタクトホール22は、ｎ型薄膜トランジスタ４のソース領域12に連通して開口している。また、コンタクトホール23は、ｎ型薄膜トランジスタ４のドレイン領域13に連通して開口している。

さらに、各ｎ型薄膜トランジスタ４のソース領域12に連通したコンタクトホール22には、信号線であるソース電極24がそれぞれ積層されて設けられている。これらソース電極24は、コンタクトホール22を介してｎ型薄膜トランジスタ４のソース領域12に電気的に接続されて導通されている。また、各ｎ型薄膜トランジスタ４のドレイン領域13に連通したコンタクトホール23には、信号線であるドレイン電極25がそれぞれ積層されて設けられている。これらドレイン電極25は、コンタクトホール23を介してｎ型薄膜トランジスタ４のドレイン領域13に電気的に接続されて導通されている。なお、これらソース電極24およびドレイン電極25それぞれは、膜厚５００ｎｍ程度の第２メタルである信号線材料のパターニングにて形成された信号パターンによって構成されている。

そして、各ｎ型薄膜トランジスタ４のソース電極24およびドレイン電極25のそれぞれを含む層間絶縁膜21上には、これらｎ型薄膜トランジスタ４を覆うように窒化シリコン(ＳｉＮ)膜にて構成された保護膜としてのパッシベーション膜26が積層されて成膜されている。このパッシベーション膜26には、このパッシベーション膜26を貫通した導通部としてのコンタクトホール27が開口されて設けられている。このコンタクトホール27は、ｎ型薄膜トランジスタ４のソース電極24に連通して開口している。

さらに、このコンタクトホール27を含むパッシベーション膜26上には、ｎ型薄膜トランジスタ４にて制御される画素電極28が積層されて成膜されている。この画素電極28は、コンタクトホール27を介してｎ型薄膜トランジスタ４のドレイン電極25に電気的に接続されて導通されている。さらに、この画素電極28を含んだパッシベーション膜26上には、配向膜29が積層されて成膜されている。

一方、アレイ基板２に対向してコモン基板としての矩形平板状の対向基板31が配設されている。この対向基板31は、略透明な矩形平板状の絶縁性基板であるガラス基板32を備えている。このガラス基板32のアレイ基板２に対向した側の一主面には、コモン電極としての対向電極33が積層されて成膜されて設けられている。また、この対向電極33上には配向膜34が積層されて成膜されている。そして、この対向基板31の配向膜34とアレイ基板２の配向膜29との間には、液晶35が介挿されて封止されて配設されている。

さらに、アレイ基板２における対向基板31が対向して配設された側の反対側には、背面光源としての図示しないバックライトが対向して配設されている。このバックライトは、面状の光をアレイ基板２に入射させて、このアレイ基板２上のｎ型薄膜トランジスタ４による画素電極28の制御によって、このアレイ基板２上に表示される画像を目視可能にする。

次に、上記第１の実施の形態の液晶表示装置の製造方法を説明する。

まず、図２に示すように、プラズマＣＶＤ工程として、ガラス基板３上にアンダーコート層をプラズマＣＶＤ(Chemical Vapor Deposition)法で形成する。

次に、ＰＥ(Plasma Enhanced)−ＣＶＤ法によるＰＥ−ＣＶＤ工程あるいはスパッタリング法によるスパッタリング工程などにより、ガラス基板３上のアンダーコート層上に非晶質半導体層である図示しないアモルファスシリコン膜を堆積する。

この後、レーザ照射工程として、このアモルファスシリコン膜にエキシマレーザビームを照射してレーザアニールして、このアモルファスシリコン膜を結晶化させて膜厚５０ｎｍのポリシリコン層41にする。

次に、レジストマスク形成工程としてのフォトリソグラフィ工程としてレジスト塗布工程、露光工程および現像工程をして、ポリシリコン膜41を島状にエッチングさせるレジストマスク42をポリシリコン層41上に形成する。

この後、ドライエッチング工程として、このレジストマスク42をマスクとしてポリシリコン層41をドライエッチングにて島状にパターンニングして活性層５とする。このとき、このドライエッチングには、図示しないリアクティブイオンエッチング(Reactive Ion Etching:ＲＩＥ)装置が用いる。また、このドライエッチングには、エッチングガスとして、テトラフルオルメタン(ＣＦ_４)／酸素(Ｏ_２)を用いた。

次に、図３に示すように、第１のドライアッシング工程として、ドライアッシングにてレジストマスク42の幅方向における両側縁のそれぞれを後退させて、このレジストマスク42の幅寸法をポリシリコン層41の幅寸法よりも小さくさせる。このとき、レジストマスク42の後退量が０．３μｍ以上１．０μｍ以下となるようにアッシング時間を調整した。すなわち、このドライアッシングによって、レジストマスク42の島サイズを、ポリシリコン層41の島サイズ(６μｍ)よりも小さくさせて、このポリシリコン層41の幅方向における両側縁であるサイドチャンネル部16をレジストマスク42よりも外側へ露出させる。なお、このドライアッシングでも、上記第１のドライエッチング工程にて用いたリアクティブイオンエッチング装置を用い、エッチングガスとして酸素(Ｏ_２)を用いた。

この状態で、図４に示すように、第１のドーピング工程として、レジストマスク42をマスクとして、不純物元素としてボロン(Ｂ)などを含むガス、例えばジボラン(Ｂ_２Ｈ_６)ガスなどを用いてドーピングもしくはイオン注入して、活性層５のサイドチャネル部16のみに、ドーパントとしての不純物としてボロン(Ｂ)などをドーピングする。このときの１回目のドーピング条件を、ドーズ量２ｅ^１１／ｃｍ^２とし、加速電圧１０ＫｅＶとする。

さらに、第２のドライアッシング工程として、残したレジストマスク42をドライアッシングにて除去する。

この後、図５に示すように、第２のドーピング工程として、第１のドーピング工程と同種の不純物元素を含むガスを用いて、ポリシリコン層41上の全面をドーピングする。このときの２回目のドーピング条件を、所望の閾値電圧(Ｖth)になるドーズ条件、すなわちドーズ量２ｅ^１１／ｃｍ^２とし、加速電圧１０ＫｅＶとする。この結果、活性層５のチャネル領域11となる部分のセンタ部17のボロン濃度が１ｅ^１７／ｃｍ^３となり、２回ドーピングしたサイドチャネル部16のボロン濃度が２ｅ^１７／ｃｍ^３となった。

次いで、ゲート絶縁膜形成工程として、これら島状の活性層５を含むアンダーコート層上の一面に、ＣＶＤ法にて膜厚１００ｎｍのゲート絶縁膜18を形成する。

この後、図６および図７に示すように、ゲート電極層形成工程として、このゲート絶縁膜18上の一面に、モリブデン−タンタル合金(Ｍｏ−Ｔａ)やモリブデン−タングステン合金(Ｍｏ−Ｗ)などをスパッタにて成膜して膜厚３００ｎｍのゲート電極層19を形成する。

次に、レジストマスク形成工程としてのフォトリソグラフィ工程として、このゲート電極層19上に図示しないレジスト層を形成した後、このレジスト層をマスクとしてゲート電極層19をパターニングしてゲート電極20とする。

この状態で、第３のイオンドーピング工程として、ゲート電極20を用いたセルフアライン方式によって、例えばホスフィン(ＰＨ_３)などのドーパントである不純物を、図示しないイオンドーピング装置を用いてゲート電極20をマスクとして活性層５の各ＬＤＤ領域14,15となる部分にイオンドーピングしてｎ⁻領域とし、各ｎ型薄膜トランジスタ４のＬＤＤ領域14,15のそれぞれを形成する。このときのドーピング条件を、ドーズ量３．５ｅ^１３／ｃｍ^２とし、加速電圧５０ＫｅＶとする。

この後、レジスト形成工程として、ゲート電極20および各ＬＤＤ領域14,15上のそれぞれに図示しないレジストマスクを形成する。

この状態で、第４のイオンドーピング工程として、このレジストマスクをマスクとして、例えばホスフィン(ＰＨ_３)などのドーパントを活性層５のソース領域12およびドレイン領域13となる部分にイオンドーピングしてｎ^＋領域とし、各ｎ型薄膜トランジスタ４のソース領域12およびドレイン領域13のそれぞれを形成する。このときのドーピング条件を、ドーズ量１．３ｅ^１５／ｃｍ^２とし、加速電圧を５０ＫｅＶとする。

次に、熱活性化工程として、各ｎ型薄膜トランジスタ４のソース領域12、ドレイン領域13およびＬＤＤ領域14,15中のそれぞれの不純物を、５００℃の温度で１時間、熱によるアニールにて活性化する。この結果、これらソース領域12およびドレイン領域13のシート抵抗が１．８ｋΩ／ｃｍ^２となるとともに、各ＬＤＤ領域14,15のシート抵抗が２０ｋΩ／ｃｍ^２となった。

この後、層間絶縁膜形成工程として、ゲート電極20を含むゲート絶縁膜18上の一面に膜厚６００ｎｍの層間絶縁膜21を成膜した後、フォトリソグラフィ工程およびエッチング工程として、この層間絶縁膜21およびゲート絶縁膜18にコンタクトホール22,23を形成して、ソース領域12およびドレイン領域13を露出させる。

この状態で、これらコンタクトホール22,23を含む層間絶縁膜21上の一面に、膜厚５００ｎｍの図示しない信号線材料をスパッタにて成膜した後、フォトリソグラフィ工程およびエッチング工程として、図１および図８に示すように、この信号線材料をパターニングして信号線パターンとしてソース電極24およびドレイン電極25のそれぞれを形成し、液晶表示装置１のスイッチング部およびシフトレジスタなどの回路部に使用されるｎ型薄膜トランジスタ４を形成する。

さらに、パッシベーション膜形成工程として、これらソース電極24およびドレイン電極25それぞれを含む層間絶縁膜21上にパッシベーション膜26を形成した後、このパッシベーション膜26にコンタクトホール27を形成して、ｎ型薄膜トランジスタ４のドレイン電極25を露出させる。

この状態で、このコンタクトホール27を含むパッシベーション膜26上に画素電極28を形成した後、この画素電極28を含むパッシベーション膜26上に配向膜29を形成してアレイ基板２を完成する。

さらに、このアレイ基板２の配向膜29側に、対向基板31の配向膜34側を対向させて取り付けた後、図９に示すように、これらアレイ基板２の配向膜29と対向基板31の配向膜34との間に液晶35を注入して介挿させて封止して液晶表示装置１を完成する。

この後、この液晶表示装置１のアレイ基板２の裏面側にバックライトを対向させて取り付ける。

上述したように、上記第１の実施の形態では、ｎ型薄膜トランジスタ４のチャネル領域11のサイドチャネル部16のボロン濃度を、このチャネル領域11のセンタ部17のボロン濃度よりも高濃度にすることにより、チャネル領域が全体に亘って均一な従来のｎ型薄膜トランジスタに比べ、図１０に示すドレイン領域13とソース領域12との間の電流であるドレイン・ソース電流(Ｉds)とゲート電極20でのゲート電圧(Ｖg)との関係であるＩds−Ｖg特性のように、これら各ｎ型薄膜トランジスタ４の閾値電圧(Ｖth)を変化させることなく、これらｎ型薄膜トランジスタ４の立ち上がり部のリーク電流を改善できる。よって、これら各ｎ型薄膜トランジスタ４のゲート電圧(Ｖg)が０Ｖ近傍の場合であっても電流値を低くできる。

具体的に、これら各ｎ型薄膜トランジスタ４は、チャネル領域11の幅であるチャネル幅(Ｗ)とチャネル領域11の長さであるチャネル長(Ｌ)との比(Ｗ／Ｌ)が６／１．５μｍとなった。さらに、これら各ｎ型薄膜トランジスタ４は、ドレイン領域13とソース領域12との間の電圧であるドレイン・ソース電圧(Ｖds)が５Ｖとなり、閾値電圧(Ｖth)が１．５Ｖとなり、ゲート電極20でのゲート電圧(Ｖg)が０Ｖの場合のオフ電流(Ｉoff)が１．８ｅ^−１２Ａとなった。

この結果、各ｎ型薄膜トランジスタ４のチャネル領域11のサイドチャネル部16の寄生薄膜トランジスタ(ＴＦＴ)の形成を防止できるので、これら各ｎ型薄膜トランジスタ４の閾値電圧を変化させることなく、これら各型薄膜トランジスタ５のゲート電圧が０Ｖ近傍でのオフ電流であるリーク電流をより小さくできる。

なお、上記第１の実施の形態では、第１のドーピング工程および第２のドーピング工程のそれぞれで不純物元素としてボロン(Ｂ)などを含むガス、例えばジボラン(Ｂ_２Ｈ_６)ガスなどを用いてドーピングしたが、第２のドーピングでのドーパントを例えばリン(Ｐ)にするとともに、第４のドーピング工程でのドーパントをボロン(Ｂ)にして、所望のドーピング条件を用いることによって、ｐ型ポリシリコン薄膜トランジスタ素子であるｐ型薄膜トランジスタを形成することもできる。

次に、本発明の第２の実施の形態の液晶表示装置の構成について説明する。

この図１１ないし図２１に示す液晶表示装置１は、基本的には図１ないし図１０に示す液晶表示装置１と同様であるが、アレイ基板２のガラス基板３上にｎ型薄膜トランジスタ４とｐ型薄膜トランジスタ51とを同時に作り込んだものである。すなわち、この液晶表示装置１は、ｐ型薄膜トランジスタ51側のサイドチャネル部16による特性劣化を防ぎ、閾値電圧(Ｖth)をプラス側に大きくシフトさせつつ、ｎ型薄膜トランジスタ４側の閾値電圧(Ｖth)を所望の値に調整したものである。

そして、ｐ型薄膜トランジスタ51は、このｐ型薄膜トランジスタ51のチャネル領域11のサイドチャネル部16のボロン濃度が、このチャネル領域11のセンタ部17のボロン濃度よりも高濃度に構成されている。さらに、このｐ型薄膜トランジスタ51のチャネル領域11の両側には、ＬＤＤ領域14,15を介することなくソース領域12およびドレイン領域13のそれぞれが連続して形成されている。また、このｐ型薄膜トランジスタ51のソース領域12およびドレイン領域13のそれぞれは、不純物元素としてボロン(Ｂ)などを含むガス、例えばジボラン(Ｂ_２Ｈ_６)ガスなどが用いられて不純物としてボロン(Ｂ)がドーピングされている。

一方、ｎ型薄膜トランジスタ４は、このｎ型薄膜トランジスタ４のチャネル領域11のサイドチャネル部16およびセンタ部17のボロン濃度が等しく構成されている。さらに、このｎ型薄膜トランジスタ４のチャネル領域11の両側には、ＬＤＤ領域14,15を介してソース領域12およびドレイン領域13のそれぞれが形成されている。また、このｎ型薄膜トランジスタ４のソース領域12およびドレイン領域13のそれぞれは、不純物元素としてリン(Ｐ)などを含むガス、例えばホスフィン(ＰＨ_３)ガスなどが用いられて不純物としてリン(Ｐ)がドーピングされている。

次に、上記第２の実施の形態の液晶表示装置の製造方法を説明する。

まず、図１２に示すように、ガラス基板３上にポリシリコン層41を形成した後、このポリシリコン層41上にレジストマスク42を形成する。このとき、フォトリソグラフィ工程数を増やさずにｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51それぞれの閾値電圧(Ｖth)を独立に制御することができる製造方法を用いた。

すなわち、ポジレジストを用いたレジストマスク42を形成する際に、露光マスクとしてハーフトーンマスク52を用いて、ポリシリコン層41上におけるｎ型薄膜トランジスタ４となる領域上とｐ型薄膜トランジスタ51となる領域上とに異なった膜厚のレジストマスク42を形成した。具体的に、ｐ型薄膜トランジスタ51となる部分のポリシリコン層41上の露光マスク53としては通常のＣｒマスクを用いた。また、ｎ型薄膜トランジスタ４となる部分のポリシリコン層41上の露光マスク54としては、露光時に光が４０％前後透過するように複数のスリットが形成されたスリット状のハーフトーンマスク52を用いた。このハーフトーンマスク52もＣｒマスクにて構成されている。

このとき、ライン／スペースサイズを０．７５／０．７５μｍとした。このようにｐ型薄膜トランジスタ51となる部分のポリシリコン層41上の露光マスク53として通常のＣｒマスクを用い、ｎ型薄膜トランジスタ４となる部分のポリシリコン層41上の露光マスク54としてハーフトーンマスク52を用いて露光することによって、例えばｐ型薄膜トランジスタ51となる領域上のレジストマスク55の膜厚を１．５μｍとし、ｎ型薄膜トランジスタ４となる領域上のレジストマスク56の膜厚を０．６μｍとした。

次に、これらレジストマスク55,56をマスクとしてポリシリコン層41をドライエッチングにて島状にパターンニングして活性層５とする。

この後、第１のドライアッシング工程として、ドライアッシングにてｎ型薄膜トランジスタ４となる部分の活性層５上のレジストマスク56を完全に除去するとともに、ｐ型薄膜トランジスタ51となる部分の活性層５上のレジストマスク55の幅方向における両側縁のそれぞれをドライアッシング時に後退させて活性層５のサイズよりも小さくする。このとき、ｐ型薄膜トランジスタ51となる部分の活性層５の島サイズを６μｍとし、この活性層５上のレジストマスク55の後退量を０．３μｍ以上０．８μｍ以下となるようにアッシング時間で調整した。

この状態で、図１３に示すように、第１のドーピング工程として、レジストマスク55をマスクとして、不純物元素としてボロン(Ｂ)などを含むガス、例えばジボラン(Ｂ_２Ｈ_６)ガスなどを用いて、ｎ型薄膜トランジスタ４となる部分の活性層５およびｐ型薄膜トランジスタ51となる部分の活性層５のサイドチャネル部16のそれぞれを同時にドーピングする。このときの１回目のドーピング条件を、ドーズ量２ｅ^１１／ｃｍ^２とし、加速電圧１０ＫｅＶとする。

さらに、第２のドライアッシング工程として、ｐ型薄膜トランジスタ51となる活性層５上の残したレジストマスク55をドライアッシングにて完全に除去する。

この後、図１４に示すように、第２のドーピング工程として、第１のドーピング工程と同種の不純物元素を含むガスを用いて、ｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51となる部分の活性層５上の全面をドーピングする。このときの２回目のドーピング条件を、ｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51のそれぞれが所望の閾値電圧(Ｖth)になるドーズ条件、すなわちドーズ量４ｅ^１１／ｃｍ^２とし、加速電圧１０ＫｅＶとする。

ここで、第１のドーピング工程および第２のドーピング工程でのドーズ量の設定については、第２のドーピング工程でのドーズ量が、主にｐ型薄膜トランジスタ51の閾値電圧(Ｖth)によって決まる。また、第１のドーピング工程でのドーズ量は、第２のドーピング工程でのドーズ量を考慮しつつ、ｎ型薄膜トランジスタ４の閾値電圧(Ｖth)とｐ型薄膜トランジスタ51のサイドチャネル部16とを考慮して決めればよい。

次いで、ゲート絶縁膜形成工程として、これら島状の活性層５を含むアンダーコート層上の一面に、ＣＶＤ法にて膜厚１００ｎｍのゲート絶縁膜18を形成する。

この後、図１５に示すように、ゲート電極層形成工程として、このゲート絶縁膜18上の一面に、スパッタにて膜厚３００ｎｍのゲート電極層19を形成する。

次いで、レジストマスク形成工程としてのフォトリソグラフィ工程として、このゲート電極層19上に図示しないレジスト層を形成した後、図１６および図１７に示すように、このレジスト層をマスクとしてゲート電極層19をパターニングしてゲート電極20とする。

この状態で、第３のイオンドーピング工程として、図１８に示すように、ゲート電極20を用いたセルフアライン方式によって、例えばジボラン(Ｂ_２Ｈ_６)などのドーパントである不純物を、ゲート電極20をマスクとしてｐ型薄膜トランジスタ51のソース領域12およびドレイン領域13となる部分にイオンドーピングしてｎ^＋領域とし、各ｐ型薄膜トランジスタ51のソース領域12およびドレイン領域13のそれぞれを形成する。

この後、レジストマスク形成工程としてのフォトリソグラフィ工程として、フォトリソグラフィで形成した図示しないレジストマスクをマスクとしてｎ型薄膜トランジスタ４のゲート電極20をパターニングする。

この状態で、第４のイオンドーピング工程として、ゲート電極20を用いたセルフアライン方式によって、例えばホスフィン(ＰＨ_３)などのドーパントである不純物を、ゲート電極20をマスクとしてｎ型薄膜トランジスタ４のＬＤＤ領域14,15となる部分にイオンドーピングしてｎ⁻領域とし、これら各ｎ型薄膜トランジスタ４のＬＤＤ領域14,15のそれぞれを形成する。このときのドーピング条件を、ドーズ量３.５ｅ^１３／ｃｍ^２とし、加速電圧５０ＫｅＶとする。

さらに、レジストマスク形成工程として、ｎ型薄膜トランジスタ４のゲート電極20上およびｐ型薄膜トランジスタ51のゲート電極20を含む活性層５上のそれぞれにレジストマスク57を形成する。

この状態で、第５のイオンドーピング工程として、図１９に示すように、ゲート電極20を用いたセルフアライン方式によって、例えばホスフィン(ＰＨ_３)などのドーパントである不純物を、ゲート電極20をマスクとしてｎ型薄膜トランジスタ４のソース領域12およびドレイン領域13となる部分にイオンドーピングしてｎ^＋領域とし、各ｎ型薄膜トランジスタ４のソース領域12およびドレイン領域13のそれぞれを形成する。このときのドーピング条件を、ドーズ量１．３ｅ^１５／ｃｍ^２とし、加速電圧５０ＫｅＶとする。

次いで、熱活性化工程として、各ｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51それぞれのソース領域12、ドレイン領域13およびＬＤＤ領域14,15中のそれぞれの不純物を、５００℃の温度で１時間、熱によるアニールにて活性化する。この結果、これら各ｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51それぞれのソース領域12およびドレイン領域13のシート抵抗が１．８ｋΩ／ｃｍ^２となるとともに、これら各ｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51それぞれのＬＤＤ領域14,15のシート抵抗が２０ｋΩ／ｃｍ^２となった。

この後、層間絶縁膜形成工程として、ゲート電極20を含むゲート絶縁膜18上の一面に膜厚６００ｎｍの層間絶縁膜21を成膜した後、フォトリソグラフィ工程およびエッチング工程として、この層間絶縁膜21およびゲート絶縁膜18にコンタクトホール22,23を形成する。

この状態で、これらコンタクトホール22,23を含む層間絶縁膜21上の一面に、膜厚５００ｎｍの図示しない信号線材料をスパッタにて成膜した後、フォトリソグラフィ工程およびエッチング工程として、図１１および図２０に示すように、この信号線材料をパターニングして信号線パターンとしてソース電極24およびドレイン電極25のそれぞれを形成して、ｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51のそれぞれを形成する。

上述したように、上記第２の実施の形態では、ガラス基板３上にｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51のそれぞれを作り込み、このｐ型薄膜トランジスタ51のチャネル領域11のサイドチャネル部16のボロン濃度を、このｐ型薄膜トランジスタ51のチャネル領域11のセンタ部17のボロン濃度よりも高濃度にした。この結果、チャネル幅(Ｗ)とチャネル長(Ｌ)との比(Ｗ／Ｌ)を６／１．５μｍとし、ドレイン・ソース電圧(Ｖds)を５Ｖとした場合において、ｐ型薄膜トランジスタ51での閾値電圧(Ｖth)が−１．３Ｖとなり、ゲート電圧(Ｖg)が０Ｖの場合のオフ電流(Ｉoff)が８．８ｅ^−１1Ａとなった。またこのとき、ｎ型薄膜トランジスタ４での閾値電圧(Ｖth)が１．３Ｖとなり、ゲート電圧(Ｖg)が０Ｖの場合のオフ電流(Ｉoff)が３ｅ^−１2Ａとなった。したがって、良好な特性を得ることができた。

よって、ｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51それぞれの閾値電圧(Ｖth)を独立に制御できるとともに、これらｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51いずれかの片チャネルのトランジスタの寄生薄膜トランジスタ(ＴＦＴ)の形成を防止できる。したがって、これらｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51の閾値電圧(Ｖth)間差を従来に比べ広げることなく、これらｎ型薄膜トランジスタ４およびｐ型薄膜トランジスタ51それぞれのチャネル領域11でのオフ電流を小さくできる。

特に、液晶表示装置１がドライバ内蔵型液晶表示デバイスである場合には、閾値電圧(Ｖth)を大きくしなくてもオフ電流(Ｉoff)を下げることにより、駆動電圧を下げることができるというメリットがあり、低消費電力化することが可能となる。

なお、上記各実施の形態では、ｎ型薄膜トランジスタ４あるいはｐ型薄膜トランジスタ51のチャネル領域11の各サイドチャネル部16それぞれのボロン濃度を、これらｎ型薄膜トランジスタ４あるいはｐ型薄膜トランジスタ51のチャネル領域11のセンタ部17のボロン濃度よりも高濃度にしたが、これら各チャネル領域11の一方のサイドチャネル部16のみのボロン濃度を、これら各チャネル領域11のセンタ部17のボロン濃度よりも高濃度にしても、上記各実施の形態と同様の作用効果を奏することができる。

さらに、液晶表示装置１のアレイ基板２に用いられる薄膜トランジスタ４について説明したが、有機ＥＬ(ElectroLuminescence)素子などに用いられる薄膜トランジスタであっても、対応させて用いることができる。

本発明の薄膜トランジスタの第１の実施の形態を示す説明図である。 同上薄膜トランジスタを備えた液晶表示装置の透光性基板上に半導体層およびレジストマスクを形成した状態を示す説明断面図である。 同上半導体層をパターニングした状態を示す説明断面図である。 同上半導体層の端部をドーピングする状態を示す説明断面図である。 同上半導体層全体をドーピングする状態を示す説明断面図である。 同上半導体層上に絶縁層およびゲート電極層を形成した状態を示す説明上面図である。 図６のＡ−Ａ断面の一部を示す説明断面図である。 同上絶縁層上に層間絶縁膜を介してドレイン電極およびソース電極を形成した状態を示す説明断面図である。 同上ドレイン電極およびソース電極を備えた液晶表示装置を示す説明断面図である。 同上液晶表示装置の薄膜トランジスタの特性を示すグラフである。 本発明の第２の実施の形態の薄膜トランジスタを示す説明断面図である。 同上薄膜トランジスタの半導体層上にレジストマスクを形成した状態を示す説明断面図である。 同上半導体層のｐ型薄膜トランジスタとなる部分の端部とｎ型薄膜トランジスタとなる部分全体とをドーピングする状態を示す説明断面図である。 同上半導体層全体をドーピングする状態を示す説明断面図である。 同上半導体層上に絶縁層を介してゲート電極層を形成した状態を示す説明断面図である。 同上ゲート電極層をパターニングした状態を示す説明上面図である。 図１６のＢ−Ｂ断面の一部を示す説明断面図である。 同上ゲート電極層をマスクとして半導体層のｐ型薄膜トランジスタのソース領域およびドレイン領域となる部分をドーピングする状態を示す説明断面図である。 同上半導体層のｎ型薄膜トランジスタのソース領域およびドレイン領域となる部分をドーピングする状態を示す説明断面図である。 同上半導体層上の絶縁層上に層間絶縁膜を介してドレイン電極およびソース電極を形成した状態を示す説明断面図である。 同上ドレイン電極およびソース電極を備えた液晶表示装置を示す説明断面図である。

符号の説明

４ 薄膜トランジスタとしてのｎ型薄膜トランジスタ
５ 半導体層としての活性層
11 チャネル領域
12 ソース領域
13 ドレイン領域
16 端部としてのサイドチャネル部
17 中央部としてのセンタ部
18 絶縁層としてのゲート絶縁膜
20 ゲート電極
42 レジストとしてのレジストマスク
51 薄膜トランジスタとしてのｐ型薄膜トランジスタ

Claims (4)

1. チャネル領域、このチャネル領域の両側に設けられたソース領域およびドレイン領域のそれぞれを備え、前記チャネル領域の前記ソース領域およびドレイン領域が位置する方向とは交差する方向の端部の少なくともいずれかの不純物濃度が、前記チャネル領域の端部間に位置する中央部の不純物濃度とは異なる半導体層と、
   この半導体層上に設けられた絶縁層と、
   前記半導体層のチャネル領域に対向して前記絶縁層上に設けられたゲート電極と
   を具備したことを特徴とした薄膜トランジスタ。
2. 半導体層の端部の不純物濃度は、この半導体層の中央部の不純物濃度より高い
   ことを特徴とした請求項１記載の薄膜トランジスタ。
3. 半導体層上に形成された絶縁層上にゲート電極が形成され、このゲート電極の両側に位置する前記半導体層がソース領域およびドレイン領域であり、これらソース領域およびドレイン領域間に位置する前記ゲート電極下の半導体層がチャネル領域である薄膜トランジスタの製造方法であって、
   前記半導体層上に島状のレジストを形成し、
   この島状のレジストをマスクとして前記半導体層を島状にし、
   前記レジストを小さくして、前記ソース領域およびドレイン領域となる部分が位置する方向と交差する方向の前記半導体層の端部の少なくともいずれかを露出させ、
   前記レジストをマスクとして前記半導体層の露出させた端部に不純物を注入し、
   前記レジストを取り除き、
   前記半導体層に前記不純物を注入する
   ことを特徴とする薄膜トランジスタの製造方法。
4. 半導体層の端部の不純物濃度を、この半導体層の端部間に位置する中央部の不純物濃度より高くする
   ことを特徴とした請求項３記載の薄膜トランジスタの製造方法。

Images