JP2005340822A - 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、および平板表示装置 - Google Patents

薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、および平板表示装置 Download PDF

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Abstract

【課題】本発明は有機発光表示装置のデータ駆動部に適用することができる発光表示装置用薄膜トランジスタ基板及びその製造方法を提供する。
【解決手段】
ゲート、ソース及びドレインを有する複数のトランジスタに構成される薄膜トランジスタ基板において、複数のトランジスタが、基板上に形成され、ゲート及びソース／ドレインが各々形成される第１及び第２アクティブ領域；前記第１及び第２アクティブ領域の互いに隣接するソース／ドレインの間に形成されているオフセット領域；前記オフセット領域上部及び前記第１及び第２アクティブ領域の互いに隣接するソース／ドレイン上部に共通して形成されるコンタクトホール；及び前記コンタクトホールに充填される導電性物質を備える。また、Ｎ型及びＰ型のドーピング領域等の拡散を考慮して０．５μｍ程度のオフセット間隔をおいて誤動作を防止することができる。
【選択図】図２

Description

本発明は、発光表示装置用薄膜トランジスタ基板及びその製造方法並びに平板表示装置に関し、より具体的には、有機発光表示装置などの平板表示装置に適用できる薄膜トランジスタ基板及びその製造方法に関する。
近年、有機発光表示装置は低電圧駆動、軽量薄形、広視野角そして高速応答などの長所を有しており、次世代表示装置として期待されている。
一般に、有機発光表示装置は、蛍光性有機化合物を電気的に励起させて発光させる表示装置であって、Ｎ×Ｍ個の有機発光画素を電圧駆動あるいは電流駆動によって映像を表現することができるようになっている。
有機発光画素を駆動する方式には、単純マトリックス方式と薄膜トランジスタを利用した能動駆動方式がある。
単純マトリックス方式は、正極と負極を直交するように形成し、ラインを選択して駆動するが、能動駆動方式は薄膜トランジスタとキャパシタをそれぞれの画素電極に接続してキャパシタ容量によって電圧を維持するようにする駆動方式である。
一般に、能動駆動方式の有機発光表示装置は、表示パネルに、データ駆動部、及び走査駆動部を含む薄膜トランジスタ基板を備えている。
表示パネルは、列方向にのびている複数のデータ線、行方向にのびている複数の走査線、及びこれらの線同士が交差する部分に形成される画素回路を含む。前記複数のデータ線は画像信号を示すデータ信号を画素回路に伝達して、複数の走査線は選択信号をそれぞれの画素回路に伝達する。一般に、画素回路はスイッチングトランジスタ、駆動トランジスタ、キャパシタ及び有機発光素子で構成され、データ線と走査線が交差される画素領域に形成される。
スイッチングトランジスタは、走査線からの選択信号に応答して、データ線から印加されるデータ電圧を駆動トランジスタに伝達する。駆動トランジスタはゲートに印加されるデータ電圧とソースに印加される電源電圧を利用して、駆動電流を決定して有機発光素子に印加する。キャパシタは駆動トランジスタのゲートとソースの間の電圧を所定の期間の間維持させて、有機発光素子は駆動トランジスタを通して印加される電流に対応する光を発光する。
一方、走査駆動部は複数の走査線にそれぞれ選択信号を順次印加して、データ駆動部は複数のデータ線に画像信号に対応するデータ電圧を印加する。
最近、有機発光表示装置で、表示パネル、走査駆動部及びデータ駆動部を同一基板上に形成するＳＯＰ（システム・オン・パネル）型の発光表示装置が研究されている。
このようなＳＯＰ型の有機発光表示装置は、表示パネルの画素回路だけでなく、表示パネルを駆動するための周辺回路（データ駆動部、または走査駆動部など）が同一基板上に形成される。従って、表示パネルの画素回路及び周辺回路を構成する薄膜トランジスタは基板上に形成されるようになって、このように、薄膜トランジスタが形成された基板を薄膜トランジスタ基板という。
図１４は従来の薄膜トランジスタ基板の断面図である。図１４は、ＣＭＯＳ構造を形成するためにＮＭＯＳ及びＰＭＯＳが共に製造されることを示す。
しかし、基板上にＮＭＯＳ及びＰＭＯＳが共に形成される場合、ＮＭＯＳのソース／ドレイン５１３ａ´及びＰＭＯＳのソース／ドレイン５１３ｂ´が形成された後、各々コンタクトホール５１９ａ、５１９ｂが形成される。つまり、ＮＭＯＳ及びＰＭＯＳは互いにゲート絶縁層５１４、層間絶縁層５１８で素子が分離されて、それぞれのソース／ドレイン５１３ａ´、５１３ｂ´上にコンタクトホール５１９ａ、５１９ｂが形成される構造を有するようになる。しかし、このようなＣＭＯＳ構造では、コンタクトホール５１９ａ、５１９ｂがそれぞれのソース／ドレイン５１３ａ´、５１３ｂ´ごとに形成され、これによってレイアウト設計の際に多くの面積を占めることによって、集積度が低くなる問題がある。
上記の問題を解決するための本発明の目的は、薄膜トランジスタ基板に形成される薄膜トランジスタが共通コンタクトホールを有することによって、コンタクト数を減らすことができる薄膜トランジスタ基板及びその製造方法並びに平板表示装置を提供することである。
また、本発明の他の目的は、薄膜トランジスタ形成時に、ドーピング領域等の拡散を考慮して、オフセット間隔をおくことにより薄膜トランジスタの誤動作を防止できる薄膜トランジスタ基板及びその製造方法並びに平板表示装置を提供することである。
上記目的を達成するための手段として、本発明の第１の特徴に係る薄膜トランジスタ基板には、ゲート、ソース及びドレインを有する複数の薄膜トランジスタが形成されて、基板と、前記基板上に形成され、前記ソース／ドレインに対応するソース／ドレイン領域を各々含む第１及び第２アクティブ領域と、前記第１及び第２アクティブ領域の間に形成されているオフセット領域と、前記オフセット領域の上及び前記第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域の上に共通して形成されるコンタクトホールと、を備えることを要旨とする。
また、本発明の第２の特徴は、本発明による発光表示装置用薄膜トランジスタ基板は、ゲート、ソース及びドレインを有する複数の薄膜トランジスタを含んで構成されて、基板と、この基板上に形成された多結晶シリコン層に第１導電型の不純物がドーピングされて形成されたソース及びドレインに対応するソース／ドレイン領域を含む第１アクティブ領域と、前記基板上に形成された多結晶シリコン層に第２導電型の不純物がドーピング形成されてソース及びドレインに対応するソース／ドレイン領域を含む第２アクティブ領域と、前記第１及び第２アクティブ領域の間に形成されているオフセット領域と、前記第１及び第２アクティブ領域に形成されたゲート絶縁層と、前記第１及び前記第２アクティブ領域に各々対応するように前記ゲート絶縁層上に形成される第１及び第２ゲート電極と、前記オフセット領域の上及び前記第１及び第２アクティブ領域の前記互いに隣接するソース／ドレイン領域の上に形成されて、前記第１及び第２アクティブ領域の前記互いに隣接するソース／ドレイン領域を接続させる一つのコンタクトホールと、を備えることを要旨とする。
本発明の第３の特徴に係る薄膜トランジスタ基板の製造方法は、基板上に各々ソース及びドレインに対応する領域を有する第１及び第２アクティブ領域を形成する工程と、前記第１及び第２アクティブ領域の前記ソース／ドレイン領域を互いに異なるタイプの不純物として各々ドーピングする工程と、第１及び第２アクティブ領域の隣接したソース／ドレイン領域の間にオフセット領域を形成する工程と、前記オフセット領域及び前記第１及び第２アクティブ領域の前記隣接したソース／ドレイン領域上部に一つのコンタクトホールを形成する工程と、前記第１及び第２アクティブ領域の前記隣接したソース／ドレイン領域を、前記コンタクトホールを通して接続する工程と、を備えることを要旨とする。
本発明の第４の特徴に係る平板表示装置は、表示パネル、前記表示パネルに選択信号を印加する走査駆動部、前記表示パネルにデータ信号を印加するデータ駆動部を備え、走査駆動部またはデータ駆動部は、基板と、前記基板上に形成され、前記ソース／ドレインに対応するソース／ドレイン領域を各々含む第１及び第２アクティブ領域と、前記第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域の間に形成されているオフセット領域と、前記オフセット領域の上及び前記第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域の上に共通して形成されるコンタクトホールと、を備える薄膜トランジスタを含むことを要旨とする。
本発明によれば、薄膜トランジスタ基板を形成するための薄膜トランジスタ形成の時に、共通コンタクトホールを有するようにすることによって薄膜トランジスタのコンタクト数を減らすことができて、Ｎ型及びＰ型のドーピング領域等の拡散を考慮してオフセット間隔をおくことによって薄膜トランジスタの誤動作を防止することができる。
以下、添付図を参照して本発明の実施の形態に係る薄膜トランジスタ基板及びその製造方法を詳細に説明する。なお、本実施の形態は、平板表示装置として発光表示装置に適用した例であるが、他の構成の平板表示装置に適用することも可能である。但し、図面は模式的なものであり、各材料層の厚みやその比率などは現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
本実施の形態に係る薄膜トランジスタ基板は、ゲート、ソース及びドレインを有する複数の薄膜トランジスタを備える。
図１は、本実施の形態に係る薄膜トランジスタ基板の要部断面図である。図１に示すように、本実施の形態に（発光表示装置用）薄膜トランジスタ基板は、ゲート、ソース及びドレインを有する複数の薄膜トランジスタを備える。このような薄膜トランジスタ基板は、基板６１０、基板６１０上に蒸着されるバッファー層である二酸化硅素層６１１、この二酸化硅素層６１１上に形成され、ゲートに対応するチャネル領域を挟むソース／ドレイン領域６１３ａ’，６１３ａ’、６１３ｂ’，６１３ｂ’を各々含む第１アクティブ領域及び第２アクティブ領域、前記第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域６１３ａ’、６１３ｂ’上に共通して形成されるコンタクトホール、及びこのコンタクトホールに充填される導電性物質６１９を含み、前記第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域６１３ａ’、６１３ｂ’の間に形成されているオフセット領域６１７を含む。
図１に示すように、第１及び第２アクティブ領域において、一方はＰＭＯＳ領域であり、他方はＮＭＯＳ領域であって、ＣＭＯＳ構造を構成している。
ここで、図中符号Ａで示された領域で、上記オフセット領域６１７はドーピングの拡散を考慮して０．５μｍ以上の長さで形成されることが好ましい。前記オフセット領域６１７は、非晶質シリコン層が脱水素結晶化された多結晶シリコン層であってもよい。このようなオフセット領域６１７では、多結晶シリコン層がＮ型及びＰ型不純物ドーピング時にマスクによって遮断されて形成される。
図１中、符号６１３ａ及び６１３ａ’は、ＮＭＯＳ領域の多結晶シリコン層であって、各々ドーピングされない領域及びドーピングされた領域を示すが、６１３ａ領域も場合によってドーピングされていてもよい。
図面符号６１３ｂ及び６１３ｂ’は、ＰＭＯＳ領域の多結晶シリコン層であって、各々ドーピングされない領域及びドーピングされた領域を示すが、６１３ｂ領域また場合によってドーピングされていてもよい。
ここで、図１中、符号６１３ａ’及び６１３ｂ’は、各々ソースまたはドレイン電極と連結され、互いに異なる種類の不純物によって各々ドーピングされる。
また、図１中、符号６１３ａ及び６１３ｂは、チャンネル領域として、不純物でドーピングされるが、場合によってはドーピングされないこともある。
さらに、図１中、符号６１４は、第１及び第２アクティブ領域に形成されるゲート絶縁層を示している。
また、図１中、符号６１５ａ、６１５ｂは、それぞれの薄膜トランジスタのゲート電極を示している。
以下、図１に示された薄膜トランジスタ基板の製造方法を、薄膜トランジスタ基板の要部（ＣＭＯＳ構造のＳＲＡＭコアセル）の製造工程を示す図２〜１２を用いて具体的に説明する。なお、図１〜１２は、本発明の実施の形態に係る（発光表示装置用）薄膜トランジスタ基板を製造する工程を示す工程断面図である。
本実施の形態に係る薄膜トランジスタ基板の製造方法を説明する。
まず、図２に示すように、シリコン若しくはガラスでなる基板６１０上に、バッファー層として二酸化硅素層６１１を蒸着にて形成する。
次に、図３に示すように、ａ-Ｓｉ:Ｈ（水素化アモルファスＳi）膜６１２をプラズマ化学気相蒸着（ＰＥＣＶＤ）を用いて形成する。
続いて、このａ-Ｓｉ:Ｈ膜６１２の脱水素工程を行って、図４に示すように、ａ-Ｓｉ:Ｈ膜６１２をａ-Ｓｉ膜６１２’に変化させる。
次に、ＥＬＡ（エキシマ・レーザ・アニール）を行って、図５に示すように、ａ-Ｓｉ膜６１２’を多結晶化して多結晶シリコン膜６１３に変化させる。
具体的には、基板６１０上に蒸着されたバッファー層としての二酸化硅素層６１１上に、多結晶シリコン薄膜トランジスタを製作する際に、ＰＥＣＶＤを利用し４００℃以下の低温で非晶質シリコン層薄膜６１２を蒸着させる。ＰＥＣＶＤでａ-Ｓｉ薄膜６１２を蒸着する場合、ａ-Ｓｉ:Ｈ膜６１２内に多量の水素が包含（１０％程度）されるため、ａ-Ｓｉ:Ｈ薄膜６１２の再結晶化の前に脱水素過程を経るようになる。次に脱水素過程を経たａ-Ｓｉ薄膜６１２’を多結晶シリコン層６１３で再結晶化するためにエキシマレーザービームを照射すればよい。
次に、再結晶化された多結晶シリコン膜６１３上に第１マスクを利用してパターンを形成して、乾式エッチングにより多結晶シリコン層であるアクティブ領域６１３’を形成した後、多結晶シリコン層であるアクティブ領域６１３ａ’及び二酸化硅素層６１１の前面に、ＰＥＣＶＤ方法を利用してＳｉＯ２を蒸着してゲート絶縁層６１４を形成する（図６参照）。
さらに具体的には、フォトリソグラフィー法及びエッチング法を用いて、多結晶シリコン膜６１３をアクティブ領域として形成する。
このようなアクティブ領域は、下記のような方法により、ＮＭＯＳ及びＰＭＯＳ領域に区分形成される。
図７に示すように、ＰＭＯＳアクティブ領域には、フォトリソグラフィー法を用いて第２マスクとしてフォトレジスト６１５をパターニングする。そして、ＮＭＯＳアクティブ領域上の絶縁層６１４を通して高濃度不純物を注入する（図８参照）。つまり、ＮＭＯＳアクティブ領域の絶縁層６１４上からＮ＋不純物をドーピングする。
次に、図９に示すように、ＮＭＯＳ及びＰＭＯＳアクティブ領域のそれぞれのゲート電極６１５ａ、６１５ｂを形成し、ＮＭＯＳアクティブ領域のソース／ドレイン領域にＮ−不純物を注入する（Ｎ型不純物を低濃度で注入する）。ここで、図面符号６１３ａ'は、多結晶シリコン膜６１３にＮ−低濃度不純物が注入された領域を示して、６１３ａはゲート電極６１５ａ下方に位置してＮ−低濃度不純物が注入されない領域である。このように、Ｎ−低濃度不純物を注入してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）６１３ｃを形成するようになる。一方、前記ＰＭＯＳアクティブ領域は、前述したＮＭＯＳ形成時と同様な方法でＰ＋及びＰ−不純物をドーピング／注入して形成する。ここで、図９中、符号６１６ａはフォトレジストマスクを模式的に示す。
次に、上記ＥＬＡまたは溶鉱炉で熱処理して活性化することによって、隣接したソース／ドレイン領域の間にオフセット領域６１７を形成する（図１０参照）。つまり、ドーピングの拡散を考慮してＰ−ドーピング領域とＮ−ドーピング領域を０．５μｍ程度のオフセットを与えてフォトマスクを設計することによって前記オフセット領域６１７が形成される。
次に、露出された前面に絶縁層である層間絶縁膜６１８を蒸着し、フォトリソグラフィー法およびドライエッチング法にて前記ＮＭＯＳ及びＰＭＯＳのソース／ドレイン領域にコンタクトホールを各々形成する（図１１）。この時、前記ＮＭＯＳアクティブ領域とＰＭＯＳアクティブ領域が隣接する部分は、一つのコンタクトホールだけが共通して形成される。これによってＮＭＯＳとＰＭＯＳのソース／ドレインが互いに接続されてＣＭＯＳを形成する部分により、レイアウト設計の時にコンタクト数を減らすことができるようにする。
次に、前記ＮＭＯＳ及びＰＭＯＳのソース／ドレイン上に形成された前記コンタクトホールに充填導電性物質６１９を充填する（図１２参照）。この時、前記コンタクトホールに充填導電性物質６１９としては、例えばＭｏ／ＡｌＮｄ／Ｍｏを充填することができる。
その後、充填導電性物質６１９から前記コンタクトホールに充填される導電性物質以外の部分を、平坦化工程を通して除去して、一般的な後続工程を進行することによって、薄膜トランジスタ基板を完成する。
このような実施の形態によれば、基板６１０上に薄膜トランジスタを形成する時、薄膜トランジスタ同士の隣接したアクティブ領域の間には、ドーピング領域等の拡散を考慮して０．５μｍ程度のオフセット間隔をおいて、これら隣接したアクティブ領域は共通コンタクトホールに連結される。従って、薄膜トランジスタの必要なコンタクト数を減らすことができて、薄膜トランジスタの誤動作を防止することができる。
以下、本発明の実施の形態に係る平板表示装置について図１３を用いて説明する。
平板表示装置は、表示部（図示省略する）や、表示部に選択信号を印加する走査駆動部、表示部にデータ信号を印加するデータ駆動部を含む。本実施の形態の平板表示装置は、例えば有機発光表示装置に適用することが好ましいが、この他、各種の平板表示装置に適用できる。
本実施の形態に係る平板表示装置は、表示部、走査駆動部またはデータ駆動部を備え、これら上述の薄膜トランジスタ基板に備えられる。なお、薄膜トランジスタ基板の全面側には、図１３に示すように、例えば有機ＥＬ層などの発光層（発光部）６２０と透明基板６２１とが備えられている。
具体的には、図１３に示すように、薄膜トランジスタ基板は、基板６１０、基板６１０上に蒸着されるバッファー層６１１、バッファー層６１１上に形成され、ゲートに対応するゲート領域及び薄膜トランジスタのソースまたはドレインに対応するソース／ドレイン領域を各々含む第１及び第２アクティブ領域、第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域上に共通して形成されるコンタクトホール、及び前記コンタクトホールに充填される導電性物質を含み、第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域の間に形成されているオフセット領域６１３を含む。ここで、第１及び第２アクティブ領域において、一つはＰＭＯＳ領域であり、他の一つはＮＭＯＳ領域であって、ＣＭＯＳ構造を有することができる。
そして、このような薄膜トランジスタ基板に形成された薄膜トランジスタの構成により、上記した走査駆動部やデータ駆動部などを構成することができる。このような構成により、これら駆動部のコンタクトホールの数を減少させると共に、オフセット領域６１３により薄膜トランジスタの誤動作を防止するが可能となる。
上述した実施の形態の開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
例えば、上述した実施の形態では、薄膜トランジスタにＬＤＤ領域を形成したが、ＬＤＤ領域を備えない薄膜トランジスタ基板としても勿論よい。
本発明の実施の形態に係る薄膜トランジスタ基板の要部断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の製造方法を示す工程断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の製造工程を示す工程断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の製造工程を示す工程断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の製造工程を示す工程断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の製造工程を示す工程断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の製造工程を示す工程断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の製造工程を示す工程断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の製造工程を示す工程断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の製造工程を示す工程断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の製造工程を示す工程断面図である。 本発明の実施の形態に係る薄膜トランジスタ基板の製造工程を示す工程断面図である。 本発明の実施の形態に係る平板表示装置を示す要部断面図である。 従来の薄膜トランジスタ基板を示す要部断面図である。
符号の説明
５１３ａ´ ＮＭＯＳのソース／ドレイン
５１３ｂ´ ＰＭＯＳのソース／ドレイン
５１４ ゲート絶縁層
５１８ ゲート絶縁層
５１９ａ コンタクトホール
５１９ｂ コンタクトホール
６１１ 二酸化硅素層
６１２ ａ-Ｓｉ:Ｈ
６１２´ ａ-Ｓｉ薄膜
６１３ 多結晶シリコン膜
６１３´ アクティブ領域
６１３ａ ＮＭＯＳ領域の多結晶シリコン層
６１３ａ´ ＮＭＯＳ領域の多結晶シリコン層
６１３ｂ ＰＭＯＳ領域の多結晶シリコン層
６１３ｂ´ ＰＭＯＳ領域の多結晶シリコン層
６１４ ゲート絶縁層
６１５ フォトレジスト
６１５ａ ゲート電極
６１５ｂ ゲート電極
６１６ａ フォトレジストマスク
６１７ オフセット領域
６１８ 層間絶縁膜
６１９ 導電性物質

Claims (18)

  1. 複数の薄膜トランジスタが形成された薄膜トランジスタ基板であって、
    基板と、
    前記基板上に形成され、それぞれソース／ドレイン領域を含む第１及び第２アクティブ領域と、
    前記第１及び第２アクティブ領域の間に形成されているオフセット領域と、
    前記オフセット領域の上及び前記第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域の上に共通して形成されるコンタクトホールと、
    を備えることを特徴とする薄膜トランジスタ基板。
  2. 前記オフセット領域が、前記第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域の間に形成されることを特徴とする請求項１に記載の薄膜トランジスタ基板。
  3. 前記第１及び第２アクティブ領域において、一方はＰＭＯＳ領域であり、他方はＮＭＯＳ領域であることを特徴とする請求項１又は請求項２に記載の薄膜トランジスタ基板。
  4. 前記オフセット領域は、非晶質シリコン層が脱水素結晶化された多結晶シリコン層であることを特徴とする請求項１乃至請求項３のいずれか一項に記載の薄膜トランジスタ基板。
  5. 複数の薄膜トランジスタが形成された薄膜トランジスタ基板であって、
    基板と、
    前記基板上に形成された多結晶シリコン層に、第１導電型の不純物がドーピングされてソース／ドレインに対応するソース／ドレイン領域が形成された第１アクティブ領域と、
    前記基板上に形成された多結晶シリコン層に、前記第１導電型と反対の導電型である第２導電型の不純物がドーピング形成されてソース／ドレインに対応するソース／ドレイン領域が形成された第２アクティブ領域と、
    前記第１及び第２アクティブ領域の間に形成されてたオフセット領域と、
    前記第１及び第２アクティブ領域上に形成されたゲート絶縁層と、
    前記第１及び第２アクティブ領域に各々対応するように、前記ゲート絶縁層上に形成された第１及び第２ゲート電極と、
    前記オフセット領域の上及び前記第１及び第２アクティブ領域の互いに隣接する前記ソース／ドレイン領域の上部に亘って形成されて、前記第１及び第２アクティブ領域の前記互いに隣接するソース／ドレイン領域を連結させる一つのコンタクトホールと、
    を備えることを特徴とする薄膜トランジスタ基板。
  6. 前記オフセット領域が前記第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域の間に形成されることを特徴とする請求項５に記載の薄膜トランジスタ基板。
  7. 前記第１導電型と前記第２導電型は、一方がＮ型であり、他方がＰ型であることを特徴とする請求項５又は請求項６に記載の薄膜トランジスタ基板
  8. 前記ソース／ドレイン領域は、低ドーピングドレイン（ＬＤＤ）領域を含むことを特徴とする請求項５乃至請求項７のいずれか一項に記載の薄膜トランジスタ基板。
  9. 前記第１アクティブ領域と第２アクティブ領域は、一方がＰＭＯＳ領域であり、他方がＮＭＯＳ領域であることを特徴とする請求項５乃至請求項８のいずれか一項に記載の薄膜トランジスタ基板。
  10. 複数の薄膜トランジスタが形成された薄膜トランジスタ基板の製造方法であって、
    基板上に各々ソースまたはドレインに対応する領域を有する第１及び第２アクティブ領域を形成する工程と、
    前記第１及び第２アクティブ領域の前記ソース／ドレイン領域が、互いに異なる導電型の不純物をそれぞれドーピングする工程と、
    第１及び第２アクティブ領域の隣接したソース／ドレイン領域の間にオフセット領域を形成する工程と、
    前記オフセット領域及び前記第１及び第２アクティブ領域の前記隣接したソース／ドレイン領域の上に一つのコンタクトホールを形成する工程と、
    前記第１及び第２アクティブ領域の前記隣接したソース／ドレイン領域を、前記コンタクトホールを介して接続する工程と、
    を備えることを特徴とする薄膜トランジスタ基板の製造方法。
  11. 前記第１アクティブ領域と第２アクティブ領域は、一方がＰＭＯＳ領域であり、他方がＮＭＯＳ領域であることを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。
  12. 前記ドーピングする工程は、
    前記第１アクティブ領域と前記第２アクティブ領域上にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層上から前記第１アクティブ領域及び第２アクティブ領域に互いに異なる導電型の不純物を高濃度でドーピングする工程と、
    前記第１及び第２アクティブ領域のソース／ドレイン領域に互いに異なる種類の低濃度不純物をドーピングして、低濃度ドーピングドレイン（ＬＤＤ）領域を形成する工程と、
    を備えることを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。
  13. 前記オフセット領域は、前記ドーピングする工程でマスクによって不純物の導入が遮断されることを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。
  14. 前記オフセット領域は、０．５μｍ以上の長さで形成されることを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。
  15. 前記隣接したソース／ドレイン領域が接続されるように前記コンタクトホールに導電性物質を充填することを特徴とする請求項１０に記載の薄膜トランジスタ基板の製造方法。
  16. 表示部に選択信号を印加する走査駆動部、前記表示部にデータ信号を印加するデータ駆動部を備える平板表示装置であって、
    基板と、
    前記基板上に形成されたソース／ドレインに対応するソース／ドレイン領域をそれぞれ備える第１及び第２アクティブ領域と、
    前記第１及び第２アクティブ領域の間に形成されているオフセット領域と、
    前記オフセット領域の上及び前記第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域の上に共通して形成されるコンタクトホールと、
    を備える薄膜トランジスタ基板を含むことを特徴とする平板表示装置。
  17. 前記オフセット領域が前記第１及び第２アクティブ領域の互いに隣接するソース／ドレイン領域の間に形成されることを特徴とする請求項１６に記載の平板表示装置。
  18. 前記第１及び第２アクティブ領域は、一方がＰＭＯＳ領域であり、他方がＮＭＯＳ領域であることを特徴とする請求項１６に記載の平板表示装置。
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